KR20130084317A - 동기식 데이터 로딩 및 셀프 타임 비동기식 데이터 포착을 이용하는 래치 회로들 - Google Patents

동기식 데이터 로딩 및 셀프 타임 비동기식 데이터 포착을 이용하는 래치 회로들 Download PDF

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Abstract

래치 집적 회로는 동기식 데이터 로딩 및 셀프 타임 비동기식 데이터 포착 특성들을 갖는다. 집적 회로는 래치, 펄스 발생기 및 비교기를 포함할 수 있다. 래치는 데이터 신호 및 기록 인에이블 신호에 반응할 수 있다. 펄스 발생기는 기록 인에이블 신호를 펄스로서 발생시키도록 구성될 수 있다. 이 펄스는 클록 신호의 제 1 에지와 동기화되는 리딩 에지 및 비교 신호의 에지와 동기화되는 셀프 타임 트레일링 에지를 가질 수 있다. 비교기는 집적 회로 내의 적어도 2개의 노드들의 로직 레벨들의 비교에 응답하여 비교 신호를 발생시키도록 구성될 수 있다.

Description

동기식 데이터 로딩 및 셀프 타임 비동기식 데이터 포착을 이용하는 래치 회로들{LATCH CIRCUITS WITH SYNCHRONOUS DATA LOADING AND SELF-TIMED ASYNCHRONOUS DATA CAPTURE}
본 발명은 집적 회로 디바이스들에 관한 것으로, 보다 구체적으로는 동기식 시스템들에서 동작 가능한 래치 집적 회로들에 관한 것이다.
종래의 래치 집적 회로들은 흔히, 데이터 래치 동작을 제공하도록 역평행(antiparallel)하게 연결된 인버터들을 이용한다. 동기식 집적 회로들에 이용되는 경우, 이 래치 동작은 클록 신호(CLK)와 같은 타이밍 신호와 동기화될 수 있다. 종래의 래치 집적 회로의 일례는 충분한 "고정" 폭의 기록 인에이블 펄스를 이용하여 기록 동작을 수행하는 펄스 래치를 포함한다. 유감스럽게도, 제조 프로세스, 전압 및/또는 작동 온도의 변화들(즉, PVT 변화들)에 의해 야기되는 펄스 래치의 성능 변화들은 펄스 래치로의 새로운 데이터의 정확한 로딩에 대해 불충분한 시간을 제공함으로써 고정 듀레이션 기록 동작들을 신뢰할 수 없어지게 할 수 있다. 종래의 래치 집적 회로들의 예들이 Liou에 대한 "Method and Device for Controlling Data Latch Time"이라는 명칭의 미국 특허 6,760,263호, Kanda 등에 대한 "Semiconductor Device Accepting Data Which Includes Serial Data Signals, in Synchronization with a Data Strobe Signal"라는 명칭의 미국 특허 6,115,322호, 및 Shimazaki 등에 대한 "Pulse Latch Circuit and Semiconductor Integrated Circuit"이라는 명칭의 미국 특허 7,411,413호에 개시되어 있다.
본 발명의 실시예들은 동기식 데이터 로딩 및 셀프 타임(self-timed) 비동기식 데이터 포착 특성들을 갖는 래치 집적 회로들을 포함한다. 본 발명의 이러한 실시예들 중 일부에 따르면, 집적 회로는 래치, 펄스 발생기 및 비교기를 포함할 수 있다. 래치는 데이터 신호 및 기록 인에이블 신호에 반응할 수 있다. 펄스 발생기는 펄스로서 기록 인에이블 신호를 발생시키도록 구성될 수 있다. 이 펄스는 클록 신호의 제 1 에지와 동기화되는 리딩(leading) 에지 및 비교 신호의 에지와 동기화되는 셀프 타임 트레일링(trailing) 에지를 가질 수 있다. 비교기는 래치 집적 회로 내의 적어도 2개의 노드들의 로직 레벨들의 비교에 응답하여 비교 신호를 발생시키도록 구성될 수 있다.
본 발명의 추가 실시예들에 따르면, 래치는 역평행하게 접속되는 제 1 인버터 및 제 2 인버터를 포함할 수 있다. 제 2 인버터는 제 1 인버터의 출력에 반응하는 입력 단자 및 기록 인에이블 신호에 반응하는 제어 단자를 가질 수 있다. 래치는 데이터 신호에 응답하여 반전된 데이터 신호를 발생시키도록 구성된 입력 인버터를 더 포함할 수 있다. 또한, 비교기의 실시예는 데이터 신호, 반전된 데이터 신호 및 제 1 인버터의 출력에 각각 반응하는 제 1 입력 단자, 제 2 입력 단자 및 제 3 입력 단자를 포함할 수 있다.
본 발명의 추가 실시예들에 따르면, 펄스 발생기는 클록 신호와 동시에 반복적으로 예비 충전될 수 있는 제 1 노드를 내부에 갖고 있는 정합 검출 회로를 포함할 수 있다. 특히, 이 제 1 노드는 상기 클록 신호의 제 2 에지에 응답하여 제 1 로직 레벨로 드라이브될 수 있다. 이 제 1 로직 레벨은 예비 충전된 전압 레벨(예를 들어, Vdd)일 수 있다. 특히, 정합 검출 회로는 기록 인에이블 신호의 액티브 위상 동안 비교 신호의 에지 검출에 응답하여 제 1 노드를 제 1 로직 레벨에서 제 2 로직 레벨로 스위칭하도록 구성될 수 있다. 비교 신호의 이 에지는 래치로의 새로운 데이터의 정확한 로딩을 나타낼 수 있다. 펄스 발생기는 또한, 정합 검출 회로의 출력에 접속된 드레인 단자 및 클록 신호에 반응하는 게이트 단자를 갖는 PMOS 풀업(pull-up) 트랜지스터, 및 정합 검출 회로의 출력에 전기적으로 연결된 입력을 갖는 출력 인버터를 포함할 수 있다. 이 출력 인버터는 기록 인에이블 신호를 발생시키도록 구성될 수 있다.
본 발명의 대안적인 실시예들에 따르면, 펄스 발생기는 클록 신호의 제 2 에지에 응답하여 내부의 제 1 노드를 제 1 로직 레벨로 예비 충전하도록 구성되고 기록 인에이블 신호의 액티브 위상 동안 비교 신호의 에지 검출에 응답하여 제 1 노드를 방전시키도록 추가로 구성된 정합 검출 회로를 포함할 수 있다. 펄스 발생기는 또한 제 1 노드에 둘 다 전기적으로 접속된 입력 단자 및 출력 단자를 갖는 방전 클램프(clamp)를 포함할 수 있다. 본 발명의 일부 실시예들에 따르면, 방전 클램프는 제 1 노드에 접속된 입력 단자를 갖는 피드백 인버터를 포함할 수 있다.
본 발명의 또 추가 실시예들에 따르면, 집적 래치 회로는 데이터 및 기록 인에이블 신호에 반응하는 래치, 및 펄스 발생기를 포함할 수 있다. 이 펄스 발생기는 펄스로서 기록 인에이블 신호를 발생시키도록 구성된다. 이 펄스는 클록 신호의 제 1 에지와 동기화되는 리딩 에지 및 상기 래치로의 데이터의 정확한 로딩을 반영하는 제 1 신호에 동기화되는 셀프 타임 트레일링 에지를 갖는다. 이 셀프 타임 트레일링 에지는 제 1 신호의 에지에 동기화될 수 있다. 래치 회로는 또한 제 1 신호를 발생시키도록 구성된 비교기를 포함할 수 있다. 이 비교기는 데이터를 수신하도록 구성된 제 1 입력 단자 및 래치 내의 래치 노드에서 발생된 신호를 수신하도록 구성된 제 2 입력 단자를 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 래치 집적 회로의 블록도이다.
도 2a는 도 1의 래치 집적 회로에 이용될 수 있는 래치의 전기 배선도이다.
도 2b는 도 1의 래치 집적 회로에 이용될 수 있는 비교기의 전기 배선도이다.
도 2c는 도 1의 래치 집적 회로에 이용될 수 있는 펄스 발생기의 전기 배선도이다.
도 2d는 도 2c의 펄스 발생기에 이용될 수 있는 2-입력 NAND 게이트의 전기 배선도이다.
이제 본 발명의 선호되는 실시예들이 도시되는 첨부 도면들을 참조하여 본 발명이 더 충분히 설명될 것이다. 그러나 본 발명은 많은 다른 형태들로 구현될 수도 있고, 본 명세서에 제시되는 실시예들에 국한된 것으로 해석되지 않아야 하며, 그보다 이러한 실시예들은 본 개시가 철저하고 완전해지고, 해당 기술분야에서 통상의 지식을 가진 자들에게 본 발명의 범위를 충분히 전달하도록 제공된다. 처음부터 끝까지 동일한 참조 부호들이 동일한 엘리먼트들을 나타낸다.
이제 도 1을 참조하면, 본 발명의 실시예에 따른 래치 집적 회로(100)는 예시된 바와 같이 접속된 래치(102), 비교기(104) 및 펄스 발생기(106)를 포함하는 것으로 예시된다. 래치(102)는 수신된 데이터(DATA)에 대한 래치 동작을 수행하여 출력 신호(OUT)를 발생시키도록 구성되며, 출력 신호(OUT)는 수신된 데이터(DATA)의 상보(또는 참) 버전을 나타낼 수 있다. 예시된 실시예에 따르면, 래치(102)는 참 기록 인에이블 신호(WR_EN) 및 상보 기록 인에이블 신호(WR_ENB)에 반응하는데, 이러한 신호들은 래치(102) 내의 노드들에서 래치 동작의 타이밍을 제어한다. 래치(102)는 또한 래치(102) 내의 "래치" 노드에서의 전압을 반영한 신호(D1), 및 수신된 데이터(DATA)의 반전된 버전인 상보 데이터 신호(DATAB)를 발생시킨다. 비교기(104)는 조합 로직 함수를 수행한다. 특히, 비교기(104)는 수신된 데이터(DATA), 상보 데이터 신호(DATAB) 및 래치 노드 신호(D1)의 조합에 응답하여 배타적-OR 비교 신호(XOR)를 발생시킨다. 펄스 발생기(106)는 배타적-OR 비교 신호(XOR) 및 클록 신호(CLK)에 응답하여 기록 인에이블 신호(WR_EN) 및 이 신호의 보수(WR_ENB)를 각각의 펄스들로서 발생시키는데, 클록 신호(CLK)는 래치 집적 회로(100)의 동작을 동기화한다.
이제 도 2a - 도 2d를 참조로 뒤에 더 충분히 설명되는 바와 같이, 펄스 발생기(106)는 클록 신호(CLK)의 제 1 에지(예를 들어, 상승 에지)와 동기화되는 리딩 에지 및 배타적-OR 비교 신호(XOR)의 에지(예를 들어, 상승 에지)와 동기화되는 셀프 타임 트레일링 에지를 갖는 펄스로서 기록 인에이블 신호(WR_EN)를 발생시키도록 구성된다. 비교기(104)는 래치 내의 적어도 2개의 노드들의 로직 레벨들의 비교에 응답하여 이 비교 신호(XOR)를 발생시키도록 구성된다.
도 2a는 도 1로 예시된 래치(102)의 실시예를 나타내며, 이는 입력 인버터(INV1), 송신 게이트(TG1), 역평행하게 접속된 한 쌍의 인버터들(INV2-INV3), PMOS 풀업 제어 트랜지스터(P1) 및 NMOS 풀다운(pull-down) 제어 트랜지스터(N1)를 포함한다. 제어 트랜지스터들(P1, N1)의 게이트 단자들은 기록 인에이블 신호(WR_EN) 및 상보 기록 인에이블 신호(WR_ENB)에 각각 반응한다. 이 구성을 기초로, 로직 1 기록 인에이블 신호(WR_EN)와 로직 0 상보 기록 인에이블 신호(WR_ENB)에 응답하여 PMOS 풀업 제어 트랜지스터(P1)와 NMOS 풀다운 제어 트랜지스터(N1)가 액티브일 때, 한 쌍의 인버터들(INV2-INV3)이 래치 동작을 수행하도록 인에이블된다. 인버터(INV3), NMOS 제어 트랜지스터(N1) 및 PMOS 제어 트랜지스터(P1)는 여기서, 기록 인에이블 신호(WR_EN)에 반응하는 적어도 하나의 제어 단자를 갖는 인버터 디바이스로서 집합적으로 취급될 수 있다.
기록 인에이블 신호(WR_EN)의 로우-하이(low-to-high) 전이는 또한 인버터들(INV2/INV3)의 입력/출력 단자들의 "래치" 노드들(D0, D1)에서 데이터(DATA) 값의 변화들이 반영될 수 있도록 송신 게이트(TG1)를 온(on)으로 전환하도록 동작한다. 반면, 기록 인에이블 신호(WR_EN)의 하이-로우(high-to-low) 전이는 송신 게이트(TG1)를 오프(off)로 전환하도록 동작하여 입력 인버터(INV1)의 출력에서의 신호(즉, DATAB)의 변화들이 래치(102) 내의 "래치" 노드들(D0, D1)의 로직 값들에 영향을 주는 것을 막는다.
도 2b는 표 1의 진리표에 따라 배타적-OR 비교 신호를 발생시키는 비교기(104)의 실시예를 나타낸다. 비교기(104)는 3개의 NMOS 트랜지스터들(N2-N4)과 2개의 PMOS 트랜지스터들(P2-P3)을 포함하며, 이들은 집합적으로 배타적-OR "비교" 신호(XOR)를 발생시킨다. 이 비교 신호는 수신된 데이터(DATA)의 로직 값이 래치(102) 내의 래치 노드에서의 신호(D1)의 로직 값과 일치할 때마다 로직 1 값을 갖는다. 따라서 래치(102) 내의 래치 노드에서의 신호(D1)가 로우-하이(또는 하이-로우) 전이를 겪을 때마다 배타적-OR 비교 신호(XOR)는 로우-하이 전이를 겪어 래치 집적 회로(100)에 의해 수신되는 새로운 데이터(DATA)의 값과 일치할 것이다.
Figure pct00001
도 2c는 도 1의 펄스 발생기(106)의 실시예를 나타낸다. 이 펄스 발생기(106)는 예시된 바와 같이 접속된, NMOS 트랜지스터들(N5-N7), PMOS 트랜지스터들(P4-P6), 인버터들(INV4-INV5) 및 NAND 게이트(ND1)를 포함하는 것으로 예시된다. 뒤에 더 충분히 설명되는 바와 같이, 펄스 발생기(106)의 예시된 컴포넌트들 중 일부는 정합 검출 회로 및 방전 클램프로서 동작할 수 있다.
펄스 발생기(106)의 동작은 기록 동작들을 디세이블하는 인액티브 위상(CLK=0) 및 래치(102)에 새로운 데이터를 기록하기 위한 동작들을 인에이블하는 액티브 위상(CLK=1)을 갖는 클록 신호(CLK)와 동기화된다. 특히, 클록 신호(CLK)의 하이-로우 전이는 PMOS 풀업 트랜지스터(P4)를 온으로 전환하여 예비 충전 노드(PC)를 로직 1 값으로 풀업(또는 로직 1 레벨로 유지)할 것이다. 클록 신호(CLK)의 하이-로우 전이는 또한 NAND 게이트(ND1)의 출력을 로우에서 하이로 스위칭(또는 그대로 하이로 유지)할 것이다. 대안으로 말하면, 클록 신호(CLK)의 하이-로우 전이는 상보 기록 인에이블 신호(WR_ENB)를 로우에서 하이로 스위칭(또는 그대로 로직 1 레벨의 하이로 유지)하고 기록 인에이블 신호(WR_EN)를 하이에서 로우로 스위칭(또는 그대로 로직 0 레벨의 로우로 유지)할 것이다. 도 2d로 예시된 바와 같이, 도 2c의 NAND 게이트(ND1)의 실시예는 예시된 바와 같이 접속된, 2개의 PMOS 풀업 트랜지스터들(P8-P9) 및 2개의 NMOS 풀다운 트랜지스터들(N8-N9)을 포함할 수 있다.
반면, 클록 신호(CLK)의 로우-하이 전이는 기록 인에이블 신호(WR_EN)를 로우에서 하이로 스위칭하고 상보 기록 인에이블 신호(WR_ENB)를 하이에서 로우로 스위칭하여, 이로써 송신 게이트(TG1)를 온으로 전환하여 래치(102) 내의 노드(D0)에 인버터(INV1)의 출력을 전기적으로 접속함으로써 래치(102)에 새로운 데이터를 기록하기 위한 동작을 인에이블한다. 특히, 클록 신호(CLK)의 로우-하이 전이는 NMOS 풀다운 트랜지스터(N5)를 온으로 전환하고 PMOS 풀업 트랜지스터(P4)를 오프로 전환하도록 동작한다. 예비 충전 노드(PC)에서의 로직 1 레벨과 결합한 클록 신호(CLK)의 로우-하이 전이는 NAND 게이트(ND1)의 출력을 하이에서 로우로 스위칭한다. NAND 게이트(ND1) 출력에서의 이러한 하이-로우 전이는 인버터(INV5)의 출력에서 기록 인에이블 신호(WR_EN)를 로우에서 하이로 스위칭하고 PMOS 풀업 트랜지스터(P6)를 온으로 전환함으로써 기록 동작의 시작을 인에이블한다. 배타적-OR 비교 신호(XOR)가 그대로 로직 0 레벨을 유지하는 동안 기록 동작의 시작은, NMOS 풀다운 트랜지스터(N6)를 그대로 오프로 유지하게 하고 PMOS 풀업 트랜지스터(P5)를 (PMOS 풀업 트랜지스터(P6)와 결합하여) 그대로 온으로 유지하게 함으로써, 예비 충전 노드(PC)를 로직 1 레벨로 유지하고 기록 인에이블 신호(WR_EN)를 로직 1 레벨로 유지할 것이다.
기록 인에이블 신호(WR_EN)가 그대로 로직 1 레벨의 하이를 유지하는 시간 간격 동안, 래치(102)에 새로운 데이터(DATA)가 기록됨으로써 노드들(D0, D1)의 로직 레벨들을 스위칭할 수 있다. 도 2b와 표 1로 예시된 바와 같이, 래치(102)로의 새로운 데이터의 정확한 로딩은 노드(D1)의 로직 레벨을 새로운 "기록" 데이터(DATA)와 일치하게 하고 데이터 비교를 기초로 비동기 방식으로 배타적-OR 비교 신호(XOR)를 로우에서 하이로 스위칭할 것이다. 도 2c로 예시된 바와 같이, 배타적-OR 비교 신호(XOR)의 로우-하이 전이/에지는 NMOS 트랜지스터(N6)를 온으로 전환하고 PMOS 트랜지스터(P5)를 오프로 전환할 것이다. 응답하여, 예비 충전 노드(PC)는 NMOS 트랜지스터들(N5-N6)에 의해 제공되는 전도성 풀다운 경로에 의해 로직 1의 예비 충전 레벨에서 로직 0의 방전 레벨로 당겨질 것이다. 예비 충전 노드(PC)의 이러한 하이-로우 스위칭은 NAND 게이트(ND1)의 출력을 로직 0 레벨에서 로직 1 레벨로 스위칭함으로써 기록 인에이블 신호(WR_EN)의 액티브 위상(예를 들어, 로직 1 위상)을 종결하고 래치(102) 내의 송신 게이트(TG1)를 오프로 전환함으로써 기록 동작을 완료하도록 셀프 타임 방식으로 동작한다. 예비 충전 노드(PC)의 하이-로우 스위칭은 또한 인버터(INV4)의 입력 단자를 로직 0 레벨로 드라이브함으로써 NMOS 풀다운 트랜지스터(N7)를 온으로 전환하도록 동작한다. 이런 식으로, 비교 신호(XOR)의 로우-하이 전이에 응답하여 예비 충전 노드(PC)를 방전시키도록 집합적으로 동작하는 펄스 발생기(106)의 컴포넌트들이 정합 검출 회로로서의 기능을 한다. 또한, "피드백" 인버터(INV4)와 NMOS 풀다운 트랜지스터(N7)는 예비 충전 노드(PC)에 피드백을 제공함으로써 방전 클램프로서 동작한다. 이러한 피드백은 예비 충전 노드(PC)가 일단 적절히 방전되었다면, 예비 충전 노드(PC)의 어떠한 잡음도 NAND 게이트의 출력에 영향을 주는 것을 억제한다.
도면들과 명세서에서는, 본 발명의 통상의 선호되는 실시예들이 개시되었으며, 특정 용어들이 이용되지만, 이들은 다음 청구항들에 제시되는 본 발명의 범위를 한정할 목적이 아니라 일반적이고 서술적인 의미로만 사용된다.

Claims (20)

  1. 집적 회로 디바이스로서,
    데이터 신호 및 기록 인에이블 신호에 반응하는 래치;
    클록 신호의 제 1 에지와 동기화되는 리딩(leading) 에지 및 비교 신호의 에지와 동기화되는 셀프 타임(self-timed) 트레일링(trailing) 에지를 갖는 펄스로서 상기 기록 인에이블 신호를 발생시키도록 구성된 펄스 발생기; 및
    상기 집적 회로 디바이스 내의 적어도 2개의 노드들의 로직 레벨들의 비교에 응답하여 상기 비교 신호를 발생시키도록 구성된 비교기를 포함하는,
    집적 회로 디바이스.
  2. 제 1 항에 있어서,
    상기 래치는 역평행하게 접속된 제 1 인버터 및 제 2 인버터를 포함하고,
    상기 제 2 인버터는 상기 제 1 인버터의 출력에 반응하는 입력 단자 및 상기 기록 인에이블 신호에 반응하는 제어 단자를 갖는,
    집적 회로 디바이스.
  3. 제 2 항에 있어서,
    상기 래치는 상기 데이터 신호에 응답하여 반전된 데이터 신호를 발생시키도록 구성된 입력 인버터를 포함하고,
    상기 비교기는 상기 데이터 신호, 상기 반전된 데이터 신호 및 상기 제 1 인버터의 출력에 각각 반응하는 제 1 입력 단자, 제 2 입력 단자 및 제 3 입력 단자를 갖는,
    집적 회로 디바이스.
  4. 제 1 항에 있어서,
    상기 펄스 발생기는,
    반전된 기록 인에이블 신호에 반응하는 입력 단자를 갖는 출력 인버터; 및
    상기 클록 신호에 반응하는 게이트 단자 및 상기 출력 인버터의 입력 단자에 접속된 드레인 단자를 갖는 PMOS 풀(pull)-트랜지스터를 포함하는,
    집적 회로 디바이스.
  5. 제 1 항에 있어서,
    상기 펄스 발생기는 상기 클록 신호의 제 2 에지에 응답하여 제 1 로직 레벨로 드라이브되는 제 1 노드를 내부에 갖고 있는 정합 검출 회로를 포함하는,
    집적 회로 디바이스.
  6. 제 5 항에 있어서,
    상기 정합 검출 회로는 상기 기록 인에이블 신호의 액티브 위상 동안 상기 비교 신호의 에지 검출에 응답하여 상기 제 1 노드를 상기 제 1 로직 레벨에서 제 2 로직 레벨로 스위칭하도록 구성되는,
    집적 회로 디바이스.
  7. 제 6 항에 있어서,
    상기 펄스 발생기는 상기 정합 검출 회로의 출력에 접속된 드레인 단자 및 상기 클록 신호에 반응하는 게이트 단자를 갖는 PMOS 풀업(pull-up) 트랜지스터를 더 포함하는,
    집적 회로 디바이스.
  8. 제 7 항에 있어서,
    상기 펄스 발생기는 상기 정합 검출 회로의 출력에 전기적으로 연결된 입력을 갖는 출력 인버터를 더 포함하는,
    집적 회로 디바이스.
  9. 제 8 항에 있어서,
    상기 출력 인버터는 상기 기록 인에이블 신호를 발생시키도록 구성되는,
    집적 회로 디바이스.
  10. 제 1 항에 있어서,
    상기 펄스 발생기는,
    상기 클록 신호의 제 2 에지에 응답하여 내부의 제 1 노드를 제 1 로직 레벨로 예비 충전하도록 구성되고, 상기 기록 인에이블 신호의 액티브 위상 동안 상기 비교 신호의 에지 검출에 응답하여 상기 제 1 노드를 방전시키도록 추가로 구성된 정합 검출 회로를 포함하는,
    집적 회로 디바이스.
  11. 제 10 항에 있어서,
    상기 펄스 발생기는 상기 제 1 노드에 전기적으로 접속된 입력 단자 및 출력 단자를 갖는 방전 클램프(clamp)를 더 포함하는,
    집적 회로 디바이스.
  12. 제 11 항에 있어서,
    상기 방전 클램프는 상기 제 1 노드에 접속된 입력 단자를 갖는 피드백 인버터를 포함하는,
    집적 회로 디바이스.
  13. 제 1 항에 있어서,
    상기 비교기는 상기 래치의 적어도 2개의 노드들의 로직 레벨들의 비교에 응답하여 상기 비교 신호를 발생시키도록 구성되는,
    집적 회로 디바이스.
  14. 집적 회로 디바이스로서,
    데이터 및 기록 인에이블 신호에 반응하는 래치; 및
    클록 신호의 제 1 에지와 동기화되는 리딩 에지 및 상기 래치로의 상기 데이터의 정확한 로딩을 반영하는 제 1 신호에 동기화되는 셀프 타임 트레일링 에지를 갖는 펄스로서 상기 기록 인에이블 신호를 발생시키도록 구성된 펄스 발생기를 포함하는,
    집적 회로 디바이스.
  15. 제 14 항에 있어서,
    상기 셀프 타임 트레일링 에지는 상기 제 1 신호의 에지에 동기화되는,
    집적 회로 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 신호를 발생시키도록 구성된 비교기를 더 포함하며,
    상기 비교기는 상기 데이터를 수신하도록 구성된 제 1 입력 단자를 갖는,
    집적 회로 디바이스.
  17. 제 16 항에 있어서,
    상기 비교기는 상기 래치의 래치 노드에서의 신호를 수신하도록 구성된 제 2 입력 단자를 갖는,
    집적 회로 디바이스.
  18. 집적 회로 디바이스로서,
    데이터 및 기록 인에이블 신호에 반응하는 래치; 및
    클록 신호의 제 1 에지와 동기화되는 리딩 에지 및 상기 집적 회로 디바이스의 적어도 2개의 노드들의 비교에 동기화되는 트레일링 에지를 갖는 펄스로서 상기 기록 인에이블 신호를 발생시키도록 구성된 펄스 발생기를 포함하는,
    집적 회로 디바이스.
  19. 제 18 항에 있어서,
    상기 펄스의 트레일링 에지의 타이밍은 상기 클록 신호의 타이밍에 대해 비동기적인,
    집적 회로 디바이스.
  20. 제 19 항에 있어서,
    상기 펄스의 트레일링 에지는 상기 데이터와의 정합을 반영한 전압을 갖는 상기 래치의 내부 노드와 상기 데이터 간의 정합의 검출에 동기화되는,
    집적 회로 디바이스.
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