JP2000357391A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 61
- 230000004913 activation Effects 0.000 claims description 111
- 230000008859 change Effects 0.000 claims description 30
- 230000004044 response Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000003213 activating effect Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 49
- 238000004519 manufacturing process Methods 0.000 description 37
- 238000010586 diagram Methods 0.000 description 31
- 238000012669 compression test Methods 0.000 description 22
- 238000011156 evaluation Methods 0.000 description 22
- 239000003990 capacitor Substances 0.000 description 21
- 230000002093 peripheral effect Effects 0.000 description 12
- 230000003321 amplification Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 238000007664 blowing Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 4
- 238000013144 data compression Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体集積回路において、内部回
路を制御する制御信号のタイミングのずれ量の変動を最
小限にすることを目的とする。 【解決手段】 メモリセルと、センスアンプと、読み出
し制御回路、および書き込み制御回路の少なくとも一方
を有する入出力制御回路と、センスアンプと入出力制御
回路とを接続するスイッチ回路と、基本タイミング信号
を生成する基本タイミング信号生成回路と、読み出し制
御信号および書き込み制御信号の少なくとも一方を生成
するタイミング制御回路と、スイッチ回路を制御するス
イッチ制御信号を生成するスイッチ制御回路とを備え、
タイミング制御回路は、基本タイミング信号生成回路の
出力ノードからスイッチ制御回路の入力ノードまでの遅
延要素と同一または等価の遅延要素を備え、この遅延要
素を使用して、読み出し制御信号および書き込み制御信
号の少なくとも一方を生成する。
路を制御する制御信号のタイミングのずれ量の変動を最
小限にすることを目的とする。 【解決手段】 メモリセルと、センスアンプと、読み出
し制御回路、および書き込み制御回路の少なくとも一方
を有する入出力制御回路と、センスアンプと入出力制御
回路とを接続するスイッチ回路と、基本タイミング信号
を生成する基本タイミング信号生成回路と、読み出し制
御信号および書き込み制御信号の少なくとも一方を生成
するタイミング制御回路と、スイッチ回路を制御するス
イッチ制御信号を生成するスイッチ制御回路とを備え、
タイミング制御回路は、基本タイミング信号生成回路の
出力ノードからスイッチ制御回路の入力ノードまでの遅
延要素と同一または等価の遅延要素を備え、この遅延要
素を使用して、読み出し制御信号および書き込み制御信
号の少なくとも一方を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、データの読み書き
を行うメモリセルを備えた半導体集積回路に関し、特
に、内部回路を制御する制御信号のタイミングを最適化
する技術に関する。また、本発明は、試験モードを備え
た半導体集積回路に関し、特に、試験モード時に内部回
路の動作タイミングを変更する技術に関する。
を行うメモリセルを備えた半導体集積回路に関し、特
に、内部回路を制御する制御信号のタイミングを最適化
する技術に関する。また、本発明は、試験モードを備え
た半導体集積回路に関し、特に、試験モード時に内部回
路の動作タイミングを変更する技術に関する。
【０００２】
【従来の技術】マイクロコンピュータ、DRAM等に代表さ
れる半導体集積回路は、年々、高集積化・高速化されて
いる。最近では、回路内部で使われる制御信号のタイミ
ング余裕が、高速化により減少しており、チップ内部の
配線長等を考慮したタイミング設計が行われている。
れる半導体集積回路は、年々、高集積化・高速化されて
いる。最近では、回路内部で使われる制御信号のタイミ
ング余裕が、高速化により減少しており、チップ内部の
配線長等を考慮したタイミング設計が行われている。
【０００３】図２２は、この種の半導体集積回路のう
ち、クロック信号に同期して動作するSDRAM（Synchrono
us DRAM）のチップレイアウトを示している。なお、図
２２は、一般にカラムアドレス系と称するデータの入出
力に関連する回路を示している。SDRAM１には、互いに
鏡像関係にあるメモリコア部２、２が４カ所に配置され
ている。SDRAM１の中央には、横方向および縦方向に沿
って、周辺回路部３が十字状に配置されている（図の網
掛け部分）。
ち、クロック信号に同期して動作するSDRAM（Synchrono
us DRAM）のチップレイアウトを示している。なお、図
２２は、一般にカラムアドレス系と称するデータの入出
力に関連する回路を示している。SDRAM１には、互いに
鏡像関係にあるメモリコア部２、２が４カ所に配置され
ている。SDRAM１の中央には、横方向および縦方向に沿
って、周辺回路部３が十字状に配置されている（図の網
掛け部分）。
【０００４】各メモリコア部２には、メインデコーダ
４、センスアンプ５、スイッチ回路６、メモリセル７、
センスバッファ８、およびライトアンプ９が、それぞれ
複数配置されている。互いに鏡像関係にあるメモリコア
部２、２の間には、プリデコーダ１０が配置されてい
る。周辺回路部３には、外部と信号の授受を行うパッド
１１が、図の横方向に沿って配置されている。周辺回路
部３には、読み出しデータ信号RDBZ、書き込みデータ信
号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBXおよび
試験時書き込みデータ信号TWDBZの配線が、チップの横
方向に沿って配置されている。周辺回路部３には、デー
タ入出力回路１２、クロックバッファ１３、クロックパ
ルス生成回路１４、タイミング制御回路１５、リセット
回路１６、試験回路１７、および制御回路１８等が配置
されている。
４、センスアンプ５、スイッチ回路６、メモリセル７、
センスバッファ８、およびライトアンプ９が、それぞれ
複数配置されている。互いに鏡像関係にあるメモリコア
部２、２の間には、プリデコーダ１０が配置されてい
る。周辺回路部３には、外部と信号の授受を行うパッド
１１が、図の横方向に沿って配置されている。周辺回路
部３には、読み出しデータ信号RDBZ、書き込みデータ信
号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBXおよび
試験時書き込みデータ信号TWDBZの配線が、チップの横
方向に沿って配置されている。周辺回路部３には、デー
タ入出力回路１２、クロックバッファ１３、クロックパ
ルス生成回路１４、タイミング制御回路１５、リセット
回路１６、試験回路１７、および制御回路１８等が配置
されている。
【０００５】クロックバッファ１３は、パッド１１を介
して外部からクロック信号CLKを受け、内部クロック信
号CLKZを出力している。クロックパルス生成回路１４
は、内部クロック信号CLKZを受け、クロックパルス信号
CEPZを出力している。タイミング制御回路１５は、クロ
ックパルス信号CEPZを受け、読み出し制御信号SEBZおよ
び書き込み制御信号WAEZを出力している。リセット回路
１６には、読み出し制御信号SEBZ、読み出しデータ信号
RDBZ、および試験時読み出しデータ信号TRDBZ、TRDBXが
供給されている。データ入出力回路１２には、読み出し
データ信号RDBZ、書き込みデータ信号WDBZ、試験時読み
出しデータ信号TRDBZ、TRDBX、および試験時書き込みデ
ータ信号TWDBZが供給され、パッド１１を介してデータ
信号DQが供給されている。試験回路１７からは、試験信
号TESZが出力されている。試験信号TESZは、図示してい
ないが、データ入出力回路１２、リセット回路１６、セ
ンスバッファ８、およびライトアンプ９に供給されてい
る。
して外部からクロック信号CLKを受け、内部クロック信
号CLKZを出力している。クロックパルス生成回路１４
は、内部クロック信号CLKZを受け、クロックパルス信号
CEPZを出力している。タイミング制御回路１５は、クロ
ックパルス信号CEPZを受け、読み出し制御信号SEBZおよ
び書き込み制御信号WAEZを出力している。リセット回路
１６には、読み出し制御信号SEBZ、読み出しデータ信号
RDBZ、および試験時読み出しデータ信号TRDBZ、TRDBXが
供給されている。データ入出力回路１２には、読み出し
データ信号RDBZ、書き込みデータ信号WDBZ、試験時読み
出しデータ信号TRDBZ、TRDBX、および試験時書き込みデ
ータ信号TWDBZが供給され、パッド１１を介してデータ
信号DQが供給されている。試験回路１７からは、試験信
号TESZが出力されている。試験信号TESZは、図示してい
ないが、データ入出力回路１２、リセット回路１６、セ
ンスバッファ８、およびライトアンプ９に供給されてい
る。
【０００６】プリデコーダ１０は、クロックパルス信号
CEPZおよび図示しない列アドレス信号を受け、カラムデ
コード信号CAZをメインデコーダ４に出力している。ク
ロックパルス信号CEPZの配線の一部は、メモリコア部２
の脇に縦方向に沿って形成されており、配線長が長い。
このため、クロックパルス信号CEPZの配線の負荷は大き
い。同様に、カラムデコード信号CAZの配線は、メイン
デコーダ４内に横方向に沿って形成されており、配線長
が長い。このため、カラムデコード信号CAZの配線の負
荷は大きい。
CEPZおよび図示しない列アドレス信号を受け、カラムデ
コード信号CAZをメインデコーダ４に出力している。ク
ロックパルス信号CEPZの配線の一部は、メモリコア部２
の脇に縦方向に沿って形成されており、配線長が長い。
このため、クロックパルス信号CEPZの配線の負荷は大き
い。同様に、カラムデコード信号CAZの配線は、メイン
デコーダ４内に横方向に沿って形成されており、配線長
が長い。このため、カラムデコード信号CAZの配線の負
荷は大きい。
【０００７】メインデコーダ４は、カラムデコード信号
CAZを受け、カラム選択信号CLZを出力している。センス
アンプ５には、ビット線信号BLZ、BLXが供給されてい
る。ビット線信号BLZ、BLXは相補な信号である。メモリ
セル７には、ビット線信号BLZ、BLXが供給されている。
スイッチ回路６には、カラム選択信号CLZ、ビット線信
号BLZ、BLX、および内部データ信号GDBZ、GDBXが供給さ
れている。センスバッファ８は内部データ信号GDBZ、GD
BXを受け、読み出しデータ信号RDBZおよび試験時読み出
しデータ信号TRDBZ、TRDBXを出力している。ライトアン
プ９は、書き込みデータ信号WDBZおよび試験時書き込み
データ信号TWDBを受け、内部データ信号GDBZ、GDBXを出
力している。
CAZを受け、カラム選択信号CLZを出力している。センス
アンプ５には、ビット線信号BLZ、BLXが供給されてい
る。ビット線信号BLZ、BLXは相補な信号である。メモリ
セル７には、ビット線信号BLZ、BLXが供給されている。
スイッチ回路６には、カラム選択信号CLZ、ビット線信
号BLZ、BLX、および内部データ信号GDBZ、GDBXが供給さ
れている。センスバッファ８は内部データ信号GDBZ、GD
BXを受け、読み出しデータ信号RDBZおよび試験時読み出
しデータ信号TRDBZ、TRDBXを出力している。ライトアン
プ９は、書き込みデータ信号WDBZおよび試験時書き込み
データ信号TWDBを受け、内部データ信号GDBZ、GDBXを出
力している。
【０００８】なお、メモリコア部２に示したＪ字状の矢
印Ａ１は、メモリセル７から読み出されたデータが、ビ
ット線信号BLZ、BLXとして、センスアンプ５で増幅され
スイッチ回路６を介してセンスバッファ８に供給される
ことを表している。Ｊ字状の矢印Ａ２は、スイッチ回路
６を介してライトアンプ９から出力される書き込みデー
タが、ビット線信号BLZ、BLXとして、センスアンプ５に
供給されメモリセル７に書き込まれること表している。
印Ａ１は、メモリセル７から読み出されたデータが、ビ
ット線信号BLZ、BLXとして、センスアンプ５で増幅され
スイッチ回路６を介してセンスバッファ８に供給される
ことを表している。Ｊ字状の矢印Ａ２は、スイッチ回路
６を介してライトアンプ９から出力される書き込みデー
タが、ビット線信号BLZ、BLXとして、センスアンプ５に
供給されメモリセル７に書き込まれること表している。
【０００９】図中、信号線が接続されていないプリデコ
ーダ１０およびメモリコア部２にも、上述した各信号が
接続されている。また、図中、太線で示した信号線、配
線は、複数本から構成されている。例えば、読み出しデ
ータ信号RDBZは、読み出しデータ信号RDB0Z、RDB1Z、RD
B2Z、RDB3Zから構成され、書き込みデータ信号WDBZは、
書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zから構
成されている。
ーダ１０およびメモリコア部２にも、上述した各信号が
接続されている。また、図中、太線で示した信号線、配
線は、複数本から構成されている。例えば、読み出しデ
ータ信号RDBZは、読み出しデータ信号RDB0Z、RDB1Z、RD
B2Z、RDB3Zから構成され、書き込みデータ信号WDBZは、
書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zから構
成されている。
【００１０】ここで、最後に“Ｚ”の付く信号は、正論
理の信号であり、最後に“Ｘ”の付く信号は、負論理の
信号である。図２３は、カラムアドレス系の主要な回路
および主要な信号の流れを示している。スイッチ回路６
は、nMOSにより構成されている。nMOSのゲートには、カ
ラム選択信号CLZが供給され、nMOSのソース、ドレイン
には、それぞれビット線信号BLZ、BLX、内部データ信号
GDBZ、GDBXが供給されている。
理の信号であり、最後に“Ｘ”の付く信号は、負論理の
信号である。図２３は、カラムアドレス系の主要な回路
および主要な信号の流れを示している。スイッチ回路６
は、nMOSにより構成されている。nMOSのゲートには、カ
ラム選択信号CLZが供給され、nMOSのソース、ドレイン
には、それぞれビット線信号BLZ、BLX、内部データ信号
GDBZ、GDBXが供給されている。
【００１１】図２４は、クロックバッファ１３の詳細を
示している。クロックバッファ１３は、外部から入力さ
れるクロック信号CLKと参照電圧VREFとを比較する差動
増幅回路１９と、インバータおよびNANDゲートで構成さ
れるパルス発生回路２０とを備えている。参照電圧VREF
は、電源電圧VCC（2.5V）の２分の１の電圧にされてい
る。
示している。クロックバッファ１３は、外部から入力さ
れるクロック信号CLKと参照電圧VREFとを比較する差動
増幅回路１９と、インバータおよびNANDゲートで構成さ
れるパルス発生回路２０とを備えている。参照電圧VREF
は、電源電圧VCC（2.5V）の２分の１の電圧にされてい
る。
【００１２】差動増幅回路１９には、pMOSとnMOSとを直
列に接続した電圧取出部２１、２２が対称に配置されて
いる。電圧取出部２１、２２のnMOS２１ａ、２２ａのゲ
ートには、それぞれクロック信号CLK、参照電圧VREFが
供給されている。nMOS２１ａ、２２ａのソースは、nMOS
２３を介して接地線VSSに接続されている。nMOS２３の
ゲートには、電源線VCCが接続されている。電圧取出部
１９のnMOS２１ａとpMOS２１ｂとを接続しているノード
ND1は、パルス発生回路２０の入力に接続されている。
列に接続した電圧取出部２１、２２が対称に配置されて
いる。電圧取出部２１、２２のnMOS２１ａ、２２ａのゲ
ートには、それぞれクロック信号CLK、参照電圧VREFが
供給されている。nMOS２１ａ、２２ａのソースは、nMOS
２３を介して接地線VSSに接続されている。nMOS２３の
ゲートには、電源線VCCが接続されている。電圧取出部
１９のnMOS２１ａとpMOS２１ｂとを接続しているノード
ND1は、パルス発生回路２０の入力に接続されている。
【００１３】pMOS２１ｂ、２２ｂのソースには、電源線
VCCが接続されている。pMOS２１ｂ、２２ｂのゲートに
は、pMOS２２ｂのドレイン（ノードND2）が接続されて
いる。電圧取出部２１、２２は、カレントミラー回路を
構成している。パルス発生回路２０は、インバータ２０
ａと、３個のインバータを縦続接続したインバータ列２
０ｂ、２０ｃと２入力のNANDゲート２０ｄとで構成され
ている。インバータ２０ａの入力には、ノードND1が接
続されている。インバータ２０ａの出力は、NANDゲート
２０ｄの一方の入力およびインバータ列２０ｂの入力に
接続されている。インバータ列２０ｂの出力は、NANDゲ
ート２０ｄの他方の入力に接続されている。NANDゲート
２０ｄの出力は、インバータ列２０ｃの入力に接続され
ている。インバータ列２０ｃの出力からは、内部クロッ
ク信号CLKZが出力している。
VCCが接続されている。pMOS２１ｂ、２２ｂのゲートに
は、pMOS２２ｂのドレイン（ノードND2）が接続されて
いる。電圧取出部２１、２２は、カレントミラー回路を
構成している。パルス発生回路２０は、インバータ２０
ａと、３個のインバータを縦続接続したインバータ列２
０ｂ、２０ｃと２入力のNANDゲート２０ｄとで構成され
ている。インバータ２０ａの入力には、ノードND1が接
続されている。インバータ２０ａの出力は、NANDゲート
２０ｄの一方の入力およびインバータ列２０ｂの入力に
接続されている。インバータ列２０ｂの出力は、NANDゲ
ート２０ｄの他方の入力に接続されている。NANDゲート
２０ｄの出力は、インバータ列２０ｃの入力に接続され
ている。インバータ列２０ｃの出力からは、内部クロッ
ク信号CLKZが出力している。
【００１４】図２５は、クロックパルス生成回路１４の
詳細を示している。クロックパルス生成回路１４は、３
つのインバータ１４ａ、１４ｂ、１４ｃと、２個の２入
力NANDゲートからなるフリップフロップ回路１４ｄと、
４つのインバータを縦続接続したインバータ列１４ｅ、
１４ｆとで構成されている。インバータ１４ａの入力に
は、内部クロック信号CLKZが供給されている。インバー
タ１４ａの出力は、フリップフロップ回路１４ｄの一方
の入力に接続されている。インバータ１４ａが接続され
たフリップフロップ回路１４ｄのNANDゲートの出力は、
インバータ１４ｂの入力に接続されている。インバータ
１４ｂの出力は、インバータ１４ｃおよびインバータ列
１４ｅの入力に接続されている。インバータ１４ｃの出
力からは、クロックパルス信号CEPZが出力されている。
インバータ列１４ｅの出力は、インバータ列１４ｆの入
力に接続されている。インバータ列１４ｆの出力（ノー
ドND3）は、フリップフロップ回路１４ｄの他方の入力
に帰還されている。
詳細を示している。クロックパルス生成回路１４は、３
つのインバータ１４ａ、１４ｂ、１４ｃと、２個の２入
力NANDゲートからなるフリップフロップ回路１４ｄと、
４つのインバータを縦続接続したインバータ列１４ｅ、
１４ｆとで構成されている。インバータ１４ａの入力に
は、内部クロック信号CLKZが供給されている。インバー
タ１４ａの出力は、フリップフロップ回路１４ｄの一方
の入力に接続されている。インバータ１４ａが接続され
たフリップフロップ回路１４ｄのNANDゲートの出力は、
インバータ１４ｂの入力に接続されている。インバータ
１４ｂの出力は、インバータ１４ｃおよびインバータ列
１４ｅの入力に接続されている。インバータ１４ｃの出
力からは、クロックパルス信号CEPZが出力されている。
インバータ列１４ｅの出力は、インバータ列１４ｆの入
力に接続されている。インバータ列１４ｆの出力（ノー
ドND3）は、フリップフロップ回路１４ｄの他方の入力
に帰還されている。
【００１５】図２６は、クロックパルス生成回路１４に
より生成されるクロックパルス信号CEPZの生成タイミン
グを示している。クロックパルス信号CEPZは、クロック
信号CLKZの立ち上がりに同期して立ち上がり、ノードND
3を伝達される帰還信号の立ち下がりに同期して立ち下
がる。すなわち、クロックパルス信号CEPZの活性化期間
（パルス幅）は、インバータ列１４ｅ、１４ｆの遅延時
間により決められている。
より生成されるクロックパルス信号CEPZの生成タイミン
グを示している。クロックパルス信号CEPZは、クロック
信号CLKZの立ち上がりに同期して立ち上がり、ノードND
3を伝達される帰還信号の立ち下がりに同期して立ち下
がる。すなわち、クロックパルス信号CEPZの活性化期間
（パルス幅）は、インバータ列１４ｅ、１４ｆの遅延時
間により決められている。
【００１６】図２７は、プリデコーダ１０の詳細を示し
ている。プリデコーダ１０は、複数のデコード回路１０
ａにより構成されている。各デコード回路は、３入力の
NANDゲート１０ｂとインバータ１０ｃとで構成されてい
る。各NANDゲート１０ｂの入力には、２つの列アドレス
信号（例えば、列アドレス信号AZ、BZ）とクロックパル
ス信号CEPZとが供給されている。各NANDゲート１０ｂの
出力は、インバータ１０ｃの入力に接続されている。イ
ンバータ１０ｃの出力からは、カラムデコード信号CAZ
等が出力されている。
ている。プリデコーダ１０は、複数のデコード回路１０
ａにより構成されている。各デコード回路は、３入力の
NANDゲート１０ｂとインバータ１０ｃとで構成されてい
る。各NANDゲート１０ｂの入力には、２つの列アドレス
信号（例えば、列アドレス信号AZ、BZ）とクロックパル
ス信号CEPZとが供給されている。各NANDゲート１０ｂの
出力は、インバータ１０ｃの入力に接続されている。イ
ンバータ１０ｃの出力からは、カラムデコード信号CAZ
等が出力されている。
【００１７】図２８は、メインデコーダ４の詳細を示し
ている。メインデコーダ４は、プリデコーダ１０と同様
に、複数のデコード回路４ａにより構成されている。デ
コード回路４ａは、３入力のNANDゲート４ｂとインバー
タ４ｃとで構成されている。各NANDゲート４ｂの入力に
は、３つのデコード信号（例えば、カラムデコード信号
CAZ、CBZ、CCZ）が供給されている。各NANDゲート４ｂ
の出力は、インバータ４ｃの入力に接続されている。イ
ンバータ４ｃの出力からは、カラム選択信号CL1Z等が出
力されている。
ている。メインデコーダ４は、プリデコーダ１０と同様
に、複数のデコード回路４ａにより構成されている。デ
コード回路４ａは、３入力のNANDゲート４ｂとインバー
タ４ｃとで構成されている。各NANDゲート４ｂの入力に
は、３つのデコード信号（例えば、カラムデコード信号
CAZ、CBZ、CCZ）が供給されている。各NANDゲート４ｂ
の出力は、インバータ４ｃの入力に接続されている。イ
ンバータ４ｃの出力からは、カラム選択信号CL1Z等が出
力されている。
【００１８】図２９は、タイミング制御回路１５の詳細
を示している。タイミング制御回路１５は、縦続接続さ
れた６つの遅延回路１５ａにより構成されている。遅延
回路１５ａは、pMOSとnMOSのドレインに抵抗R1、R2を直
列に配置したCMOSインバータ１５ｂと、nMOSのソースと
ドレインとを接地線VSSに接続したMOSキャパシタ１５ｃ
と、CMOSインバータ１５ｂの出力とMOSキャパシタ１５
ｃのゲートとを接続する抵抗R3とで構成されている。抵
抗R1、R2、R3は、拡散層抵抗で形成されている。すなわ
ち、遅延回路１５ａは、CR時定数回路として形成されて
いる。遅延回路１５ａによる時定数は、図２２に示した
ように、メモリコア部２の脇を通るクロックパルス信号
CEPZの配線負荷、プリデコーダ１０の回路遅延、カラム
デコード信号CAZの配線負荷、およびメインデコーダ４
の回路遅延に基づいて決められている。
を示している。タイミング制御回路１５は、縦続接続さ
れた６つの遅延回路１５ａにより構成されている。遅延
回路１５ａは、pMOSとnMOSのドレインに抵抗R1、R2を直
列に配置したCMOSインバータ１５ｂと、nMOSのソースと
ドレインとを接地線VSSに接続したMOSキャパシタ１５ｃ
と、CMOSインバータ１５ｂの出力とMOSキャパシタ１５
ｃのゲートとを接続する抵抗R3とで構成されている。抵
抗R1、R2、R3は、拡散層抵抗で形成されている。すなわ
ち、遅延回路１５ａは、CR時定数回路として形成されて
いる。遅延回路１５ａによる時定数は、図２２に示した
ように、メモリコア部２の脇を通るクロックパルス信号
CEPZの配線負荷、プリデコーダ１０の回路遅延、カラム
デコード信号CAZの配線負荷、およびメインデコーダ４
の回路遅延に基づいて決められている。
【００１９】初段の遅延回路１５ａの入力には、クロッ
クパルス信号CEPZが供給されている。２段目の遅延回路
１５ａの出力からは、書き込み制御信号WAEZが出力され
ている。最終段の遅延回路１５ａの出力からは、読み出
し制御信号SEBZが出力されている。タイミング制御回路
１５から出力される書き込み制御信号WAEZ、読み出し制
御信号SEBZは、後述するように、カラム選択信号CLZの
活性化期間に対して所定時間だけずれている。
クパルス信号CEPZが供給されている。２段目の遅延回路
１５ａの出力からは、書き込み制御信号WAEZが出力され
ている。最終段の遅延回路１５ａの出力からは、読み出
し制御信号SEBZが出力されている。タイミング制御回路
１５から出力される書き込み制御信号WAEZ、読み出し制
御信号SEBZは、後述するように、カラム選択信号CLZの
活性化期間に対して所定時間だけずれている。
【００２０】図３０は、リセット回路１６の詳細および
その周辺の回路を示している。リセット回路１６には、
読み出し制御信号SEBZ、試験信号TESZ、読み出しデータ
信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデー
タ信号TRDBZ、TRDBXが供給されている。読み出しデータ
信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデー
タ信号TRDBZ、TRDBXは、センスバッファ８ａ、８ｂ、８
ｃ、８ｄから供給される信号である。なお、センスバッ
ファ８ａ、８ｂ、８ｃ、８ｄは、それぞれ、DQ0、DQ1、
DQ2、DQ3に対応している。リセット回路１６は、読み出
しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み
出しデータ信号TRDBZ、TRDBXを電源電圧VCCにするため
のpMOS１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６
ｆと、これ等pMOSを制御するインバータ１６ｇ、１６
ｈ、１６ｊ、２入力のNORゲート１６ｋと、ラッチ回路
１６ｍとで構成されている。
その周辺の回路を示している。リセット回路１６には、
読み出し制御信号SEBZ、試験信号TESZ、読み出しデータ
信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデー
タ信号TRDBZ、TRDBXが供給されている。読み出しデータ
信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデー
タ信号TRDBZ、TRDBXは、センスバッファ８ａ、８ｂ、８
ｃ、８ｄから供給される信号である。なお、センスバッ
ファ８ａ、８ｂ、８ｃ、８ｄは、それぞれ、DQ0、DQ1、
DQ2、DQ3に対応している。リセット回路１６は、読み出
しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み
出しデータ信号TRDBZ、TRDBXを電源電圧VCCにするため
のpMOS１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６
ｆと、これ等pMOSを制御するインバータ１６ｇ、１６
ｈ、１６ｊ、２入力のNORゲート１６ｋと、ラッチ回路
１６ｍとで構成されている。
【００２１】インバータ１６ｇの入力には、読み出し制
御信号SEBZが供給されている。インバータ１６ｇの出力
は、インバータ１６ｈの入力、およびNORゲート１６ｋ
の一方の入力に接続されている。インバータ１６ｈの出
力は、pMOS１６ａ、１６ｂ、１６ｃ、１６ｄのゲートに
接続されている。NORゲート１６ｋの他方の入力には、
インバータ１６ｊを介して、試験信号TESZの反転信号が
供給されている。NORゲート１６ｋの出力は、pMOS１６
ｅ、１６ｆのゲートに接続されている。
御信号SEBZが供給されている。インバータ１６ｇの出力
は、インバータ１６ｈの入力、およびNORゲート１６ｋ
の一方の入力に接続されている。インバータ１６ｈの出
力は、pMOS１６ａ、１６ｂ、１６ｃ、１６ｄのゲートに
接続されている。NORゲート１６ｋの他方の入力には、
インバータ１６ｊを介して、試験信号TESZの反転信号が
供給されている。NORゲート１６ｋの出力は、pMOS１６
ｅ、１６ｆのゲートに接続されている。
【００２２】ラッチ回路１６ｍは、入力と出力とを互い
に接続した２つのインバータからなる６つのラッチ１６
ｎを備えている。各ラッチ１６ｎの一端は、それぞれ読
み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時
読み出しデータ信号TRDBZ、TRDBXに接続されている。ラ
ッチ１６ｎの駆動能力は小さく、pMOS１６ａ、１６ｂ、
１６ｃ、１６ｄ、１６ｅ、１６ｆおよび後述する図３１
のnMOS２５ｅ、２５ｆ、２５ｇの動作により、ラッチし
ているデータは容易に反転される。
に接続した２つのインバータからなる６つのラッチ１６
ｎを備えている。各ラッチ１６ｎの一端は、それぞれ読
み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時
読み出しデータ信号TRDBZ、TRDBXに接続されている。ラ
ッチ１６ｎの駆動能力は小さく、pMOS１６ａ、１６ｂ、
１６ｃ、１６ｄ、１６ｅ、１６ｆおよび後述する図３１
のnMOS２５ｅ、２５ｆ、２５ｇの動作により、ラッチし
ているデータは容易に反転される。
【００２３】図３１は、センスバッファ８（８ａ、８
ｂ、８ｃ、８ｄ）の詳細を示している。センスバッファ
８は、図２３に示したスイッチ回路６を介してセンスア
ンプ５から出力される内部データ信号GDBZ、GDBXを比較
し増幅する差動増幅回路２４と、増幅された信号を読み
出しデータ信号RDBZ、試験時読み出しデータ信号TRDB
Z、TRDBXとして出力する出力回路２５とを備えている。
ｂ、８ｃ、８ｄ）の詳細を示している。センスバッファ
８は、図２３に示したスイッチ回路６を介してセンスア
ンプ５から出力される内部データ信号GDBZ、GDBXを比較
し増幅する差動増幅回路２４と、増幅された信号を読み
出しデータ信号RDBZ、試験時読み出しデータ信号TRDB
Z、TRDBXとして出力する出力回路２５とを備えている。
【００２４】センスバッファ８には、pMOSとnMOSとを直
列に接続した電圧取出部２６、２７が、対称に配置され
ている。電圧取出部２６、２７のnMOS２６ａ、２７ａの
ゲートには、それぞれ内部データ信号GDBX、GDBZが供給
されている。nMOS２６ａ、２７ａのソースは、nMOS２８
を介して接地線VSSに接続されている。nMOS２８のゲー
トには、読み出し制御信号SEBZが供給されている。電圧
取出部２６のnMOS２６ａとpMOS２６ｂとを接続している
ノードND4と、電圧取出部２７のnMOS２７ａとpMOS２７
ｂとを接続しているノードND5は、出力回路２５に接続
されている。
列に接続した電圧取出部２６、２７が、対称に配置され
ている。電圧取出部２６、２７のnMOS２６ａ、２７ａの
ゲートには、それぞれ内部データ信号GDBX、GDBZが供給
されている。nMOS２６ａ、２７ａのソースは、nMOS２８
を介して接地線VSSに接続されている。nMOS２８のゲー
トには、読み出し制御信号SEBZが供給されている。電圧
取出部２６のnMOS２６ａとpMOS２６ｂとを接続している
ノードND4と、電圧取出部２７のnMOS２７ａとpMOS２７
ｂとを接続しているノードND5は、出力回路２５に接続
されている。
【００２５】pMOS２６ｂ、２７ｂのソースには、電源線
VCCが接続されている。pMOS２６ｂ、２７ｂのゲートに
は、ノードND5が接続されている。電圧取出部２６、２
７は、カレントミラー回路を構成している。ノードND
4、ND5には、それぞれpMOS２９、３０のドレインが接続
されている。pMOS２９、３０のゲートには、読み出し制
御信号SEBZが供給されている。pMOS２９、３０のソース
は、電源線VCCに接続されている。
VCCが接続されている。pMOS２６ｂ、２７ｂのゲートに
は、ノードND5が接続されている。電圧取出部２６、２
７は、カレントミラー回路を構成している。ノードND
4、ND5には、それぞれpMOS２９、３０のドレインが接続
されている。pMOS２９、３０のゲートには、読み出し制
御信号SEBZが供給されている。pMOS２９、３０のソース
は、電源線VCCに接続されている。
【００２６】出力回路２５は、インバータ２５ａ、２５
ｂと、２つの２入力のNORゲート２５ｃ、２５ｄと、３
つのnMOS２５ｅ、２５ｆ、２５ｇとで構成されている。
インバータ２５ａの入力には、ノードND4が接続されて
いる。インバータ２５ａの出力は、nMOS２５ｅのゲート
に接続されている。NORゲート２５ｃの一方の入力に
は、ノードND4が接続されている。NORゲート２５ｄの一
方の入力には、ノードND5が接続されている。NORゲート
２５ｃ、２５ｄの他方の入力には、インバータ２５ｂを
介して、試験信号TESZの反転信号が供給されている。NO
Rゲート２５ｃの出力は、nMOS２５ｆのゲートに接続さ
れている。NORゲート２５ｄの出力は、nMOS２５ｇのゲ
ートに接続されている。
ｂと、２つの２入力のNORゲート２５ｃ、２５ｄと、３
つのnMOS２５ｅ、２５ｆ、２５ｇとで構成されている。
インバータ２５ａの入力には、ノードND4が接続されて
いる。インバータ２５ａの出力は、nMOS２５ｅのゲート
に接続されている。NORゲート２５ｃの一方の入力に
は、ノードND4が接続されている。NORゲート２５ｄの一
方の入力には、ノードND5が接続されている。NORゲート
２５ｃ、２５ｄの他方の入力には、インバータ２５ｂを
介して、試験信号TESZの反転信号が供給されている。NO
Rゲート２５ｃの出力は、nMOS２５ｆのゲートに接続さ
れている。NORゲート２５ｄの出力は、nMOS２５ｇのゲ
ートに接続されている。
【００２７】nMOS２５ｅのドレインからは、読み出しデ
ータ信号RDBZが出力されている。nMOS２５ｆのドレイン
からは、試験時読み出しデータ信号TRDBZが出力されて
いる。nMOS２５ｇのドレインからは、試験時読み出しデ
ータ信号TRDBXが出力されている。nMOS２５ｅ、２５
ｆ、２５ｇのソースは、接地線VSSに接続されている。
図３２は、ライトアンプ９の詳細を示している。
ータ信号RDBZが出力されている。nMOS２５ｆのドレイン
からは、試験時読み出しデータ信号TRDBZが出力されて
いる。nMOS２５ｇのドレインからは、試験時読み出しデ
ータ信号TRDBXが出力されている。nMOS２５ｅ、２５
ｆ、２５ｇのソースは、接地線VSSに接続されている。
図３２は、ライトアンプ９の詳細を示している。
【００２８】ライトアンプ９は、書き込みデータ信号WD
BZ、試験時書き込みデータ信号TWDBZを受ける入力回路
３１、受けたデータをラッチするラッチ回路３２、ラッ
チしたデータを内部データ信号GDBZ、GDBXとして出力す
る出力回路３３とで構成されている。
BZ、試験時書き込みデータ信号TWDBZを受ける入力回路
３１、受けたデータをラッチするラッチ回路３２、ラッ
チしたデータを内部データ信号GDBZ、GDBXとして出力す
る出力回路３３とで構成されている。
【００２９】入力回路３１は、インバータ３１ａと、pM
OSとnMOSのソース・ドレインを互いに接続したMOSスイ
ッチ３１ｂ、３１ｃとで構成されている。MOSスイッチ
３１ｂの入力には、書き込みデータ信号WDBZが供給され
ている。MOSスイッチ３１ｃの入力には、試験時書き込
みデータ信号TWDBZが供給されている。MOSスイッチ３１
ｂ、３１ｃの出力は、ノードND6に接続されている。MOS
スイッチ３１ｂのpMOSのゲートおよびMOSスイッチ３１
ｃのnMOSのゲートには、試験信号TESZが供給されてい
る。MOSスイッチ３１ｂのnMOSのゲートおよびMOSスイッ
チ３１ｃのpMOSのゲートには、インバータ３１ａを介し
て試験信号TESZの反転信号が供給されている。
OSとnMOSのソース・ドレインを互いに接続したMOSスイ
ッチ３１ｂ、３１ｃとで構成されている。MOSスイッチ
３１ｂの入力には、書き込みデータ信号WDBZが供給され
ている。MOSスイッチ３１ｃの入力には、試験時書き込
みデータ信号TWDBZが供給されている。MOSスイッチ３１
ｂ、３１ｃの出力は、ノードND6に接続されている。MOS
スイッチ３１ｂのpMOSのゲートおよびMOSスイッチ３１
ｃのnMOSのゲートには、試験信号TESZが供給されてい
る。MOSスイッチ３１ｂのnMOSのゲートおよびMOSスイッ
チ３１ｃのpMOSのゲートには、インバータ３１ａを介し
て試験信号TESZの反転信号が供給されている。
【００３０】ラッチ回路３２は、２つのインバータ３２
ａ、３２ｂの入力と出力を互いに接続して構成されてい
る。インバータ３２ａの入力およびインバータ３２ｂの
出力は、ノードND6に接続されている。インバータ３２
ａの出力およびインバータ３２ｂの入力は、ノードND7
に接続されている。出力回路３３は、インバータ３３
ａ、３３ｂと、pMOSとnMOSのソース・ドレインを互いに
接続したMOSスイッチ３３ｃ、３３ｄとで構成されてい
る。MOSスイッチ３３ｃの入力は、インバータ３３ａを
介してノードND7に接続されている。MOSスイッチ３３ｄ
の入力は、ノードND7に接続されている。MOSスイッチ３
３ｃの出力からは、内部データ信号GDBZが出力されてい
る。MOSスイッチ３３ｄの出力からは、内部データ信号G
DBXが出力されている。MOSスイッチ３３ｃ、３３ｄのnM
OSのゲートには、書き込み制御信号WAEZが供給されてい
る。MOSスイッチ３３ｃ、３３ｄのpMOSのゲートには、
インバータ３３ｂを介して書き込み制御信号WAEZの反転
信号が供給されている。
ａ、３２ｂの入力と出力を互いに接続して構成されてい
る。インバータ３２ａの入力およびインバータ３２ｂの
出力は、ノードND6に接続されている。インバータ３２
ａの出力およびインバータ３２ｂの入力は、ノードND7
に接続されている。出力回路３３は、インバータ３３
ａ、３３ｂと、pMOSとnMOSのソース・ドレインを互いに
接続したMOSスイッチ３３ｃ、３３ｄとで構成されてい
る。MOSスイッチ３３ｃの入力は、インバータ３３ａを
介してノードND7に接続されている。MOSスイッチ３３ｄ
の入力は、ノードND7に接続されている。MOSスイッチ３
３ｃの出力からは、内部データ信号GDBZが出力されてい
る。MOSスイッチ３３ｄの出力からは、内部データ信号G
DBXが出力されている。MOSスイッチ３３ｃ、３３ｄのnM
OSのゲートには、書き込み制御信号WAEZが供給されてい
る。MOSスイッチ３３ｃ、３３ｄのpMOSのゲートには、
インバータ３３ｂを介して書き込み制御信号WAEZの反転
信号が供給されている。
【００３１】図３３は、データ入出力回路１２における
データ入力回路３４の詳細およびその周辺の回路を示し
ている。データ入力回路３４は、インバータ３４ａと、
pMOSとnMOSのソース・ドレインを互いに接続したMOSス
イッチ３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４
ｆ、３４ｇ、３４ｈとで構成されている。
データ入力回路３４の詳細およびその周辺の回路を示し
ている。データ入力回路３４は、インバータ３４ａと、
pMOSとnMOSのソース・ドレインを互いに接続したMOSス
イッチ３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４
ｆ、３４ｇ、３４ｈとで構成されている。
【００３２】MOSスイッチ３４ｂ、３４ｃ、３４ｄ、３
４ｅの入力には、データ信号DQ0が供給されている。MOS
スイッチ３４ｂの出力からは、書き込みデータ信号WDB0
Zが出力されている。MOSスイッチ３４ｃの出力からは、
試験時書き込みデータ信号TWDB1Zが出力されている。MO
Sスイッチ３４ｄの出力からは、試験時書き込みデータ
信号TWDB2Zが出力されている。MOSスイッチ３４ｅの出
力からは、試験時書き込みデータ信号TWDB3Zが出力され
ている。
４ｅの入力には、データ信号DQ0が供給されている。MOS
スイッチ３４ｂの出力からは、書き込みデータ信号WDB0
Zが出力されている。MOSスイッチ３４ｃの出力からは、
試験時書き込みデータ信号TWDB1Zが出力されている。MO
Sスイッチ３４ｄの出力からは、試験時書き込みデータ
信号TWDB2Zが出力されている。MOSスイッチ３４ｅの出
力からは、試験時書き込みデータ信号TWDB3Zが出力され
ている。
【００３３】MOSスイッチ３４ｆの入力には、データ信
号DQ1が供給されている。MOSスイッチ３４ｆの出力から
は、書き込みデータ信号WDB1Zが出力されている。MOSス
イッチ３４ｇの入力には、データ信号DQ2が供給されて
いる。MOSスイッチ３４ｇの出力からは、書き込みデー
タ信号WDB2Zが出力されている。MOSスイッチ３４ｈの入
力には、データ信号DQ3が供給されている。MOSスイッチ
３４ｈの出力からは、書き込みデータ信号WDB3Zが出力
されている。
号DQ1が供給されている。MOSスイッチ３４ｆの出力から
は、書き込みデータ信号WDB1Zが出力されている。MOSス
イッチ３４ｇの入力には、データ信号DQ2が供給されて
いる。MOSスイッチ３４ｇの出力からは、書き込みデー
タ信号WDB2Zが出力されている。MOSスイッチ３４ｈの入
力には、データ信号DQ3が供給されている。MOSスイッチ
３４ｈの出力からは、書き込みデータ信号WDB3Zが出力
されている。
【００３４】MOSスイッチ３４ｂのpMOSのゲートは、接
地線VSSに接続されている。MOSスイッチ３４ｂのnMOSの
ゲートは、内部電源線VIIに接続されている。内部電源
線VIIの電圧は2.0Vにされている。MOSスイッチ３４ｃ、
３４ｄ、３４ｅのnMOSのゲートには、試験信号TESZが供
給されている。MOSスイッチ３４ｃ、３４ｄ、３４ｅのp
MOSのゲートには、インバータ３４ａを介して、試験信
号TESZの反転信号が供給されている。MOSスイッチ３４
ｆ、３４ｇ、３４ｈのpMOSのゲートには、試験信号TESZ
が供給されている。MOSスイッチ３４ｆ、３４ｇ、３４
ｈのnMOSのゲートには、インバータ３４ａを介して、試
験信号TESZの反転信号が供給されている。
地線VSSに接続されている。MOSスイッチ３４ｂのnMOSの
ゲートは、内部電源線VIIに接続されている。内部電源
線VIIの電圧は2.0Vにされている。MOSスイッチ３４ｃ、
３４ｄ、３４ｅのnMOSのゲートには、試験信号TESZが供
給されている。MOSスイッチ３４ｃ、３４ｄ、３４ｅのp
MOSのゲートには、インバータ３４ａを介して、試験信
号TESZの反転信号が供給されている。MOSスイッチ３４
ｆ、３４ｇ、３４ｈのpMOSのゲートには、試験信号TESZ
が供給されている。MOSスイッチ３４ｆ、３４ｇ、３４
ｈのnMOSのゲートには、インバータ３４ａを介して、試
験信号TESZの反転信号が供給されている。
【００３５】書き込みデータ信号WDB0Zは、試験時書き
込みデータ信号TWDB1Zとしても使用されている。書き込
みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zは、それぞれ
異なるライトアンプ９ａ、９ｂ、９ｃ、９ｄに接続され
ている。試験時書き込みデータ信号TWDB0Z、TWDB1Z、TW
DB2Z、TWDB3Zは、それぞれ異なるライトアンプ９ａ、９
ｂ、９ｃ、９ｄに接続されている。
込みデータ信号TWDB1Zとしても使用されている。書き込
みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zは、それぞれ
異なるライトアンプ９ａ、９ｂ、９ｃ、９ｄに接続され
ている。試験時書き込みデータ信号TWDB0Z、TWDB1Z、TW
DB2Z、TWDB3Zは、それぞれ異なるライトアンプ９ａ、９
ｂ、９ｃ、９ｄに接続されている。
【００３６】上述したSDRAM１では、以下示すように、
データの読み出し動作が行われる。図３４は、SDRAM１
の読み出し動作時の主要な信号のタイミングを示してい
る。まず、図２４に示したクロックバッファ１３のパル
ス発生回路２０は、クロック信号CLKの立ち上がりに同
期して内部クロック信号CLKZを生成する（図３４
(a)）。
データの読み出し動作が行われる。図３４は、SDRAM１
の読み出し動作時の主要な信号のタイミングを示してい
る。まず、図２４に示したクロックバッファ１３のパル
ス発生回路２０は、クロック信号CLKの立ち上がりに同
期して内部クロック信号CLKZを生成する（図３４
(a)）。
【００３７】次に、図２５に示したクロックパルス生成
回路１４は、内部クロック信号CLKZを受け、インバータ
列１４ｅ、１４ｆの遅延時間に相当するパルス幅のクロ
ックパルス信号CEPZを生成する（図３４(b)）。クロッ
クパルス信号CEPZは、図２３に示したプリデコーダ１
０、カラムデコード信号CAZ、メインデコーダ４に順次
伝達され、所定のアドレスに対応するカラム選択信号CL
Zを活性化する（図３４(c)）。カラム選択信号CLZは、
クロックパルス信号CEPZの配線負荷と、プリデコーダ１
０の回路遅延と、カラムデコード信号CAZの配線負荷
と、メインデコーダ４の回路遅延とにより、クロックパ
ルス信号CEPZに対して時間T1だけ遅れて活性化される。
回路１４は、内部クロック信号CLKZを受け、インバータ
列１４ｅ、１４ｆの遅延時間に相当するパルス幅のクロ
ックパルス信号CEPZを生成する（図３４(b)）。クロッ
クパルス信号CEPZは、図２３に示したプリデコーダ１
０、カラムデコード信号CAZ、メインデコーダ４に順次
伝達され、所定のアドレスに対応するカラム選択信号CL
Zを活性化する（図３４(c)）。カラム選択信号CLZは、
クロックパルス信号CEPZの配線負荷と、プリデコーダ１
０の回路遅延と、カラムデコード信号CAZの配線負荷
と、メインデコーダ４の回路遅延とにより、クロックパ
ルス信号CEPZに対して時間T1だけ遅れて活性化される。
【００３８】図２９に示したタイミング制御回路１５
は、クロックパルス信号CEPZを受け、遅延回路１５ａを
使用して読み出し制御信号SEBZを生成する（図３４
(d)）。読み出し制御信号SEBZは、カラム選択信号CLZに
対して時間T2だけ遅れるように生成される。また、図示
していないロウアドレス系の信号、回路によりメモリセ
ル７が選択され、メモリセル７からビット線信号BLZ、B
LXが出力される（図３４(e)）。実際には、メモリセル
７の蓄積電荷が、ビット線に再分配されることで、ビッ
ト線信号BLZ、BLXの電圧が変化する。
は、クロックパルス信号CEPZを受け、遅延回路１５ａを
使用して読み出し制御信号SEBZを生成する（図３４
(d)）。読み出し制御信号SEBZは、カラム選択信号CLZに
対して時間T2だけ遅れるように生成される。また、図示
していないロウアドレス系の信号、回路によりメモリセ
ル７が選択され、メモリセル７からビット線信号BLZ、B
LXが出力される（図３４(e)）。実際には、メモリセル
７の蓄積電荷が、ビット線に再分配されることで、ビッ
ト線信号BLZ、BLXの電圧が変化する。
【００３９】図２３に示したスイッチ回路６は、カラム
選択信号CLZの高レベルを受けてオンにされる。ビット
線信号BLZ、BLXの信号レベルは、スイッチ回路６を介し
て、内部データ信号GDBZ、GDBXとして伝達される（図３
４(f)）。
選択信号CLZの高レベルを受けてオンにされる。ビット
線信号BLZ、BLXの信号レベルは、スイッチ回路６を介し
て、内部データ信号GDBZ、GDBXとして伝達される（図３
４(f)）。
【００４０】図３０に示したリセット回路１６は、読み
出し制御信号SEBZの高レベルを受けてpMOS１６ａ、１６
ｂ、１６ｃ、１６ｄをオフにする。読み出しデータ信号
RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）は、ラッチ回路１
６ｍにより、高レベルの状態に保持される。なお、通常
動作時には、試験信号TESZは低レベルであるため、nMOS
１６ｅ、１６ｆは、常にオンにされている。
出し制御信号SEBZの高レベルを受けてpMOS１６ａ、１６
ｂ、１６ｃ、１６ｄをオフにする。読み出しデータ信号
RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）は、ラッチ回路１
６ｍにより、高レベルの状態に保持される。なお、通常
動作時には、試験信号TESZは低レベルであるため、nMOS
１６ｅ、１６ｆは、常にオンにされている。
【００４１】図３１に示したセンスバッファ８の差動増
幅回路２４は、読み出し制御信号SEBZの高レベルを受け
て内部データ信号GDBZ、GDBXを取り込み、差動増幅し、
増幅した信号をノードND4、ND5に出力する。センスバッ
ファ８の出力回路２５は、増幅された信号を受け、読み
出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）と
して出力する（図３４(g)）。内部データ信号GDBZが高
レベルのとき、ノードND4は高レベルになる。このときn
MOS２５ｅはオフにされ、読み出しデータ信号RDBZは高
レベルを保持する。内部データ信号GDBZが低レベルのと
き、ノードND5は低レベルになる。このときnMOS２５ｅ
はオンにされ、読み出しデータ信号RDBZは低レベルにな
る。読み出しデータ信号RDBZは、図２２に示したよう
に、チップの横方向に配置された長い配線に供給される
ため、低レベルへの変化は緩慢である。nMOS２５ｅがオ
ンすることで、図３０に示したラッチ１６ｎにラッチさ
れているデータは反転する。
幅回路２４は、読み出し制御信号SEBZの高レベルを受け
て内部データ信号GDBZ、GDBXを取り込み、差動増幅し、
増幅した信号をノードND4、ND5に出力する。センスバッ
ファ８の出力回路２５は、増幅された信号を受け、読み
出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）と
して出力する（図３４(g)）。内部データ信号GDBZが高
レベルのとき、ノードND4は高レベルになる。このときn
MOS２５ｅはオフにされ、読み出しデータ信号RDBZは高
レベルを保持する。内部データ信号GDBZが低レベルのと
き、ノードND5は低レベルになる。このときnMOS２５ｅ
はオンにされ、読み出しデータ信号RDBZは低レベルにな
る。読み出しデータ信号RDBZは、図２２に示したよう
に、チップの横方向に配置された長い配線に供給される
ため、低レベルへの変化は緩慢である。nMOS２５ｅがオ
ンすることで、図３０に示したラッチ１６ｎにラッチさ
れているデータは反転する。
【００４２】そして、図２３に示したデータ入出力回路
１２により、読み出しデータ信号RDBZがデータ信号DQと
してパッドに出力され、読み出し動作が完了する。ま
た、上述したSDRAM１では、以下示すように、データの
書き込み動作が行われる。図３５は、SDRAM１の書き込
み動作時の主要な信号のタイミングを示している。クロ
ック信号CLK、内部クロック信号CLKZ、クロックパルス
信号CEPZ、カラム選択信号CLZのタイミングは、読み出
し動作時と同一であるため、説明を省略する。
１２により、読み出しデータ信号RDBZがデータ信号DQと
してパッドに出力され、読み出し動作が完了する。ま
た、上述したSDRAM１では、以下示すように、データの
書き込み動作が行われる。図３５は、SDRAM１の書き込
み動作時の主要な信号のタイミングを示している。クロ
ック信号CLK、内部クロック信号CLKZ、クロックパルス
信号CEPZ、カラム選択信号CLZのタイミングは、読み出
し動作時と同一であるため、説明を省略する。
【００４３】まず、図２９に示したタイミング制御回路
１５は、クロックパルス信号CEPZを受け、遅延回路１５
ａを使用して書き込み制御信号WAEZを生成する（図３５
(a)）。書き込み制御信号WAEZは、遅延回路１５ａによ
り、カラム選択信号CLZに対して時間T3だけ早くなるよ
うに生成される。図３３に示したデータ入出力回路１２
は、外部からデータ信号DQ（DQ0、DQ1、DQ2、DQ3）を取
り込む。通常動作時は、試験信号TESZは低レベルにされ
ており、MOSスイッチ３４ｂ、３４ｆ、３４ｇ、３４ｈ
はオンにされ、MOSスイッチ３４ｃ、３４ｄ、３４ｅは
オフにされている。このため、取り込んだデータ信号DQ
0、DQ1、DQ2、DQ3は、それぞれ書き込みデータ信号WDB0
Z、WDB1Z、WDB2Z、WDB3Z（WDBZ）として、それぞれライ
トアンプ９ａ、９ｂ、９ｃ、９ｄに伝達される（図３５
(b)）。
１５は、クロックパルス信号CEPZを受け、遅延回路１５
ａを使用して書き込み制御信号WAEZを生成する（図３５
(a)）。書き込み制御信号WAEZは、遅延回路１５ａによ
り、カラム選択信号CLZに対して時間T3だけ早くなるよ
うに生成される。図３３に示したデータ入出力回路１２
は、外部からデータ信号DQ（DQ0、DQ1、DQ2、DQ3）を取
り込む。通常動作時は、試験信号TESZは低レベルにされ
ており、MOSスイッチ３４ｂ、３４ｆ、３４ｇ、３４ｈ
はオンにされ、MOSスイッチ３４ｃ、３４ｄ、３４ｅは
オフにされている。このため、取り込んだデータ信号DQ
0、DQ1、DQ2、DQ3は、それぞれ書き込みデータ信号WDB0
Z、WDB1Z、WDB2Z、WDB3Z（WDBZ）として、それぞれライ
トアンプ９ａ、９ｂ、９ｃ、９ｄに伝達される（図３５
(b)）。
【００４４】図３２に示したライトアンプ９では、取り
込んだ書き込みデータ信号WDBZをラッチ回路３２でラッ
チする。ライトアンプ９の出力回路３３は、書き込み制
御信号WAEZの高レベル時に、ノードND7の信号レベルお
よび反転レベルを内部データ信号GDBX、GDBZとして出力
する（図３５(c)）。図２４に示したスイッチ回路６
は、カラム選択信号CLZの高レベルを受けてオンにな
る。内部データ信号GDBZ、GDBXの信号レベルは、スイッ
チ回路６を介して、ビット線信号BLZ、BLXとして伝達さ
れる（図３４(d)）。
込んだ書き込みデータ信号WDBZをラッチ回路３２でラッ
チする。ライトアンプ９の出力回路３３は、書き込み制
御信号WAEZの高レベル時に、ノードND7の信号レベルお
よび反転レベルを内部データ信号GDBX、GDBZとして出力
する（図３５(c)）。図２４に示したスイッチ回路６
は、カラム選択信号CLZの高レベルを受けてオンにな
る。内部データ信号GDBZ、GDBXの信号レベルは、スイッ
チ回路６を介して、ビット線信号BLZ、BLXとして伝達さ
れる（図３４(d)）。
【００４５】この後、図示していないロウアドレス系の
信号、回路によりメモリセル７が選択される。ビット線
信号BLZ、BLXの信号レベルがメモリセル７に書き込ま
れ、書き込み動作が完了する。また、上述したSDRAM１
では、以下示すように、データの圧縮試験が行われる。
圧縮試験モードへの移行は、外部からのコマンド入力等
により行われる。圧縮モードへの移行により、図２２に
示した試験回路１７は、試験信号TESZを高レベルにす
る。
信号、回路によりメモリセル７が選択される。ビット線
信号BLZ、BLXの信号レベルがメモリセル７に書き込ま
れ、書き込み動作が完了する。また、上述したSDRAM１
では、以下示すように、データの圧縮試験が行われる。
圧縮試験モードへの移行は、外部からのコマンド入力等
により行われる。圧縮モードへの移行により、図２２に
示した試験回路１７は、試験信号TESZを高レベルにす
る。
【００４６】まず、圧縮試験モード時におけるデータの
書き込み動作について説明する。図３６は、書き込み動
作に関係する主要な信号のタイミングを示している。図
３３に示したデータ入出力回路１２は、試験信号TESZの
高レベルを受け、MOSスイッチ３４ｃ、３４ｄ、３４ｅ
をオンにし、MOSスイッチ３４ｆ、３４ｇ、３４ｈにオ
フにする。データ入出力回路１２は、外部から取り込ん
だデータ信号DQ0を、試験時書き込みデータ信号TWDB0
Z、TWDB1Z、TWDB2Z、TWDB3Z（TWDBZ）としてライトアン
プ９ａ、９ｂ、９ｃ、９ｄに伝達する。試験時書き込み
データ信号TWDBZ（TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Z）
は、データ信号DQ0のみから生成されるため、書き込み
データ信号WDBZの波形に比べ緩慢である（図３６
(a)）。
書き込み動作について説明する。図３６は、書き込み動
作に関係する主要な信号のタイミングを示している。図
３３に示したデータ入出力回路１２は、試験信号TESZの
高レベルを受け、MOSスイッチ３４ｃ、３４ｄ、３４ｅ
をオンにし、MOSスイッチ３４ｆ、３４ｇ、３４ｈにオ
フにする。データ入出力回路１２は、外部から取り込ん
だデータ信号DQ0を、試験時書き込みデータ信号TWDB0
Z、TWDB1Z、TWDB2Z、TWDB3Z（TWDBZ）としてライトアン
プ９ａ、９ｂ、９ｃ、９ｄに伝達する。試験時書き込み
データ信号TWDBZ（TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Z）
は、データ信号DQ0のみから生成されるため、書き込み
データ信号WDBZの波形に比べ緩慢である（図３６
(a)）。
【００４７】図３２に示したライトアンプ９は、試験信
号TESZの高レベルを受け、MOSスイッチ３１ｂをオフに
し、MOSスイッチ３１ｃをオンにする。ラッチ回路３２
は、MOSスイッチ３１ｃを介して試験時書き込みデータ
信号TWDBZをラッチする。出力回路３３は、書き込み制
御信号WAEZの高レベルを受け、ノードND7に伝達された
信号およびその反転信号を内部データ信号GDBX、GDBZと
して出力する（図３６(b)）。
号TESZの高レベルを受け、MOSスイッチ３１ｂをオフに
し、MOSスイッチ３１ｃをオンにする。ラッチ回路３２
は、MOSスイッチ３１ｃを介して試験時書き込みデータ
信号TWDBZをラッチする。出力回路３３は、書き込み制
御信号WAEZの高レベルを受け、ノードND7に伝達された
信号およびその反転信号を内部データ信号GDBX、GDBZと
して出力する（図３６(b)）。
【００４８】そして、上述した通常動作時の書き込み動
作と同様に、ビット線信号BLZ、BLXを介して、各メモリ
セル７に、いずれもデータ信号DQ0の値が書き込まれ
る。次に、圧縮試験モード時におけるデータの読み出し
動作について説明する。図３７は、圧縮試験モード時に
おけるデータの読み出し動作に関係する主要な信号のタ
イミングを示している。
作と同様に、ビット線信号BLZ、BLXを介して、各メモリ
セル７に、いずれもデータ信号DQ0の値が書き込まれ
る。次に、圧縮試験モード時におけるデータの読み出し
動作について説明する。図３７は、圧縮試験モード時に
おけるデータの読み出し動作に関係する主要な信号のタ
イミングを示している。
【００４９】まず、図３１に示したセンスバッファ８の
差動増幅回路２４は、読み出し制御信号の高レベルを受
けて内部データ信号GDBZ、GDBXを取り込み、差動増幅
し、増幅した信号をノードND4、ND5に出力する。センス
バッファ８の出力回路２５は、試験信号TESZの高レベル
を受け、NORゲート２５ｃ、２５ｄを活性化する。この
活性化により、ノードND4、ND5が高レベル、低レベルの
ときに、nMOS２５ｆ、２５ｇは、それぞれオフ、オンに
され、試験時読み出しデータ信号TRDBZ、TRDBXは、それ
ぞれ高レベル、低レベルになる。ノードND4、ND5が低レ
ベル、高レベルのときに、nMOS２５ｆ、２５ｇは、それ
ぞれオン、オフにされ、試験時読み出しデータ信号TRDB
Z、TRDBXは、それぞれ低レベル、高レベルになる（図３
７(a)）。
差動増幅回路２４は、読み出し制御信号の高レベルを受
けて内部データ信号GDBZ、GDBXを取り込み、差動増幅
し、増幅した信号をノードND4、ND5に出力する。センス
バッファ８の出力回路２５は、試験信号TESZの高レベル
を受け、NORゲート２５ｃ、２５ｄを活性化する。この
活性化により、ノードND4、ND5が高レベル、低レベルの
ときに、nMOS２５ｆ、２５ｇは、それぞれオフ、オンに
され、試験時読み出しデータ信号TRDBZ、TRDBXは、それ
ぞれ高レベル、低レベルになる。ノードND4、ND5が低レ
ベル、高レベルのときに、nMOS２５ｆ、２５ｇは、それ
ぞれオン、オフにされ、試験時読み出しデータ信号TRDB
Z、TRDBXは、それぞれ低レベル、高レベルになる（図３
７(a)）。
【００５０】図３０に示したリセット回路１６は、試験
信号TESZの高レベルを受け、読み出し制御信号SEBZの低
レベル時に、pMOS１６ｅ、１６ｆをオンにし、読み出し
制御信号SEBZの高レベル時（読み出し動作時）に、pMOS
１６ｅ、１６ｆをオフにする。データ信号DQ0、DQ1、DQ
2、DQ3にそれぞれ対応するセンスバッファ８ａ、８ｂ、
８ｃ、８ｄの試験時読み出しデータ信号TRDBZ、TRDBXの
配線は、それぞれ共通化されている。センスバッファ８
ａ、８ｂ、８ｃ、８ｄに対応する各メモリセル７には、
上述したように、予め、同じデータを書き込んでいる。
このため、メモリセル７等に故障がない場合には、試験
時読み出しデータ信号TRDBZ、TRDBXは、互いに異なるレ
ベルになる。メモリセル７等に故障がある場合には、４
つのセンスバッファ８ａ、８ｂ、８ｃ、８ｄのnMOS２５
ｆ、２５ｇのいずれかは常にオンになる。このため、試
験時読み出しデータ信号TRDBZ、TRDBXは、ともに低レベ
ルになる。そして、メモリセル等の故障が検出される。
信号TESZの高レベルを受け、読み出し制御信号SEBZの低
レベル時に、pMOS１６ｅ、１６ｆをオンにし、読み出し
制御信号SEBZの高レベル時（読み出し動作時）に、pMOS
１６ｅ、１６ｆをオフにする。データ信号DQ0、DQ1、DQ
2、DQ3にそれぞれ対応するセンスバッファ８ａ、８ｂ、
８ｃ、８ｄの試験時読み出しデータ信号TRDBZ、TRDBXの
配線は、それぞれ共通化されている。センスバッファ８
ａ、８ｂ、８ｃ、８ｄに対応する各メモリセル７には、
上述したように、予め、同じデータを書き込んでいる。
このため、メモリセル７等に故障がない場合には、試験
時読み出しデータ信号TRDBZ、TRDBXは、互いに異なるレ
ベルになる。メモリセル７等に故障がある場合には、４
つのセンスバッファ８ａ、８ｂ、８ｃ、８ｄのnMOS２５
ｆ、２５ｇのいずれかは常にオンになる。このため、試
験時読み出しデータ信号TRDBZ、TRDBXは、ともに低レベ
ルになる。そして、メモリセル等の故障が検出される。
【００５１】ここで、試験時読み出しデータ信号TRDB
Z、TRDBXは、複数のセンスバッファ８ａ、８ｂ、８ｃ、
８ｄに接続されているため、負荷が大きい。このため、
３７に示すように、試験時読み出しデータ信号TRDBZ、T
RDBXは、読み出しデータ信号RDBZの波形に比べて緩慢で
ある。試験時読み出しデータ信号TRDBZ、TRDBXの波形以
外は、図３４に示した読み出し動作のタイミングと同一
のタイミングで読み出し動作が行われる。
Z、TRDBXは、複数のセンスバッファ８ａ、８ｂ、８ｃ、
８ｄに接続されているため、負荷が大きい。このため、
３７に示すように、試験時読み出しデータ信号TRDBZ、T
RDBXは、読み出しデータ信号RDBZの波形に比べて緩慢で
ある。試験時読み出しデータ信号TRDBZ、TRDBXの波形以
外は、図３４に示した読み出し動作のタイミングと同一
のタイミングで読み出し動作が行われる。
【００５２】
【発明が解決しようとする課題】ところで、図２９に示
したように、書き込み制御信号WAEZおよび読み出しデー
タ信号RDBZは、CR時定数回路を組み合わせた遅延回路１
５ａを使用して、カラム選択信号CLZのタイミングに対
して所定量だけずれるように生成されている。一方、カ
ラム選択信号CLZの活性化タイミングは、クロックパル
ス信号CEPZの配線負荷、プリデコーダ１０の回路遅延、
カラムデコード信号CAZの配線負荷、およびメインデコ
ーダ４の回路遅延により決まる。このため、書き込み制
御信号WAEZ、読み出しデータ信号RDBZとカラム選択信号
CLZとの活性化タイミングの相対的なずれ量は、製造プ
ロセス、動作電圧、周囲温度の変動により、変化しやす
かった。
したように、書き込み制御信号WAEZおよび読み出しデー
タ信号RDBZは、CR時定数回路を組み合わせた遅延回路１
５ａを使用して、カラム選択信号CLZのタイミングに対
して所定量だけずれるように生成されている。一方、カ
ラム選択信号CLZの活性化タイミングは、クロックパル
ス信号CEPZの配線負荷、プリデコーダ１０の回路遅延、
カラムデコード信号CAZの配線負荷、およびメインデコ
ーダ４の回路遅延により決まる。このため、書き込み制
御信号WAEZ、読み出しデータ信号RDBZとカラム選択信号
CLZとの活性化タイミングの相対的なずれ量は、製造プ
ロセス、動作電圧、周囲温度の変動により、変化しやす
かった。
【００５３】読み出し制御信号SEBZの活性化タイミング
が、カラム選択信号CLZの活性化タイミングより早くな
ると、読み出し動作において、以下の問題が発生する。
すなわち、図３１に示したセンスバッファ８は、内部デ
ータ信号GDBZ、GDBXが伝達される前の誤ったデータを取
り込んでしまう。上記センスバッファ８では、最初に取
り込んだデータにより読み出しデータ信号RDBZの値が決
まる。このため、SDRAM１は、誤ったデータをデータ信
号DQとして出力してしまう。
が、カラム選択信号CLZの活性化タイミングより早くな
ると、読み出し動作において、以下の問題が発生する。
すなわち、図３１に示したセンスバッファ８は、内部デ
ータ信号GDBZ、GDBXが伝達される前の誤ったデータを取
り込んでしまう。上記センスバッファ８では、最初に取
り込んだデータにより読み出しデータ信号RDBZの値が決
まる。このため、SDRAM１は、誤ったデータをデータ信
号DQとして出力してしまう。
【００５４】上記読み出し動作時の問題は、例えば、プ
ロセス変動（リソグラフィ工程、エッチング工程）によ
り配線幅が小さくなり、配線抵抗が増大し、信号の伝搬
遅延時間が大きくなることで発生する。すなわち、総配
線長の長いクロックパルス信号CEPZ、カラムデコード信
号CAZは、配線抵抗の増大による遅延時間の増大の影響
が大きく、他の信号より伝搬遅延が大きくなるためであ
る。
ロセス変動（リソグラフィ工程、エッチング工程）によ
り配線幅が小さくなり、配線抵抗が増大し、信号の伝搬
遅延時間が大きくなることで発生する。すなわち、総配
線長の長いクロックパルス信号CEPZ、カラムデコード信
号CAZは、配線抵抗の増大による遅延時間の増大の影響
が大きく、他の信号より伝搬遅延が大きくなるためであ
る。
【００５５】また、上記読み出し動作時の問題は、例え
ば、プロセス変動（イオン打ち込み工程、熱処理工程）
により、遅延回路１５ａに使用されている抵抗R1、R2、
R3（拡散抵抗）の抵抗が下がった場合にも発生する。さ
らに、タイミングのずれ量の変動は、動作電圧の変化、
周囲温度の変化によっても発生する。書き込み制御信号
WAEZの活性化タイミングが、カラム選択信号CLZの活性
化タイミングより遅くなると、書き込み動作において、
以下の問題が発生する。すなわち、図２３に示したスイ
ッチ回路は、ライトアンプ９が出力する本来の書き込み
データではない誤ったデータを、センスアンプ５に伝達
してしまう。センスアンプ５は、誤ったデータの増幅を
開始した後、ライトアンプ９から伝達される本来の書き
込みデータを再度増幅する。このため、アクセス時間が
遅くなる。書き込みサイクル時間内に本来のデータを増
幅できない場合には、誤ったデータがメモリセル７に書
き込まれてしまう。
ば、プロセス変動（イオン打ち込み工程、熱処理工程）
により、遅延回路１５ａに使用されている抵抗R1、R2、
R3（拡散抵抗）の抵抗が下がった場合にも発生する。さ
らに、タイミングのずれ量の変動は、動作電圧の変化、
周囲温度の変化によっても発生する。書き込み制御信号
WAEZの活性化タイミングが、カラム選択信号CLZの活性
化タイミングより遅くなると、書き込み動作において、
以下の問題が発生する。すなわち、図２３に示したスイ
ッチ回路は、ライトアンプ９が出力する本来の書き込み
データではない誤ったデータを、センスアンプ５に伝達
してしまう。センスアンプ５は、誤ったデータの増幅を
開始した後、ライトアンプ９から伝達される本来の書き
込みデータを再度増幅する。このため、アクセス時間が
遅くなる。書き込みサイクル時間内に本来のデータを増
幅できない場合には、誤ったデータがメモリセル７に書
き込まれてしまう。
【００５６】上記書き込み動作時の問題は、例えば、配
線抵抗の低減、拡散抵抗の低減により発生する。上述し
た問題は、従来、図３４に示した時間T2を大きくするこ
とで対処していた。しかしながら、時間T2を大きくした
場合、所望のアクセス時間が得られないおそれがある。
線抵抗の低減、拡散抵抗の低減により発生する。上述し
た問題は、従来、図３４に示した時間T2を大きくするこ
とで対処していた。しかしながら、時間T2を大きくした
場合、所望のアクセス時間が得られないおそれがある。
【００５７】特に、高速で動作するチップの場合、内部
回路の制御信号のタイミング余裕を小さくする必要があ
り、書き込み制御信号WAEZ、読み出しデータ信号RDBZと
カラム選択信号CLZとの活性化タイミングのずれ量の変
動の許容範囲をできるだけ狭くする必要がある。このた
め、上記問題は、より顕著になる。低電圧で動作するチ
ップの場合、インバータ等のゲート回路の遅延時間は、
動作電圧の変動によって大きく変化する。特に、インバ
ータとCR時定数回路を組み合わせた遅延回路の遅延時間
の変動は大きくなる傾向がある。このため、上記問題
は、より顕著になる。
回路の制御信号のタイミング余裕を小さくする必要があ
り、書き込み制御信号WAEZ、読み出しデータ信号RDBZと
カラム選択信号CLZとの活性化タイミングのずれ量の変
動の許容範囲をできるだけ狭くする必要がある。このた
め、上記問題は、より顕著になる。低電圧で動作するチ
ップの場合、インバータ等のゲート回路の遅延時間は、
動作電圧の変動によって大きく変化する。特に、インバ
ータとCR時定数回路を組み合わせた遅延回路の遅延時間
の変動は大きくなる傾向がある。このため、上記問題
は、より顕著になる。
【００５８】また、従来、出荷する製品に対して、カラ
ム選択信号CLZ等の波形を調べることは行われていな
い。一般に、内部回路の制御信号の波形は、エレクトロ
ンビームテスタで調べることができる。しかしながら、
この評価法では、チップ上の絶縁膜等を除去する必要が
あり、出荷する製品には適用できない。調べたい制御信
号の評価用パッドを予め作り込むことも可能である。し
かし、パッケージングされたチップでは評価することが
できない。また、評価用パッドおよびその引き出し配線
は、動作には関係のない負荷となり、高速化の妨げとな
るおそれがある。
ム選択信号CLZ等の波形を調べることは行われていな
い。一般に、内部回路の制御信号の波形は、エレクトロ
ンビームテスタで調べることができる。しかしながら、
この評価法では、チップ上の絶縁膜等を除去する必要が
あり、出荷する製品には適用できない。調べたい制御信
号の評価用パッドを予め作り込むことも可能である。し
かし、パッケージングされたチップでは評価することが
できない。また、評価用パッドおよびその引き出し配線
は、動作には関係のない負荷となり、高速化の妨げとな
るおそれがある。
【００５９】さらに、上述したSDRAM１では、以下示す
ような問題があった。カラム選択信号CLZおよび書き込
み制御信号WAEZは、ともにクロックパルス信号CEPZから
生成され、活性化期間は、ほぼ同一である。書き込み制
御信号WAEZは、カラム選択信号CLZより早く活性化され
るため、カラム選択信号CLZは、図３８に示すように、
書き込み制御信号WAEZが非活性化された後に、さらに時
間T3だけ活性化されている。
ような問題があった。カラム選択信号CLZおよび書き込
み制御信号WAEZは、ともにクロックパルス信号CEPZから
生成され、活性化期間は、ほぼ同一である。書き込み制
御信号WAEZは、カラム選択信号CLZより早く活性化され
るため、カラム選択信号CLZは、図３８に示すように、
書き込み制御信号WAEZが非活性化された後に、さらに時
間T3だけ活性化されている。
【００６０】書き込み制御信号WAEZおよびカラム選択信
号CLZがともに活性化されている期間T4では、メモリセ
ル７に書き込まれるビット線信号BLZ、BLXの信号レベル
の差は、ライトアンプ９の駆動能力およびセンスアンプ
５の増幅能力により開いていく。書き込み制御信号WAEZ
が非活性化された時間T3では、ビット線信号BLZ、BLXの
信号レベルの差は、センスアンプ５の増幅能力のみで開
いていく。このため、時間T3では、期間T4に比べ、ビッ
ト線信号BLZ、BLXの開きが緩慢になる。この結果、メモ
リセル７への書き込み電圧が低下し、メモリセル７のデ
ータ保持時間が短くなるという問題があった。特に最近
では、高速化により、CLZ信号の活性化期間が短くなる
傾向にあり、短期間でビット線信号BLZ、BLXのレベル差
を大きくする必要がある。
号CLZがともに活性化されている期間T4では、メモリセ
ル７に書き込まれるビット線信号BLZ、BLXの信号レベル
の差は、ライトアンプ９の駆動能力およびセンスアンプ
５の増幅能力により開いていく。書き込み制御信号WAEZ
が非活性化された時間T3では、ビット線信号BLZ、BLXの
信号レベルの差は、センスアンプ５の増幅能力のみで開
いていく。このため、時間T3では、期間T4に比べ、ビッ
ト線信号BLZ、BLXの開きが緩慢になる。この結果、メモ
リセル７への書き込み電圧が低下し、メモリセル７のデ
ータ保持時間が短くなるという問題があった。特に最近
では、高速化により、CLZ信号の活性化期間が短くなる
傾向にあり、短期間でビット線信号BLZ、BLXのレベル差
を大きくする必要がある。
【００６１】また、圧縮試験モード時においては、以下
示すような問題があった。書き込み動作時には、図３３
に示したように、１つのデータ信号DQを複数の試験時書
き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zとし
てライトアンプ９に出力している。読み出し動作時に
は、図３０に示すように、試験時読み出しデータ信号TR
DBZ、TRDBXの配線には、複数のセンスバッファ８ａ、８
ｂ、８ｃ、８ｄが接続されている。このため、各信号の
配線の負荷および接続された回路の負荷により、試験時
書き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zお
よび試験時読み出しデータ信号TRDBZ、TRDBXの波形が緩
慢になる。
示すような問題があった。書き込み動作時には、図３３
に示したように、１つのデータ信号DQを複数の試験時書
き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zとし
てライトアンプ９に出力している。読み出し動作時に
は、図３０に示すように、試験時読み出しデータ信号TR
DBZ、TRDBXの配線には、複数のセンスバッファ８ａ、８
ｂ、８ｃ、８ｄが接続されている。このため、各信号の
配線の負荷および接続された回路の負荷により、試験時
書き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zお
よび試験時読み出しデータ信号TRDBZ、TRDBXの波形が緩
慢になる。
【００６２】例えば、読み出し動作時では、図３７に示
したように、試験時読み出しデータ信号TRDBZの低レベ
ルが所定の電圧になるように、カラム選択信号CLZ、読
み出し制御信号SEBZ等の制御信号の活性化期間を設定し
なくてはならなかった。通常動作モードだけを考慮した
場合、各信号のタイミングは、図３７の破線で示すよう
に、読み出しデータ信号RDBZがフル振幅できるタイミン
グにすればよい。しかしながら、上述したSDRAM１で
は、圧縮試験モード時に合わせて各信号のタイミングを
決めているため、通常動作モード時には、タイミング余
裕があるにもかかわらず、高速化することができなかっ
た。
したように、試験時読み出しデータ信号TRDBZの低レベ
ルが所定の電圧になるように、カラム選択信号CLZ、読
み出し制御信号SEBZ等の制御信号の活性化期間を設定し
なくてはならなかった。通常動作モードだけを考慮した
場合、各信号のタイミングは、図３７の破線で示すよう
に、読み出しデータ信号RDBZがフル振幅できるタイミン
グにすればよい。しかしながら、上述したSDRAM１で
は、圧縮試験モード時に合わせて各信号のタイミングを
決めているため、通常動作モード時には、タイミング余
裕があるにもかかわらず、高速化することができなかっ
た。
【００６３】本発明の目的は、製造プロセスの変動、動
作電圧の変動、および周囲温度の変動による制御信号の
タイミングのずれ量の変動を最小限にすることにある。
本発明の別の目的は、メモリセルを有する半導体集積回
路において、メモリセルへのデータの書き込みを、十分
な書き込み電圧で行うことにある。本発明の別の目的
は、通常動作モードと試験モードとを有する半導体集積
回路において、通常動作モードに最適なタイミングで内
部回路を動作させることにある。
作電圧の変動、および周囲温度の変動による制御信号の
タイミングのずれ量の変動を最小限にすることにある。
本発明の別の目的は、メモリセルを有する半導体集積回
路において、メモリセルへのデータの書き込みを、十分
な書き込み電圧で行うことにある。本発明の別の目的
は、通常動作モードと試験モードとを有する半導体集積
回路において、通常動作モードに最適なタイミングで内
部回路を動作させることにある。
【００６４】本発明の別の目的は、内部回路の動作タイ
ミングを間接的に評価し、評価結果に基づいて、チップ
の特性を改善することにある。
ミングを間接的に評価し、評価結果に基づいて、チップ
の特性を改善することにある。
【００６５】
【課題を解決するための手段】図１は、請求項１ないし
請求項４に記載の発明の基本原理を示すブロックであ
る。
請求項４に記載の発明の基本原理を示すブロックであ
る。
【００６６】請求項１の半導体集積回路では、基本タイ
ミング信号生成回路４５は、読み出し動作および書き込
み動作に必要な基本タイミング信号CEPZを生成する。生
成された基本タイミング信号CEPZは、スイッチ制御回路
１０、４およびタイミング制御回路４９に供給される。
スイッチ制御回路１０、４は、基本タイミング信号CEPZ
を受けて所定のタイミングのスイッチ制御信号CLZを生
成し、スイッチ回路６に出力する。タイミング制御回路
４９は、基本タイミング信号CEPZを受けて所定のタイミ
ングの読み出し制御信号SEBZおよび書き込み制御信号WA
EZの少なくとも一方を生成し、入出力制御回路８、９に
出力する。タイミング制御回路４９は、基本タイミング
信号CEPZを出力する基本タイミング信号生成回路４５の
出力ノードからスイッチ回路６に供給されるスイッチ制
御信号CLZの入力ノードまでの信号経路に存在する遅延
要素と同一または等価の遅延要素を備えている。タイミ
ング制御回路４９は、遅延要素を使用してスイッチ制御
信号CLZに対してタイミングが所定量だけずれた読み出
し制御信号SEBZまたは書き込み制御信号WAEZを生成す
る。このため、スイッチ制御信号CLZと、読み出し制御
信号SEBZまたは書き込み制御信号WAEZとタイミングのず
れ量を、容易に所定の値にすることが可能になる。
ミング信号生成回路４５は、読み出し動作および書き込
み動作に必要な基本タイミング信号CEPZを生成する。生
成された基本タイミング信号CEPZは、スイッチ制御回路
１０、４およびタイミング制御回路４９に供給される。
スイッチ制御回路１０、４は、基本タイミング信号CEPZ
を受けて所定のタイミングのスイッチ制御信号CLZを生
成し、スイッチ回路６に出力する。タイミング制御回路
４９は、基本タイミング信号CEPZを受けて所定のタイミ
ングの読み出し制御信号SEBZおよび書き込み制御信号WA
EZの少なくとも一方を生成し、入出力制御回路８、９に
出力する。タイミング制御回路４９は、基本タイミング
信号CEPZを出力する基本タイミング信号生成回路４５の
出力ノードからスイッチ回路６に供給されるスイッチ制
御信号CLZの入力ノードまでの信号経路に存在する遅延
要素と同一または等価の遅延要素を備えている。タイミ
ング制御回路４９は、遅延要素を使用してスイッチ制御
信号CLZに対してタイミングが所定量だけずれた読み出
し制御信号SEBZまたは書き込み制御信号WAEZを生成す
る。このため、スイッチ制御信号CLZと、読み出し制御
信号SEBZまたは書き込み制御信号WAEZとタイミングのず
れ量を、容易に所定の値にすることが可能になる。
【００６７】読み出し動作時には、メモリセル７からデ
ータが読み出され、読み出されたデータはセンスアンプ
５で増幅される。スイッチ制御回路１０、４は、データ
が所定のレベルまで増幅されるときに合わせてスイッチ
制御信号CLZを出力する。スイッチ回路６は、スイッチ
制御信号CLZによりオンされ、データを伝達経路を介し
て入出力制御回路８、９に伝達する。タイミング制御回
路４９は、遅延要素を使用して、スイッチ制御信号CLZ
に対してタイミングを所定量だけ遅らせた読み出し制御
信号SEBZを生成し出力する。入出力制御回路の読み出し
制御回路８は、読み出し制御信号SEBZを受けて、伝達さ
れたデータを所定のタイミングで取り込む。
ータが読み出され、読み出されたデータはセンスアンプ
５で増幅される。スイッチ制御回路１０、４は、データ
が所定のレベルまで増幅されるときに合わせてスイッチ
制御信号CLZを出力する。スイッチ回路６は、スイッチ
制御信号CLZによりオンされ、データを伝達経路を介し
て入出力制御回路８、９に伝達する。タイミング制御回
路４９は、遅延要素を使用して、スイッチ制御信号CLZ
に対してタイミングを所定量だけ遅らせた読み出し制御
信号SEBZを生成し出力する。入出力制御回路の読み出し
制御回路８は、読み出し制御信号SEBZを受けて、伝達さ
れたデータを所定のタイミングで取り込む。
【００６８】ここで、読み出し制御信号SEBZは、上記遅
延要素を使用して生成される。このため、スイッチ制御
信号CLZのタイミングに対する読み出し制御信号SEBZの
タイミングのずれ量は、常にほぼ一定になる。このタイ
ミングのずれ量は、製造プロセスの変動、動作電圧の変
動、および周囲温度の変動による影響を受けにくい。ま
た、書き込み動作時には、タイミング制御回路４９は、
遅延要素を使用して、スイッチ制御信号CLZに対してタ
イミングを所定量だけ早めた書き込み制御信号WAEZを生
成し出力する。入出力制御回路の書き込み制御回路９
は、書き込み制御信号WAEZを受けて、メモリセル７に書
き込むデータを所定のタイミングで出力する。スイッチ
制御回路１０、４は、入出力制御回路から出力されるデ
ータが所定のレベルになるときに合わせてスイッチ制御
信号CLZを生成し出力する。スイッチ回路６は、スイッ
チ制御信号CLZによりオンされ、データを伝達経路を介
してセンスアンプ５に伝達する。センスアンプ５は、伝
達されたデータを増幅し、メモリセル７に書き込む。
延要素を使用して生成される。このため、スイッチ制御
信号CLZのタイミングに対する読み出し制御信号SEBZの
タイミングのずれ量は、常にほぼ一定になる。このタイ
ミングのずれ量は、製造プロセスの変動、動作電圧の変
動、および周囲温度の変動による影響を受けにくい。ま
た、書き込み動作時には、タイミング制御回路４９は、
遅延要素を使用して、スイッチ制御信号CLZに対してタ
イミングを所定量だけ早めた書き込み制御信号WAEZを生
成し出力する。入出力制御回路の書き込み制御回路９
は、書き込み制御信号WAEZを受けて、メモリセル７に書
き込むデータを所定のタイミングで出力する。スイッチ
制御回路１０、４は、入出力制御回路から出力されるデ
ータが所定のレベルになるときに合わせてスイッチ制御
信号CLZを生成し出力する。スイッチ回路６は、スイッ
チ制御信号CLZによりオンされ、データを伝達経路を介
してセンスアンプ５に伝達する。センスアンプ５は、伝
達されたデータを増幅し、メモリセル７に書き込む。
【００６９】ここで、書き込み制御信号WAEZは、上記遅
延要素を使用して生成される。このため、スイッチ制御
信号CLZのタイミングに対する書き込み制御信号WAEZの
タイミングのずれ量は、常にほぼ一定になる。このタイ
ミングのずれ量は、製造プロセスの変動、動作電圧の変
動、および周囲温度の変動による影響を受けにくい。
延要素を使用して生成される。このため、スイッチ制御
信号CLZのタイミングに対する書き込み制御信号WAEZの
タイミングのずれ量は、常にほぼ一定になる。このタイ
ミングのずれ量は、製造プロセスの変動、動作電圧の変
動、および周囲温度の変動による影響を受けにくい。
【００７０】したがって、スイッチ制御信号CLZと読み
出し制御信号SEBZまたは書き込み制御信号WAEZとのずれ
量を最小限にしてタイミング設計を行うことが可能にな
る。この結果、高速動作が可能になる。高速動作を追求
しない場合には、他の回路のタイミング余裕を大きくす
ることが可能になり、歩留が向上する。請求項２の半導
体集積回路では、複数のセンスアンプ５と、複数の入出
力制御回路８、９とが、複数のスイッチ回路６によりそ
れぞれ接続されている。スイッチ制御回路１０、４は、
各スイッチ回路６に対応する複数のスイッチ制御信号CL
Zを生成する。
出し制御信号SEBZまたは書き込み制御信号WAEZとのずれ
量を最小限にしてタイミング設計を行うことが可能にな
る。この結果、高速動作が可能になる。高速動作を追求
しない場合には、他の回路のタイミング余裕を大きくす
ることが可能になり、歩留が向上する。請求項２の半導
体集積回路では、複数のセンスアンプ５と、複数の入出
力制御回路８、９とが、複数のスイッチ回路６によりそ
れぞれ接続されている。スイッチ制御回路１０、４は、
各スイッチ回路６に対応する複数のスイッチ制御信号CL
Zを生成する。
【００７１】タイミング制御回路４９の遅延要素は、各
スイッチ制御信号CLZの活性化タイミングの平均値に合
わせて形成されている。このため、各スイッチ制御信号
CLZと、読み出し制御信号SEBZまたは書き込み制御信号W
AEZとのタイミングのずれ量は、それぞれ相違する。し
かし、タイミング制御回路４９は、遅延要素を使用して
読み出し制御信号SEBZまたは書き込み制御信号WAEZを生
成する。このため、各スイッチ制御信号CLZと読み出し
制御信号SEBZまたは書き込み制御信号WAEZとのずれ量
は、常に所定の範囲に納まる。したがって、タイミング
設計が容易になる。
スイッチ制御信号CLZの活性化タイミングの平均値に合
わせて形成されている。このため、各スイッチ制御信号
CLZと、読み出し制御信号SEBZまたは書き込み制御信号W
AEZとのタイミングのずれ量は、それぞれ相違する。し
かし、タイミング制御回路４９は、遅延要素を使用して
読み出し制御信号SEBZまたは書き込み制御信号WAEZを生
成する。このため、各スイッチ制御信号CLZと読み出し
制御信号SEBZまたは書き込み制御信号WAEZとのずれ量
は、常に所定の範囲に納まる。したがって、タイミング
設計が容易になる。
【００７２】請求項３の半導体集積回路では、書き込み
制御信号WAEZの活性化期間は、スイッチ制御信号CLZの
活性化期間を含んでいる。書き込み制御回路９は、書き
込み動作時に、活性化された書き込み制御信号WAEZを受
けて、メモリセル７に書き込むデータを出力する。この
後、スイッチ制御信号CLZが活性化される。スイッチ回
路６は、活性化されたスイッチ制御信号CLZを受けてオ
ンにされ、書き込み制御回路９から出力される確定した
データを伝達経路を介してセンスアンプ５に伝達する。
センスアンプは５、伝達されたデータを増幅し、メモリ
セル７に書き込む。スイッチ制御信号CLZが活性化して
いる間、書き込み制御信号WAEZは活性化されている。こ
のため、メモリセル７へのデータの書き込みは、センス
アンプ５の増幅能力だけでなく、書き込み制御回路９の
駆動能力も使用して行われる。この結果、書き込みサイ
クルが短い場合にも、十分な書き込み電圧でメモリセル
７にデータが書き込まれる。すなわち、書き込み動作が
高速に行われる。
制御信号WAEZの活性化期間は、スイッチ制御信号CLZの
活性化期間を含んでいる。書き込み制御回路９は、書き
込み動作時に、活性化された書き込み制御信号WAEZを受
けて、メモリセル７に書き込むデータを出力する。この
後、スイッチ制御信号CLZが活性化される。スイッチ回
路６は、活性化されたスイッチ制御信号CLZを受けてオ
ンにされ、書き込み制御回路９から出力される確定した
データを伝達経路を介してセンスアンプ５に伝達する。
センスアンプは５、伝達されたデータを増幅し、メモリ
セル７に書き込む。スイッチ制御信号CLZが活性化して
いる間、書き込み制御信号WAEZは活性化されている。こ
のため、メモリセル７へのデータの書き込みは、センス
アンプ５の増幅能力だけでなく、書き込み制御回路９の
駆動能力も使用して行われる。この結果、書き込みサイ
クルが短い場合にも、十分な書き込み電圧でメモリセル
７にデータが書き込まれる。すなわち、書き込み動作が
高速に行われる。
【００７３】請求項４の半導体集積回路では、タイミン
グ変更回路は４５、試験モード時に内部回路の動作タイ
ミングを変更する。動作タイミングの変更は、通常動作
モード時と試験モード時とで変化する内部信号経路の負
荷に応じて行われる。このため、内部回路のタイミング
設計を、通常動作モード時と試験モード時とに分けて行
うことが可能になる。したがって、通常動作モード時で
の内部回路の動作タイミングが、試験モード時のタイミ
ングに依存することがなくなり、最適なタイミングでデ
ータの読み書きが行われる。
グ変更回路は４５、試験モード時に内部回路の動作タイ
ミングを変更する。動作タイミングの変更は、通常動作
モード時と試験モード時とで変化する内部信号経路の負
荷に応じて行われる。このため、内部回路のタイミング
設計を、通常動作モード時と試験モード時とに分けて行
うことが可能になる。したがって、通常動作モード時で
の内部回路の動作タイミングが、試験モード時のタイミ
ングに依存することがなくなり、最適なタイミングでデ
ータの読み書きが行われる。
【００７４】図２は、請求項５に記載の発明の基本原理
を示すブロック図である。請求項５の半導体集積回路で
は、スイッチ制御回路１０、４は、所定のタイミングの
スイッチ制御信号CLZを生成し、スイッチ回路６に出力
する。タイミング制御回路４９は、所定のタイミングの
読み出し制御信号SEBZおよび書き込み制御信号WAEZの少
なくとも一方を生成し、入出力制御回路８、９に出力す
る。この際、スイッチ制御信号CLZ、読み出し制御信号S
EBZ、書き込み制御信号WAEZの少なくともいずれかの活
性化期間は、活性化期間変更回路６７、６９、７１によ
り変更可能である。
を示すブロック図である。請求項５の半導体集積回路で
は、スイッチ制御回路１０、４は、所定のタイミングの
スイッチ制御信号CLZを生成し、スイッチ回路６に出力
する。タイミング制御回路４９は、所定のタイミングの
読み出し制御信号SEBZおよび書き込み制御信号WAEZの少
なくとも一方を生成し、入出力制御回路８、９に出力す
る。この際、スイッチ制御信号CLZ、読み出し制御信号S
EBZ、書き込み制御信号WAEZの少なくともいずれかの活
性化期間は、活性化期間変更回路６７、６９、７１によ
り変更可能である。
【００７５】読み出し動作時には、メモリセル７からデ
ータが読み出され、読み出されたデータはセンスアンプ
５で増幅される。スイッチ制御回路１０、４は、データ
が所定のレベルまで増幅されるときに合わせてスイッチ
制御信号CLZを活性化する。スイッチ回路６は、スイッ
チ制御信号CLZによりオンされ、データを伝達経路を介
して入出力制御回路の読み出し制御回路８に伝達する。
タイミング制御回路４９は、スイッチ制御信号CLZに対
してタイミングを所定量だけ遅らせた読み出し制御信号
SEBZを生成し出力する。読み出し制御回路８は、読み出
し制御信号SEBZを受けて、伝達されたデータを所定のタ
イミングで取り込む。
ータが読み出され、読み出されたデータはセンスアンプ
５で増幅される。スイッチ制御回路１０、４は、データ
が所定のレベルまで増幅されるときに合わせてスイッチ
制御信号CLZを活性化する。スイッチ回路６は、スイッ
チ制御信号CLZによりオンされ、データを伝達経路を介
して入出力制御回路の読み出し制御回路８に伝達する。
タイミング制御回路４９は、スイッチ制御信号CLZに対
してタイミングを所定量だけ遅らせた読み出し制御信号
SEBZを生成し出力する。読み出し制御回路８は、読み出
し制御信号SEBZを受けて、伝達されたデータを所定のタ
イミングで取り込む。
【００７６】読み出し動作を、スイッチ制御信号CLZお
よび読み出し制御信号SEBZの少なくともいずれかの活性
化期間を変更して行うことで、外部から直接測定できな
いこれ等制御信号の活性化期間が間接的に評価され、各
制御信号の最適な活性化期間が判定される。また、書き
込み動作時には、タイミング制御回路４９は、スイッチ
制御信号CLZに対してタイミングを所定量だけ早めた書
き込み制御信号WAEZを生成し出力する。入出力制御回路
の書き込み制御回路９は、書き込み制御信号WAEZを受け
て、メモリセル７に書き込むデータを所定のタイミング
で出力する。スイッチ制御回路１０、４は、入出力制御
回路９から出力されるデータが所定のレベルになるとき
に合わせてスイッチ制御信号CLZを生成し出力する。ス
イッチ回路６は、スイッチ制御信号CLZによりオンさ
れ、データを伝達経路を介してセンスアンプ５に伝達す
る。センスアン５プは、伝達されたデータを増幅し、メ
モリセル７に書き込む。
よび読み出し制御信号SEBZの少なくともいずれかの活性
化期間を変更して行うことで、外部から直接測定できな
いこれ等制御信号の活性化期間が間接的に評価され、各
制御信号の最適な活性化期間が判定される。また、書き
込み動作時には、タイミング制御回路４９は、スイッチ
制御信号CLZに対してタイミングを所定量だけ早めた書
き込み制御信号WAEZを生成し出力する。入出力制御回路
の書き込み制御回路９は、書き込み制御信号WAEZを受け
て、メモリセル７に書き込むデータを所定のタイミング
で出力する。スイッチ制御回路１０、４は、入出力制御
回路９から出力されるデータが所定のレベルになるとき
に合わせてスイッチ制御信号CLZを生成し出力する。ス
イッチ回路６は、スイッチ制御信号CLZによりオンさ
れ、データを伝達経路を介してセンスアンプ５に伝達す
る。センスアン５プは、伝達されたデータを増幅し、メ
モリセル７に書き込む。
【００７７】書き込み動作を、スイッチ制御信号CLZお
よび書き込み制御信号WAEZの少なくともいずれかを変更
して行うことで、外部から直接測定できないこれ等制御
信号の活性化期間が間接的に評価され、各制御信号の最
適な活性化期間が判定される。評価結果に基づいてホト
マスクの変更あるいは製造プロセスの変更を行うこと
で、チップの特性が改善され、歩留が向上する。
よび書き込み制御信号WAEZの少なくともいずれかを変更
して行うことで、外部から直接測定できないこれ等制御
信号の活性化期間が間接的に評価され、各制御信号の最
適な活性化期間が判定される。評価結果に基づいてホト
マスクの変更あるいは製造プロセスの変更を行うこと
で、チップの特性が改善され、歩留が向上する。
【００７８】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。図３は、本発明の半導体集積回
路の第１の実施形態を示している。この実施形態は、請
求項１ないし請求項４に対応している。この実施形態の
半導体集積回路は、シリコン基板上に、CMOSプロセス技
術を使用して、SDRAM４０として形成されている。図３
は、一般にカラムアドレス系と称するデータの入出力に
関連する内部回路を示している。
用いて詳細に説明する。図３は、本発明の半導体集積回
路の第１の実施形態を示している。この実施形態は、請
求項１ないし請求項４に対応している。この実施形態の
半導体集積回路は、シリコン基板上に、CMOSプロセス技
術を使用して、SDRAM４０として形成されている。図３
は、一般にカラムアドレス系と称するデータの入出力に
関連する内部回路を示している。
【００７９】なお、従来技術で説明した回路と同一の回
路については、同一の符号を付し、これ等の回路につい
ては、詳細な説明を省略する。また、従来技術で説明し
た信号と同一の信号については、同一の符号を付してい
る。SDRAM４０には、互いに鏡像関係にあるメモリコア
部２、２が４カ所に配置されている。SDRAM４０の中央
には、横方向および縦方向に沿って、周辺回路部４１が
十字状に配置されている（図の網掛け部分）。
路については、同一の符号を付し、これ等の回路につい
ては、詳細な説明を省略する。また、従来技術で説明し
た信号と同一の信号については、同一の符号を付してい
る。SDRAM４０には、互いに鏡像関係にあるメモリコア
部２、２が４カ所に配置されている。SDRAM４０の中央
には、横方向および縦方向に沿って、周辺回路部４１が
十字状に配置されている（図の網掛け部分）。
【００８０】各メモリコア部２には、メインデコーダ
４、センスアンプ５、スイッチ回路６、メモリセル７、
センスバッファ８、およびライトアンプ９が、それぞれ
複数配置されている。センスバッファ８およびライトア
ンプ９により、入出力制御回路が構成されている。メイ
ンデコーダ４は、スイッチ制御回路に対応し、センスバ
ッファ８は、読み出し制御回路に対応し、ライトアンプ
９は、書き込み制御回路に対応している。互いに鏡像関
係にあるメモリコア部２、２の間には、プリデコーダ１
０が配置されている。プリデコーダ１０は、スイッチ制
御回路に対応している。
４、センスアンプ５、スイッチ回路６、メモリセル７、
センスバッファ８、およびライトアンプ９が、それぞれ
複数配置されている。センスバッファ８およびライトア
ンプ９により、入出力制御回路が構成されている。メイ
ンデコーダ４は、スイッチ制御回路に対応し、センスバ
ッファ８は、読み出し制御回路に対応し、ライトアンプ
９は、書き込み制御回路に対応している。互いに鏡像関
係にあるメモリコア部２、２の間には、プリデコーダ１
０が配置されている。プリデコーダ１０は、スイッチ制
御回路に対応している。
【００８１】周辺回路部４１には、外部と信号の授受を
行うパッド１１が、図の横方向に沿って配置されてい
る。周辺回路部４１には、読み出しデータ信号RDBZ、書
き込みデータ信号WDBZ、試験時読み出しデータ信号TRDB
Z、TRDBXおよび試験時書き込みデータ信号TWDBZの配線
が、チップの横方向に沿って配置されている。読み出し
データ信号RDBZ、書き込みデータ信号WDBZ、試験時読み
出しデータ信号TRDBZ、TRDBXおよび試験時書き込みデー
タ信号TWDBZは、内部データ信号に対応する。周辺回路
部４１には、データ入出力回路１２、クロックバッファ
４３、第１クロックパルス生成回路４５、第２クロック
パルス生成回路４７、タイミング制御回路４９、リセッ
ト回路１６、試験回路１７、および制御回路１８等が配
置されている。第１クロックパルス生成回路４５は、基
本タイミング信号生成回路、タイミング変更回路に対応
し、第２クロックパルス生成回路４７は、タイミング変
更回路に対応している。
行うパッド１１が、図の横方向に沿って配置されてい
る。周辺回路部４１には、読み出しデータ信号RDBZ、書
き込みデータ信号WDBZ、試験時読み出しデータ信号TRDB
Z、TRDBXおよび試験時書き込みデータ信号TWDBZの配線
が、チップの横方向に沿って配置されている。読み出し
データ信号RDBZ、書き込みデータ信号WDBZ、試験時読み
出しデータ信号TRDBZ、TRDBXおよび試験時書き込みデー
タ信号TWDBZは、内部データ信号に対応する。周辺回路
部４１には、データ入出力回路１２、クロックバッファ
４３、第１クロックパルス生成回路４５、第２クロック
パルス生成回路４７、タイミング制御回路４９、リセッ
ト回路１６、試験回路１７、および制御回路１８等が配
置されている。第１クロックパルス生成回路４５は、基
本タイミング信号生成回路、タイミング変更回路に対応
し、第２クロックパルス生成回路４７は、タイミング変
更回路に対応している。
【００８２】クロックバッファ４３は、パッド１１を介
して外部からクロック信号CLKを受け、内部クロック信
号CLKZ、CLKWZを出力している。第１クロックパルス生
成回路４５は、内部クロック信号CLKZを受け、クロック
パルス信号CEPZを出力している。クロックパルス信号CE
PZは、基本タイミング信号に対応している。第２クロッ
クパルス生成回路４７は、内部クロック信号CLKWZを受
け、クロックパルス信号WCEPZを出力している。タイミ
ング制御回路４９は、クロックパルス信号CEPZ、WCEPZ
を受け、読み出し制御信号SEBZおよび書き込み制御信号
WAEZを出力している。リセット回路１６には、読み出し
制御信号SEBZ、読み出しデータ信号RDBZ、および試験時
読み出しデータ信号TRDBZ、TRDBXが供給されている。デ
ータ入出力回路１２には、読み出しデータ信号RDBZ、書
き込みデータ信号WDBZ、試験時読み出しデータ信号TRDB
Z、TRDBX、および試験時書き込みデータ信号TWDBZが供
給され、パッド１１を介してデータ信号DQが供給されて
いる。試験回路１７からは、試験信号TESZが出力されて
いる。試験信号TESZは、図示していないが、データ入出
力回路１２、第１および第２クロックパルス生成回路４
５、４７、リセット回路１６、センスバッファ８、およ
びライトアンプ９に供給されている。
して外部からクロック信号CLKを受け、内部クロック信
号CLKZ、CLKWZを出力している。第１クロックパルス生
成回路４５は、内部クロック信号CLKZを受け、クロック
パルス信号CEPZを出力している。クロックパルス信号CE
PZは、基本タイミング信号に対応している。第２クロッ
クパルス生成回路４７は、内部クロック信号CLKWZを受
け、クロックパルス信号WCEPZを出力している。タイミ
ング制御回路４９は、クロックパルス信号CEPZ、WCEPZ
を受け、読み出し制御信号SEBZおよび書き込み制御信号
WAEZを出力している。リセット回路１６には、読み出し
制御信号SEBZ、読み出しデータ信号RDBZ、および試験時
読み出しデータ信号TRDBZ、TRDBXが供給されている。デ
ータ入出力回路１２には、読み出しデータ信号RDBZ、書
き込みデータ信号WDBZ、試験時読み出しデータ信号TRDB
Z、TRDBX、および試験時書き込みデータ信号TWDBZが供
給され、パッド１１を介してデータ信号DQが供給されて
いる。試験回路１７からは、試験信号TESZが出力されて
いる。試験信号TESZは、図示していないが、データ入出
力回路１２、第１および第２クロックパルス生成回路４
５、４７、リセット回路１６、センスバッファ８、およ
びライトアンプ９に供給されている。
【００８３】プリデコーダ１０は、クロックパルス信号
CEPZおよび図示しない列アドレス信号を受け、カラムデ
コード信号CAZをメインデコーダ４に出力している。メ
インデコーダ４は、カラムデコード信号CAZを受け、カ
ラム選択信号CLZを出力している。カラム選択信号CLZ
は、スイッチ制御信号に対応している。センスアンプ５
には、ビット線信号BLZ、BLXが供給されている。ビット
線信号BLZ、BLXは相補な信号である。
CEPZおよび図示しない列アドレス信号を受け、カラムデ
コード信号CAZをメインデコーダ４に出力している。メ
インデコーダ４は、カラムデコード信号CAZを受け、カ
ラム選択信号CLZを出力している。カラム選択信号CLZ
は、スイッチ制御信号に対応している。センスアンプ５
には、ビット線信号BLZ、BLXが供給されている。ビット
線信号BLZ、BLXは相補な信号である。
【００８４】メモリセル７には、ビット線信号BLZ、BLX
が供給されている。スイッチ回路６には、カラム選択信
号CLZ、ビット線信号BLZ、BLX、および内部データ信号G
DBZ、GDBXが供給されている。センスバッファ８は内部
データ信号GDBZ、GDBXを受け、読み出しデータ信号RDBZ
および試験時読み出しデータ信号TRDBZ、TRDBXを出力し
ている。ライトアンプ９は、書き込みデータ信号WDBZお
よび試験時書き込みデータ信号TWDBZを受け、内部デー
タ信号GDBZ、GDBXを出力している。
が供給されている。スイッチ回路６には、カラム選択信
号CLZ、ビット線信号BLZ、BLX、および内部データ信号G
DBZ、GDBXが供給されている。センスバッファ８は内部
データ信号GDBZ、GDBXを受け、読み出しデータ信号RDBZ
および試験時読み出しデータ信号TRDBZ、TRDBXを出力し
ている。ライトアンプ９は、書き込みデータ信号WDBZお
よび試験時書き込みデータ信号TWDBZを受け、内部デー
タ信号GDBZ、GDBXを出力している。
【００８５】なお、メモリコア部２に示したＪ字状の矢
印Ａ１は、メモリセル７から読み出されたデータが、ビ
ット線信号BLZ、BLXとして、センスアンプ５で増幅され
スイッチ回路６を介してセンスバッファ８に供給される
ことを表している。Ｊ字状の矢印Ａ２は、スイッチ回路
６を介してライトアンプ９から出力される書き込みデー
タが、ビット線信号BLZ、BLXとして、センスアンプ５に
供給されメモリセル７に書き込まれること表している。
印Ａ１は、メモリセル７から読み出されたデータが、ビ
ット線信号BLZ、BLXとして、センスアンプ５で増幅され
スイッチ回路６を介してセンスバッファ８に供給される
ことを表している。Ｊ字状の矢印Ａ２は、スイッチ回路
６を介してライトアンプ９から出力される書き込みデー
タが、ビット線信号BLZ、BLXとして、センスアンプ５に
供給されメモリセル７に書き込まれること表している。
【００８６】図中、信号線が接続されていないプリデコ
ーダ１０およびメモリコア部２にも、上述した各信号が
接続されている。また、図中、太線で示した信号線、配
線は、複数本から構成されている。例えば、読み出しデ
ータ信号RDBZは、読み出しデータ信号RDB0Z、RDB1Z、RD
B2Z、RDB3Zから構成され、書き込みデータ信号WDBZは、
書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zから構
成されている。
ーダ１０およびメモリコア部２にも、上述した各信号が
接続されている。また、図中、太線で示した信号線、配
線は、複数本から構成されている。例えば、読み出しデ
ータ信号RDBZは、読み出しデータ信号RDB0Z、RDB1Z、RD
B2Z、RDB3Zから構成され、書き込みデータ信号WDBZは、
書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zから構
成されている。
【００８７】ここで、最後に“Ｚ”の付く信号は、正論
理の信号であり、最後に“Ｘ”の付く信号は、負論理の
信号である。図４は、カラムアドレス系の主要な回路お
よび主要な信号の流れを示している。スイッチ回路６
は、nMOSにより構成されている。nMOSのゲートには、カ
ラム選択信号CLZが供給され、nMOSのソース、ドレイン
には、それぞれビット線信号BLZ、BLX、内部データ信号
GDBZ、GDBXが供給されている。
理の信号であり、最後に“Ｘ”の付く信号は、負論理の
信号である。図４は、カラムアドレス系の主要な回路お
よび主要な信号の流れを示している。スイッチ回路６
は、nMOSにより構成されている。nMOSのゲートには、カ
ラム選択信号CLZが供給され、nMOSのソース、ドレイン
には、それぞれビット線信号BLZ、BLX、内部データ信号
GDBZ、GDBXが供給されている。
【００８８】図５は、クロックバッファ４３の詳細を示
している。クロックバッファ４３は、外部から入力され
るクロック信号CLKと参照電圧VREFとを比較する差動増
幅回路１９と、インバータおよびNANDゲートで構成され
るパルス発生回路２０とを備えている。参照電圧VREF
は、電源電圧VCC（2.5V）の２分の１の電圧にされてい
る。
している。クロックバッファ４３は、外部から入力され
るクロック信号CLKと参照電圧VREFとを比較する差動増
幅回路１９と、インバータおよびNANDゲートで構成され
るパルス発生回路２０とを備えている。参照電圧VREF
は、電源電圧VCC（2.5V）の２分の１の電圧にされてい
る。
【００８９】パルス発生回路２０は、インバータ列２０
ｃの初段のインバータから内部クロック信号CLKWZを出
力し、インバータ列２０ｃの出力から内部クロック信号
CLKZを出力している。すなわち、内部クロック信号CLKW
Zの生成タイミングは、内部クロック信号CLKZ２０ａに
対して、インバータ２段分だけ早い。
ｃの初段のインバータから内部クロック信号CLKWZを出
力し、インバータ列２０ｃの出力から内部クロック信号
CLKZを出力している。すなわち、内部クロック信号CLKW
Zの生成タイミングは、内部クロック信号CLKZ２０ａに
対して、インバータ２段分だけ早い。
【００９０】図６は、第１クロックパルス生成回路４５
の詳細を示している。第１クロックパルス生成回路４５
は、４つのインバータ４５ａ、４５ｂ、４５ｃ、４５ｄ
と、２つの２入力NANDゲートからなるフリップフロップ
回路４５ｅと、４つのインバータを縦続接続したインバ
ータ列４５ｆ、４５ｇと、３つの２入力のNANDゲート４
５ｈ、４５ｊ、４５ｋとで構成されている。インバータ
４５ａの入力には、内部クロック信号CLKZが供給されて
いる。インバータ４５ａの出力は、フリップフロップ回
路４５ｅの一方の入力に接続されている。インバータ４
５ａが接続されたフリップフロップ回路４５ｅのNANDゲ
ートの出力は、インバータ４５ｂの入力に接続されてい
る。インバータ４５ｂの出力は、インバータ４５ｃおよ
びインバータ列４５ｆの入力に接続されている。インバ
ータ４５ｃの出力からは、クロックパルス信号CEPZが出
力されている。インバータ列４５ｆの出力は、インバー
タ列４５ｇの入力およびNANDゲート４５ｈの一方の入力
に接続されている。インバータ列４５ｇの出力は、NAND
ゲート４５ｊの一方の入力に接続されている。NANDゲー
ト４５ｈの他方の入力には、インバータ４５ｄを介し
て、試験信号TESZの反転信号が供給されている。NANDゲ
ート４５ｊの他方の入力には、試験信号TESZが供給され
ている。NANDゲート４５ｈ、４５ｊの出力は、NANDゲー
ト４５ｋの入力にそれぞれ接続されている。NANDゲート
４５ｋの出力は、フリップフロップ回路４５ｄの他方の
入力に帰還されている。
の詳細を示している。第１クロックパルス生成回路４５
は、４つのインバータ４５ａ、４５ｂ、４５ｃ、４５ｄ
と、２つの２入力NANDゲートからなるフリップフロップ
回路４５ｅと、４つのインバータを縦続接続したインバ
ータ列４５ｆ、４５ｇと、３つの２入力のNANDゲート４
５ｈ、４５ｊ、４５ｋとで構成されている。インバータ
４５ａの入力には、内部クロック信号CLKZが供給されて
いる。インバータ４５ａの出力は、フリップフロップ回
路４５ｅの一方の入力に接続されている。インバータ４
５ａが接続されたフリップフロップ回路４５ｅのNANDゲ
ートの出力は、インバータ４５ｂの入力に接続されてい
る。インバータ４５ｂの出力は、インバータ４５ｃおよ
びインバータ列４５ｆの入力に接続されている。インバ
ータ４５ｃの出力からは、クロックパルス信号CEPZが出
力されている。インバータ列４５ｆの出力は、インバー
タ列４５ｇの入力およびNANDゲート４５ｈの一方の入力
に接続されている。インバータ列４５ｇの出力は、NAND
ゲート４５ｊの一方の入力に接続されている。NANDゲー
ト４５ｈの他方の入力には、インバータ４５ｄを介し
て、試験信号TESZの反転信号が供給されている。NANDゲ
ート４５ｊの他方の入力には、試験信号TESZが供給され
ている。NANDゲート４５ｈ、４５ｊの出力は、NANDゲー
ト４５ｋの入力にそれぞれ接続されている。NANDゲート
４５ｋの出力は、フリップフロップ回路４５ｄの他方の
入力に帰還されている。
【００９１】図７は、第２クロックパルス生成回路４７
の詳細を示している。第２クロックパルス生成回路４７
は、第１クロックパルス生成回路４５と同一の回路であ
る。インバータ４７ａの入力には、内部クロック信号CL
KWZが供給されている。インバータ４５ｃの出力から
は、クロックパルス信号WCEPZが出力されている。試験
信号TESZは、インバータ４７ｄおよびNANDゲート４７ｊ
の他方の入力に供給されている。
の詳細を示している。第２クロックパルス生成回路４７
は、第１クロックパルス生成回路４５と同一の回路であ
る。インバータ４７ａの入力には、内部クロック信号CL
KWZが供給されている。インバータ４５ｃの出力から
は、クロックパルス信号WCEPZが出力されている。試験
信号TESZは、インバータ４７ｄおよびNANDゲート４７ｊ
の他方の入力に供給されている。
【００９２】図８および図９は、タイミング制御回路４
９の詳細を示している。タイミング制御回路４９は、第
１タイミング制御回路４９ａと第２タイミング制御回路
４９ｂとで構成されている。第１タイミング制御回路４
９ａは、図８に示すように、遅延回路５１と論理回路５
５と、遅延回路５３と、論理回路５７と、２つのインバ
ータからなる遅延ゲート５９とで構成されている。遅延
回路５１は、クロックパルス信号CEPZのうちメモリコア
部２の脇の縦方向に沿って形成される配線の負荷と等価
な遅延要素である。論理回路５５は、プリデコーダ１０
のデコーダ回路１０ａと同一の回路である。遅延回路５
３は、カラムデコード信号CAZの配線負荷と等価な遅延
要素である。論理回路５７は、メインデコーダ４のデコ
ーダ回路４ａと同一の回路である。論理回路５５、５７
は、低電圧時においても、デコーダ回路１０ａ、４ａと
同一の特性を有する。ここで、図４に示したプリデコー
ダ１０から出力されるカラムデコード信号CAZの伝搬遅
延時間は、プリデコーダ１０から遠いメインデコーダ４
に供給されるカラムデコード信号CAZの配線ほど大きく
なる。本実施形態の遅延回路５３の遅延時間は、これ等
カラムデコード信号CAZの伝搬遅延時間の平均値に設定
されている。
９の詳細を示している。タイミング制御回路４９は、第
１タイミング制御回路４９ａと第２タイミング制御回路
４９ｂとで構成されている。第１タイミング制御回路４
９ａは、図８に示すように、遅延回路５１と論理回路５
５と、遅延回路５３と、論理回路５７と、２つのインバ
ータからなる遅延ゲート５９とで構成されている。遅延
回路５１は、クロックパルス信号CEPZのうちメモリコア
部２の脇の縦方向に沿って形成される配線の負荷と等価
な遅延要素である。論理回路５５は、プリデコーダ１０
のデコーダ回路１０ａと同一の回路である。遅延回路５
３は、カラムデコード信号CAZの配線負荷と等価な遅延
要素である。論理回路５７は、メインデコーダ４のデコ
ーダ回路４ａと同一の回路である。論理回路５５、５７
は、低電圧時においても、デコーダ回路１０ａ、４ａと
同一の特性を有する。ここで、図４に示したプリデコー
ダ１０から出力されるカラムデコード信号CAZの伝搬遅
延時間は、プリデコーダ１０から遠いメインデコーダ４
に供給されるカラムデコード信号CAZの配線ほど大きく
なる。本実施形態の遅延回路５３の遅延時間は、これ等
カラムデコード信号CAZの伝搬遅延時間の平均値に設定
されている。
【００９３】遅延回路５１は、nMOSのソースとドレイン
とを接地線VSSに接続したMOSキャパシタ５１ａ、５１ｂ
と、MOSキャパシタ５１ａ、５１ｂのゲートを互いに接
続する抵抗R4とで構成されている。遅延回路５３は、nM
OSのソースとドレインとを接地線VSSに接続したMOSキャ
パシタ５３ａ、５３ｂと、MOSキャパシタ５３ａ、５３
ｂのゲートを互いに接続する抵抗R5とで構成されてい
る。抵抗R4、R5は、拡散層抵抗等で形成されている。
とを接地線VSSに接続したMOSキャパシタ５１ａ、５１ｂ
と、MOSキャパシタ５１ａ、５１ｂのゲートを互いに接
続する抵抗R4とで構成されている。遅延回路５３は、nM
OSのソースとドレインとを接地線VSSに接続したMOSキャ
パシタ５３ａ、５３ｂと、MOSキャパシタ５３ａ、５３
ｂのゲートを互いに接続する抵抗R5とで構成されてい
る。抵抗R4、R5は、拡散層抵抗等で形成されている。
【００９４】論理回路５５は、図２７に示したプリデコ
ーダ１０のデコード回路１０ａと同一の回路である。論
理回路５７は、図２８に示したメインデコーダ４のデコ
ード回路４ａと同一の回路である。すなわち、論理回路
５５は、３入力のNANDゲート５５ａの出力にインバータ
５５ｂの入力を接続して構成されている。論理回路５７
は、３入力のNANDゲート５７ａの出力にインバータ５７
ｂの入力を接続して構成されている。NANDゲート５５
ａ、インバータ５５ｂの素子サイズは、デコード回路１
０ａのNANDゲート１０ｂ、インバータ１０ｃと同一にさ
れている。NANDゲート５７ａ、インバータ５７ｂの素子
サイズは、デコード回路４ａのNANDゲート４ｂ、インバ
ータ４ｃと同一にされている。
ーダ１０のデコード回路１０ａと同一の回路である。論
理回路５７は、図２８に示したメインデコーダ４のデコ
ード回路４ａと同一の回路である。すなわち、論理回路
５５は、３入力のNANDゲート５５ａの出力にインバータ
５５ｂの入力を接続して構成されている。論理回路５７
は、３入力のNANDゲート５７ａの出力にインバータ５７
ｂの入力を接続して構成されている。NANDゲート５５
ａ、インバータ５５ｂの素子サイズは、デコード回路１
０ａのNANDゲート１０ｂ、インバータ１０ｃと同一にさ
れている。NANDゲート５７ａ、インバータ５７ｂの素子
サイズは、デコード回路４ａのNANDゲート４ｂ、インバ
ータ４ｃと同一にされている。
【００９５】遅延回路５１のMOSキャパシタ５１ａのゲ
ートには、クロックパルス信号CEPZが供給されている。
遅延回路５１のMOSキャパシタ５１ｂのゲートは、論理
回路５５のNANDゲート５５ａの入力に接続されている。
NANDゲート５５ａの他の入力は内部電源線VIIに接続さ
れている。内部電源線VIIの電圧は2.0Vにされている。
論理回路５５のインバータ５５ｂの出力は、遅延回路５
３のMOSキャパシタ５３ａのゲートに接続されている。
遅延回路５３のMOSキャパシタ５３ｂのゲートは、論理
回路５７のNANDゲート５７ａの入力に接続されている。
論理回路５７のインバータ５７ｂの出力からは、第１書
き込み制御信号WEZが出力されている。第１書き込み制
御信号WEZは、遅延ゲート５９の入力に供給されてい
る。遅延ゲート５９の出力からは、読み出し制御信号SE
BZが出力されている。
ートには、クロックパルス信号CEPZが供給されている。
遅延回路５１のMOSキャパシタ５１ｂのゲートは、論理
回路５５のNANDゲート５５ａの入力に接続されている。
NANDゲート５５ａの他の入力は内部電源線VIIに接続さ
れている。内部電源線VIIの電圧は2.0Vにされている。
論理回路５５のインバータ５５ｂの出力は、遅延回路５
３のMOSキャパシタ５３ａのゲートに接続されている。
遅延回路５３のMOSキャパシタ５３ｂのゲートは、論理
回路５７のNANDゲート５７ａの入力に接続されている。
論理回路５７のインバータ５７ｂの出力からは、第１書
き込み制御信号WEZが出力されている。第１書き込み制
御信号WEZは、遅延ゲート５９の入力に供給されてい
る。遅延ゲート５９の出力からは、読み出し制御信号SE
BZが出力されている。
【００９６】第２タイミング制御回路４９ｂは、図９に
示すように、第１タイミング制御回路４９ａと同一の接
続関係を有する遅延回路５１、５３、論理回路５５、５
７と、２入力のNORゲートおよびインバータからなるオ
ア回路６１とで構成されている。第２タイミング制御回
路４９ｂでは、遅延回路５１のMOSキャパシタ５１ａの
ゲートには、クロックパルス信号WCEPZが供給されてい
る。論理回路５７のインバータ５７ｂからは、第２書き
込み制御信号WCEP2Zが出力されている。オア回路６１の
一方の入力には、第２書き込み制御信号WCEP2Zが供給さ
れている。オア回路６１の他方の入力には、第１書き込
み制御信号WEZが供給されている。
示すように、第１タイミング制御回路４９ａと同一の接
続関係を有する遅延回路５１、５３、論理回路５５、５
７と、２入力のNORゲートおよびインバータからなるオ
ア回路６１とで構成されている。第２タイミング制御回
路４９ｂでは、遅延回路５１のMOSキャパシタ５１ａの
ゲートには、クロックパルス信号WCEPZが供給されてい
る。論理回路５７のインバータ５７ｂからは、第２書き
込み制御信号WCEP2Zが出力されている。オア回路６１の
一方の入力には、第２書き込み制御信号WCEP2Zが供給さ
れている。オア回路６１の他方の入力には、第１書き込
み制御信号WEZが供給されている。
【００９７】上述したSDRAM４０では、以下示すよう
に、通常動作モード時におけるデータの読み出し動作が
行われる。通常動作モード時には、図３に示した試験回
路１７は、試験信号TESZを低レベルにしている。図１０
は、SDRAM４０の読み出し動作時の主要な信号のタイミ
ングを示している。
に、通常動作モード時におけるデータの読み出し動作が
行われる。通常動作モード時には、図３に示した試験回
路１７は、試験信号TESZを低レベルにしている。図１０
は、SDRAM４０の読み出し動作時の主要な信号のタイミ
ングを示している。
【００９８】まず、図５に示したクロックバッファ４３
のパルス発生回路２０は、クロック信号CLKの立ち上が
りに同期した内部クロック信号CLKZを生成する（図１０
(a)）。図６に示した第１クロックパルス生成回路４５
は、試験信号TESZの低レベルを受け、NANDゲート４５ｈ
を活性化し、NANDゲート４５ｊを非活性化する。このた
め、第１クロックパルス生成回路４５には、インバータ
列４５ｆ、NANDゲート４５ｈ、４５ｋによる帰還経路が
形成される。第１クロックパルス生成回路４５は、内部
クロック信号CLKZを受け、インバータ列４５ｆの遅延時
間に相当するパルス幅のクロックパルス信号CEPZを生成
する（図１０(b)）。
のパルス発生回路２０は、クロック信号CLKの立ち上が
りに同期した内部クロック信号CLKZを生成する（図１０
(a)）。図６に示した第１クロックパルス生成回路４５
は、試験信号TESZの低レベルを受け、NANDゲート４５ｈ
を活性化し、NANDゲート４５ｊを非活性化する。このた
め、第１クロックパルス生成回路４５には、インバータ
列４５ｆ、NANDゲート４５ｈ、４５ｋによる帰還経路が
形成される。第１クロックパルス生成回路４５は、内部
クロック信号CLKZを受け、インバータ列４５ｆの遅延時
間に相当するパルス幅のクロックパルス信号CEPZを生成
する（図１０(b)）。
【００９９】クロックパルス信号CEPZの活性化期間は、
通常動作モード時の読み出しサイクルにおいて、読み出
しデータ信号RDBZの低レベルが所定の電圧になるように
決められている。本実施形態では、圧縮試験モード時に
おける試験時読み出しデータ信号TRDBZ、TRDBXの低レベ
ルを考慮する必要はない。クロックパルス信号CEPZは、
図４に示したプリデコーダ１０、カラムデコード信号CA
Z、メインデコーダ４に順次伝達され、所定のアドレス
に対応するカラム選択信号CLZを活性化する（図１０
(c)）。カラム選択信号CLZは、クロックパルス信号CEPZ
の配線負荷と、プリデコーダ１０の回路遅延と、カラム
デコード信号CAZの配線負荷と、メインデコーダ４の回
路遅延とにより、従来と同様に、クロックパルス信号CE
PZに対して時間T5だけ遅れて活性化される。
通常動作モード時の読み出しサイクルにおいて、読み出
しデータ信号RDBZの低レベルが所定の電圧になるように
決められている。本実施形態では、圧縮試験モード時に
おける試験時読み出しデータ信号TRDBZ、TRDBXの低レベ
ルを考慮する必要はない。クロックパルス信号CEPZは、
図４に示したプリデコーダ１０、カラムデコード信号CA
Z、メインデコーダ４に順次伝達され、所定のアドレス
に対応するカラム選択信号CLZを活性化する（図１０
(c)）。カラム選択信号CLZは、クロックパルス信号CEPZ
の配線負荷と、プリデコーダ１０の回路遅延と、カラム
デコード信号CAZの配線負荷と、メインデコーダ４の回
路遅延とにより、従来と同様に、クロックパルス信号CE
PZに対して時間T5だけ遅れて活性化される。
【０１００】図８に示した第１タイミング制御回路４９
ａは、クロックパルス信号CEPZのうちメモリコア部２の
脇の縦方向に沿って形成される配線の負荷と等価な遅延
要素である遅延回路５１と、プリデコーダ１０のデコー
ダ回路１０ａと同一の論理回路５５と、カラムデコード
信号CAZの配線負荷の平均値と等価な遅延要素である遅
延回路５３と、メインデコーダ４のデコーダ回路４ａと
同一の論理回路５７と、遅延ゲート５９とを使用して読
み出し制御信号SEBZを生成する（図１０(d)）。このた
め、生成された読み出し制御信号SEBZは、カラム選択信
号CLZの活性化タイミングの平均値に対して、遅延ゲー
ト５９の遅延時間T6だけ遅れて活性化される。遅延ゲー
ト５９の遅延時間T6は、図４に示したスイッチ回路６の
nMOSのオン動作に必要な時間である。遅延回路５３の遅
延時間が、カラムデコード信号CAZの配線負荷の平均値
であるため、カラム選択信号CLZと、読み出し制御信号S
EBZ、書き込み制御信号WAEZとのずれ量は、常に所定の
範囲に納められる。
ａは、クロックパルス信号CEPZのうちメモリコア部２の
脇の縦方向に沿って形成される配線の負荷と等価な遅延
要素である遅延回路５１と、プリデコーダ１０のデコー
ダ回路１０ａと同一の論理回路５５と、カラムデコード
信号CAZの配線負荷の平均値と等価な遅延要素である遅
延回路５３と、メインデコーダ４のデコーダ回路４ａと
同一の論理回路５７と、遅延ゲート５９とを使用して読
み出し制御信号SEBZを生成する（図１０(d)）。このた
め、生成された読み出し制御信号SEBZは、カラム選択信
号CLZの活性化タイミングの平均値に対して、遅延ゲー
ト５９の遅延時間T6だけ遅れて活性化される。遅延ゲー
ト５９の遅延時間T6は、図４に示したスイッチ回路６の
nMOSのオン動作に必要な時間である。遅延回路５３の遅
延時間が、カラムデコード信号CAZの配線負荷の平均値
であるため、カラム選択信号CLZと、読み出し制御信号S
EBZ、書き込み制御信号WAEZとのずれ量は、常に所定の
範囲に納められる。
【０１０１】また、図示していないロウアドレス系の信
号、回路によりメモリセル７が選択され、メモリセル７
からビット線信号BLZ、BLXが出力される（図１０
(e)）。実際には、メモリセル７の蓄積電荷が、ビット
線に再分配されることで、ビット線信号BLZ、BLXの電圧
が変化する。図４に示したスイッチ回路６は、カラム選
択信号CLZの高レベルを受けてオンにされる。ビット線
信号BLZ、BLXの信号レベルは、スイッチ回路６を介し
て、内部データ信号GDBZ、GDBXとして伝達される（図１
０(f)）。
号、回路によりメモリセル７が選択され、メモリセル７
からビット線信号BLZ、BLXが出力される（図１０
(e)）。実際には、メモリセル７の蓄積電荷が、ビット
線に再分配されることで、ビット線信号BLZ、BLXの電圧
が変化する。図４に示したスイッチ回路６は、カラム選
択信号CLZの高レベルを受けてオンにされる。ビット線
信号BLZ、BLXの信号レベルは、スイッチ回路６を介し
て、内部データ信号GDBZ、GDBXとして伝達される（図１
０(f)）。
【０１０２】図８に示したセンスバッファ８は、読み出
し制御信号SEBZの高レベルを受けて内部データ信号GDB
Z、GDBXを取り込み、差動増幅し、増幅した信号を読み
出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）と
して出力する（図１０(g)）。ここで、読み出しデータ
信号RDBZの低レベルが所定の電圧になるように、クロッ
クパルス信号CEPZ等の活性化期間が決められている。
し制御信号SEBZの高レベルを受けて内部データ信号GDB
Z、GDBXを取り込み、差動増幅し、増幅した信号を読み
出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）と
して出力する（図１０(g)）。ここで、読み出しデータ
信号RDBZの低レベルが所定の電圧になるように、クロッ
クパルス信号CEPZ等の活性化期間が決められている。
【０１０３】そして、図３に示したデータ入出力回路１
２により、読み出しデータ信号RDBZがデータ信号DQとし
てパッドに出力され、読み出し動作が完了する。上述し
たSDRAM４０では、以下示すように、圧縮試験モード時
おいて、データの読み出し動作が行われる。圧縮試験モ
ード時の間、図３に示した試験回路１７は、試験信号TE
SZを高レベルにしている。
２により、読み出しデータ信号RDBZがデータ信号DQとし
てパッドに出力され、読み出し動作が完了する。上述し
たSDRAM４０では、以下示すように、圧縮試験モード時
おいて、データの読み出し動作が行われる。圧縮試験モ
ード時の間、図３に示した試験回路１７は、試験信号TE
SZを高レベルにしている。
【０１０４】圧縮試験モード時には、図６に示した第１
クロックパルス生成回路４５は、試験信号TESZの高レベ
ルを受け、NANDゲート４５ｈを非活性化し、NANDゲート
４５ｊを活性化する。このため、第１クロックパルス生
成回路４５には、インバータ列４５ｆ、４５ｇ、NANDゲ
ート４５ｊ、４５ｋによる帰還経路が形成される。第１
クロックパルス生成回路４５は、内部クロック信号CLKZ
を受け、インバータ列４５ｆ、４５ｇの遅延時間に相当
するパルス幅のクロックパルス信号CEPZを生成する（図
１０(h)）。すなわち、圧縮試験モード時には、各制御
信号の活性化期間が通常動作モード時に比べ長くなる。
クロックパルス生成回路４５は、試験信号TESZの高レベ
ルを受け、NANDゲート４５ｈを非活性化し、NANDゲート
４５ｊを活性化する。このため、第１クロックパルス生
成回路４５には、インバータ列４５ｆ、４５ｇ、NANDゲ
ート４５ｊ、４５ｋによる帰還経路が形成される。第１
クロックパルス生成回路４５は、内部クロック信号CLKZ
を受け、インバータ列４５ｆ、４５ｇの遅延時間に相当
するパルス幅のクロックパルス信号CEPZを生成する（図
１０(h)）。すなわち、圧縮試験モード時には、各制御
信号の活性化期間が通常動作モード時に比べ長くなる。
【０１０５】この後、図１０の破線で示すように、カラ
ム選択信号CLZ、読み出し制御信号SEBZが生成され、圧
縮試験モード時の読み出し動作が行われる。圧縮試験モ
ード時に行うデータの圧縮に関する制御は、従来と同一
である。試験時読み出しデータ信号TRDBZ、TRDBXには、
複数のセンスバッファが接続されるため、波形は緩慢に
なる。しかし、各制御信号の活性化期間が長くされてい
るため、試験時読み出しデータ信号TRDBZ、TRDBXの低レ
ベルは所定の電圧になる（図１０(j)）。したがって、
確実にデータ圧縮試験の読み出し動作が行われる。
ム選択信号CLZ、読み出し制御信号SEBZが生成され、圧
縮試験モード時の読み出し動作が行われる。圧縮試験モ
ード時に行うデータの圧縮に関する制御は、従来と同一
である。試験時読み出しデータ信号TRDBZ、TRDBXには、
複数のセンスバッファが接続されるため、波形は緩慢に
なる。しかし、各制御信号の活性化期間が長くされてい
るため、試験時読み出しデータ信号TRDBZ、TRDBXの低レ
ベルは所定の電圧になる（図１０(j)）。したがって、
確実にデータ圧縮試験の読み出し動作が行われる。
【０１０６】上述したSDRAM４０では、以下示すよう
に、データの書き込み動作が行われる。図１１は、SDRA
M４０の書き込み動作時の主要な信号のタイミングを示
している。クロック信号CLK、内部クロック信号CLKWZ、
CLKZ、クロックパルス信号WCEPZ、CEPZ、カラム選択信
号CLZのタイミングは、読み出し動作時と同一であるた
め、説明を省略する。
に、データの書き込み動作が行われる。図１１は、SDRA
M４０の書き込み動作時の主要な信号のタイミングを示
している。クロック信号CLK、内部クロック信号CLKWZ、
CLKZ、クロックパルス信号WCEPZ、CEPZ、カラム選択信
号CLZのタイミングは、読み出し動作時と同一であるた
め、説明を省略する。
【０１０７】まず、図５に示したクロックバッファ４３
は、クロック信号CLKを受け、内部クロック信号CLKWZ、
CLKZを生成する（図１１(a)）。図７に示した第２クロ
ックパルス生成回路４７は、試験信号TESZの低レベルを
受け、NANDゲート４７ｈを活性化し、NANDゲート４７ｊ
を非活性化する。このため、第２クロックパルス生成回
路４７には、インバータ列４７ｆ、NANDゲート４７ｈ、
４７ｋによる帰還経路が形成される。第２クロックパル
ス生成回路４７は、内部クロック信号CLKWZを受け、イ
ンバータ列４７ｊの遅延時間に相当するパルス幅のクロ
ックパルス信号WCEPZを生成する（図１１(b)）。
は、クロック信号CLKを受け、内部クロック信号CLKWZ、
CLKZを生成する（図１１(a)）。図７に示した第２クロ
ックパルス生成回路４７は、試験信号TESZの低レベルを
受け、NANDゲート４７ｈを活性化し、NANDゲート４７ｊ
を非活性化する。このため、第２クロックパルス生成回
路４７には、インバータ列４７ｆ、NANDゲート４７ｈ、
４７ｋによる帰還経路が形成される。第２クロックパル
ス生成回路４７は、内部クロック信号CLKWZを受け、イ
ンバータ列４７ｊの遅延時間に相当するパルス幅のクロ
ックパルス信号WCEPZを生成する（図１１(b)）。
【０１０８】図６に示した第１クロックパルス生成回路
４５は、読み出し動作と同様に、クロックパルス信号CE
PZを生成する（図１１(c)）。クロックパルス信号WCEP
Z、CEPZの活性化期間（パルス幅）は同一である。図９
に示した第２タイミング制御回路４９ｂは、クロックパ
ルス信号WCEPZを受け、第２書き込み制御信号WCEP2Zを
生成する（図１１(d)）。第２書き込み制御信号WCEP2Z
は、カラム選択信号CLZに対して時間T7だけ早くなるよ
うに生成される。ここで、時間T7は、図５に示したイン
バータ列２０ｃのインバータ２段分の遅延時間に相当す
る。
４５は、読み出し動作と同様に、クロックパルス信号CE
PZを生成する（図１１(c)）。クロックパルス信号WCEP
Z、CEPZの活性化期間（パルス幅）は同一である。図９
に示した第２タイミング制御回路４９ｂは、クロックパ
ルス信号WCEPZを受け、第２書き込み制御信号WCEP2Zを
生成する（図１１(d)）。第２書き込み制御信号WCEP2Z
は、カラム選択信号CLZに対して時間T7だけ早くなるよ
うに生成される。ここで、時間T7は、図５に示したイン
バータ列２０ｃのインバータ２段分の遅延時間に相当す
る。
【０１０９】図８に示した第１タイミング制御回路４９
ａは、クロックパルス信号CEPZを受け、第１書き込み制
御信号WEZを生成する（図１１(e)）。第１書き込み制御
信号WEZは、カラム選択信号CLZと同一のタイミングで生
成される。また、図９に示した第２タイミング制御回路
４９ａのオア回路６１は、第２書き込み制御信号WCEP2
Z、第１書き込み制御信号WEZのオア論理をとり、書き込
み制御信号WAEZを生成する（図１１(f)）。クロックパ
ルス信号CEPZ、WCEPZは、同一の回路を備えた第１クロ
ックパルス生成回路４５、第２クロックパルス生成回路
４７で生成されるため、活性化期間（パルス幅）は同一
である。また、クロックパルス信号CEPZ、WCEPZのタイ
ミングのずれ量は、図５に示したインバータ列２０ｃの
インバータ２段分である。第１タイミング制御回路４９
ａおよび第２タイミング制御回路４９ｂは、同一の遅延
回路５１、５３、論理回路５５、５７を備えていえる。
このため、第２タイミング制御回路４９ｂのオア回路６
１に供給される第１書き込み制御信号WEZと、第２書き
込み制御信号WCEP2Zとのタイミングのずれ量は、インバ
ータ列２０ｃのインバータ２段分となる。このため、オ
ア回路６１の出力（書き込み制御信号WAEZ）にハザード
が発生することはない。
ａは、クロックパルス信号CEPZを受け、第１書き込み制
御信号WEZを生成する（図１１(e)）。第１書き込み制御
信号WEZは、カラム選択信号CLZと同一のタイミングで生
成される。また、図９に示した第２タイミング制御回路
４９ａのオア回路６１は、第２書き込み制御信号WCEP2
Z、第１書き込み制御信号WEZのオア論理をとり、書き込
み制御信号WAEZを生成する（図１１(f)）。クロックパ
ルス信号CEPZ、WCEPZは、同一の回路を備えた第１クロ
ックパルス生成回路４５、第２クロックパルス生成回路
４７で生成されるため、活性化期間（パルス幅）は同一
である。また、クロックパルス信号CEPZ、WCEPZのタイ
ミングのずれ量は、図５に示したインバータ列２０ｃの
インバータ２段分である。第１タイミング制御回路４９
ａおよび第２タイミング制御回路４９ｂは、同一の遅延
回路５１、５３、論理回路５５、５７を備えていえる。
このため、第２タイミング制御回路４９ｂのオア回路６
１に供給される第１書き込み制御信号WEZと、第２書き
込み制御信号WCEP2Zとのタイミングのずれ量は、インバ
ータ列２０ｃのインバータ２段分となる。このため、オ
ア回路６１の出力（書き込み制御信号WAEZ）にハザード
が発生することはない。
【０１１０】なお、時間T7は、オア回路６１の遅延時間
より小さくされている。したがって、書き込み制御信号
WAEZは、カラム選択信号CLZの活性化期間を含むように
生成される。この結果、カラム選択信号CLZが活性化し
ている間、すなわち、図４に示したスイッチ回路６がオ
ンされている間、常にライトアンプ９は活性化されてい
る。このため、ビット線信号BLZ、BLXの信号レベルの差
は、センスアンプ５のみで増幅する場合に比べ、高速に
開いていく。したがって、メモリセル７への書き込み電
圧が大きくなり、メモリセル７のデータ保持時間が向上
される。ライトアンプ９、スイッチ回路６、センスアン
プ５の動作は、従来と同じである。
より小さくされている。したがって、書き込み制御信号
WAEZは、カラム選択信号CLZの活性化期間を含むように
生成される。この結果、カラム選択信号CLZが活性化し
ている間、すなわち、図４に示したスイッチ回路６がオ
ンされている間、常にライトアンプ９は活性化されてい
る。このため、ビット線信号BLZ、BLXの信号レベルの差
は、センスアンプ５のみで増幅する場合に比べ、高速に
開いていく。したがって、メモリセル７への書き込み電
圧が大きくなり、メモリセル７のデータ保持時間が向上
される。ライトアンプ９、スイッチ回路６、センスアン
プ５の動作は、従来と同じである。
【０１１１】図１２は、圧縮試験モード時の書き込み動
作における主要な信号のタイミングを示している。圧縮
試験モード時には、読み出し動作と同様に、試験信号TE
SZは高レベルになり、クロックパルス信号WCEPZ、CEPZ
の活性化期間は長くなる。このため、試験時書き込みデ
ータ信号TWDBZの波形が緩慢であっても、確実に書き込
み動作が行われる。図中の破線は、図１１に示した通常
動作モード時での各信号の波形である。
作における主要な信号のタイミングを示している。圧縮
試験モード時には、読み出し動作と同様に、試験信号TE
SZは高レベルになり、クロックパルス信号WCEPZ、CEPZ
の活性化期間は長くなる。このため、試験時書き込みデ
ータ信号TWDBZの波形が緩慢であっても、確実に書き込
み動作が行われる。図中の破線は、図１１に示した通常
動作モード時での各信号の波形である。
【０１１２】以上のように構成された半導体集積回路で
は、第１タイミング制御回路４９ａおよび第２タイミン
グ制御回路４９ｂに、クロックパルス信号CEPZのうちメ
モリコア部２の脇の縦方向に沿って形成される配線の負
荷と等価な遅延要素である遅延回路５１と、プリデコー
ダ１０のデコーダ回路１０ａと同一の論理回路５５と、
カラムデコード信号CAZの配線負荷と等価な遅延要素で
ある遅延回路５３と、メインデコーダ４のデコーダ回路
４ａと同一の論理回路５７とを備えた。このため、カラ
ム選択信号CLZと、読み出し制御信号SEBZ、書き込み制
御信号WAEZとのタイミングのずれ量が、製造プロセスの
変動、動作電圧の変動、および周囲温度の変動による影
響を受けて変動することを最小限にすることができる。
したがって、SDRAM４０のタイミング設計を容易に行う
ことができる。上記ずれ量を最小限にしてタイミング設
計を行うことで、チップを高速動作することができる。
高速動作を追求しない場合には、他の回路のタイミング
余裕を大きくすることができ、歩留を向上することがで
きる。
は、第１タイミング制御回路４９ａおよび第２タイミン
グ制御回路４９ｂに、クロックパルス信号CEPZのうちメ
モリコア部２の脇の縦方向に沿って形成される配線の負
荷と等価な遅延要素である遅延回路５１と、プリデコー
ダ１０のデコーダ回路１０ａと同一の論理回路５５と、
カラムデコード信号CAZの配線負荷と等価な遅延要素で
ある遅延回路５３と、メインデコーダ４のデコーダ回路
４ａと同一の論理回路５７とを備えた。このため、カラ
ム選択信号CLZと、読み出し制御信号SEBZ、書き込み制
御信号WAEZとのタイミングのずれ量が、製造プロセスの
変動、動作電圧の変動、および周囲温度の変動による影
響を受けて変動することを最小限にすることができる。
したがって、SDRAM４０のタイミング設計を容易に行う
ことができる。上記ずれ量を最小限にしてタイミング設
計を行うことで、チップを高速動作することができる。
高速動作を追求しない場合には、他の回路のタイミング
余裕を大きくすることができ、歩留を向上することがで
きる。
【０１１３】遅延回路５３の遅延時間を、カラムデコー
ド信号CAZの配線負荷の平均値にした。このため、カラ
ム選択信号CLZと、読み出し制御信号SEBZ、書き込み制
御信号WAEZとのずれ量を、常に所定の範囲に納めること
ができる。カラム選択信号CLZの活性化期間を書き込み
制御信号WAEZの活性化期間に含めた。このため、スイッ
チ回路６がオンされている間、センスアンプ５の増幅能
力だけでなく、ライトアンプ９の駆動能力も使用して、
メモリセル７にデータを書き込むことができる。したが
って、十分な書き込み電圧でメモリセル７にデータを書
き込むことができ、メモリセル７のデータ保持時間を向
上することができる。
ド信号CAZの配線負荷の平均値にした。このため、カラ
ム選択信号CLZと、読み出し制御信号SEBZ、書き込み制
御信号WAEZとのずれ量を、常に所定の範囲に納めること
ができる。カラム選択信号CLZの活性化期間を書き込み
制御信号WAEZの活性化期間に含めた。このため、スイッ
チ回路６がオンされている間、センスアンプ５の増幅能
力だけでなく、ライトアンプ９の駆動能力も使用して、
メモリセル７にデータを書き込むことができる。したが
って、十分な書き込み電圧でメモリセル７にデータを書
き込むことができ、メモリセル７のデータ保持時間を向
上することができる。
【０１１４】通常動作モード時と、圧縮試験モード時と
で、クロックパルス信号CEPZ、WCEPZの活性化期間を変
更した。このため、通常動作時には、圧縮試験モード時
の負荷を考慮することなく、最適なタイミングでデータ
の読み書きを行うことができる。内部回路のタイミング
設計を、通常動作モード時と試験モード時とに分けて行
うことができる。通常動作モード時での内部回路の動作
タイミングが、試験モード時のタイミングに依存するこ
とがなくなり、内部回路のタイミング設計を最適に行う
ことができる。
で、クロックパルス信号CEPZ、WCEPZの活性化期間を変
更した。このため、通常動作時には、圧縮試験モード時
の負荷を考慮することなく、最適なタイミングでデータ
の読み書きを行うことができる。内部回路のタイミング
設計を、通常動作モード時と試験モード時とに分けて行
うことができる。通常動作モード時での内部回路の動作
タイミングが、試験モード時のタイミングに依存するこ
とがなくなり、内部回路のタイミング設計を最適に行う
ことができる。
【０１１５】論理回路５５、５７をデコーダ回路１０
ａ、デコーダ回路４ａと同一にしたので、特に、低電圧
動作でのタイミングのずれ量を低減することができ、タ
イミング設計を容易に行うことができる。インバータ２
段からなる遅延ゲート５９は、カラム選択信号CLZと同
一タイミングで生成される第１書き込み制御信号WEZを
受け、読み出し制御信号SEBZを生成した。このため、カ
ラム選択信号CLZの非活性化から最小のずれ量で、確実
に読み出し制御信号SEBZを非活性化することができる。
したがって、最適なタイミングで、確実にデータを読み
出すことができる。
ａ、デコーダ回路４ａと同一にしたので、特に、低電圧
動作でのタイミングのずれ量を低減することができ、タ
イミング設計を容易に行うことができる。インバータ２
段からなる遅延ゲート５９は、カラム選択信号CLZと同
一タイミングで生成される第１書き込み制御信号WEZを
受け、読み出し制御信号SEBZを生成した。このため、カ
ラム選択信号CLZの非活性化から最小のずれ量で、確実
に読み出し制御信号SEBZを非活性化することができる。
したがって、最適なタイミングで、確実にデータを読み
出すことができる。
【０１１６】書き込み制御信号WAEZを、第１書き込み制
御信号WEZと第２書き込み制御信号WCEP2Zとのオア論理
で生成したので、従来の回路を大幅に変更することな
く、カラム選択信号CLZの活性化期間を含む書き込み制
御信号WAEZを容易に生成することができる。図１３ない
し図１５は、本発明の半導体集積回路の第２の実施形態
における第１タイミング制御回路６３ａ、第２タイミン
グ制御回路６３ｂ、およびメモリコア部２を示してい
る。この実施形態は、請求項１ないし請求項４に対応し
ている。
御信号WEZと第２書き込み制御信号WCEP2Zとのオア論理
で生成したので、従来の回路を大幅に変更することな
く、カラム選択信号CLZの活性化期間を含む書き込み制
御信号WAEZを容易に生成することができる。図１３ない
し図１５は、本発明の半導体集積回路の第２の実施形態
における第１タイミング制御回路６３ａ、第２タイミン
グ制御回路６３ｂ、およびメモリコア部２を示してい
る。この実施形態は、請求項１ないし請求項４に対応し
ている。
【０１１７】第１タイミング制御回路６３ａおよび第２
タイミング制御回路６３ｂの以外の構成は、上述した第
１の実施形態と同一である。この実施形態では、クロッ
クパルス信号CEPZ、WCEPZからタイミングの異なる読み
出し制御信号SEBZ、SEB0Zおよびタイミングの異なる書
き込み制御信号WAEZ、WAE0Zを使用して、読み出し動作
および書き込み動作が行われる。
タイミング制御回路６３ｂの以外の構成は、上述した第
１の実施形態と同一である。この実施形態では、クロッ
クパルス信号CEPZ、WCEPZからタイミングの異なる読み
出し制御信号SEBZ、SEB0Zおよびタイミングの異なる書
き込み制御信号WAEZ、WAE0Zを使用して、読み出し動作
および書き込み動作が行われる。
【０１１８】図１３に示すように、第１タイミング制御
回路６３ａは、遅延回路５３の代わりに遅延回路６５を
使用したこと、２つの論理回路５７-1、５７-2および２
つの遅延ゲート５９-1、５９-2をそれぞれ２つ備えたこ
とを除き、第１の実施形態の第１タイミング制御回路４
９ａと同一である。遅延回路６５は、nMOSのソースとド
レインとを接地線VSSに接続したMOSキャパシタ６５ａ、
６５ｂ、６５ｃと、MOSキャパシタ６５ａ、６５ｂのゲ
ートを互いに接続する抵抗R6と、MOSキャパシタ６５
ｂ、６５ｃのゲートを互いに接続する抵抗R7とで構成さ
れている。抵抗R6、R7は、拡散層抵抗等で形成されてい
る。
回路６３ａは、遅延回路５３の代わりに遅延回路６５を
使用したこと、２つの論理回路５７-1、５７-2および２
つの遅延ゲート５９-1、５９-2をそれぞれ２つ備えたこ
とを除き、第１の実施形態の第１タイミング制御回路４
９ａと同一である。遅延回路６５は、nMOSのソースとド
レインとを接地線VSSに接続したMOSキャパシタ６５ａ、
６５ｂ、６５ｃと、MOSキャパシタ６５ａ、６５ｂのゲ
ートを互いに接続する抵抗R6と、MOSキャパシタ６５
ｂ、６５ｃのゲートを互いに接続する抵抗R7とで構成さ
れている。抵抗R6、R7は、拡散層抵抗等で形成されてい
る。
【０１１９】MOSキャパシタ６５ａのゲートは、論理回
路５５の出力に接続されている。MOSキャパシタ６５ｂ
のゲートは、一方の論理回路５７-1の入力に接続されて
いる。MOSキャパシタ６５ｃのゲートは、他方の論理回
路５７-1の入力に接続されている。論理回路５７-1の出
力からは、第１書き込み制御信号WE0Zが出力されてい
る。論理回路５７-1の出力は、遅延ゲート５９-1の入力
に接続されている。遅延ゲート５９-1の出力からは、読
み出し制御信号SEB0Zが出力されている。論理回路５７-
2の出力からは、第１書き込み制御信号WEZが出力されて
いる。論理回路５７-2の出力は、遅延ゲート５９-2の入
力に接続されている。遅延ゲート５９-2の出力からは、
読み出し制御信号SEBZが出力されている。
路５５の出力に接続されている。MOSキャパシタ６５ｂ
のゲートは、一方の論理回路５７-1の入力に接続されて
いる。MOSキャパシタ６５ｃのゲートは、他方の論理回
路５７-1の入力に接続されている。論理回路５７-1の出
力からは、第１書き込み制御信号WE0Zが出力されてい
る。論理回路５７-1の出力は、遅延ゲート５９-1の入力
に接続されている。遅延ゲート５９-1の出力からは、読
み出し制御信号SEB0Zが出力されている。論理回路５７-
2の出力からは、第１書き込み制御信号WEZが出力されて
いる。論理回路５７-2の出力は、遅延ゲート５９-2の入
力に接続されている。遅延ゲート５９-2の出力からは、
読み出し制御信号SEBZが出力されている。
【０１２０】また、遅延回路５１の入力には、クロック
パルス信号CEPZが供給されている。第１タイミング制御
回路６３ａは、活性化タイミングの早い読み出し制御信
号SEB0Zと、活性化タイミングの遅い読み出し制御信号S
EBZを生成する回路である。
パルス信号CEPZが供給されている。第１タイミング制御
回路６３ａは、活性化タイミングの早い読み出し制御信
号SEB0Zと、活性化タイミングの遅い読み出し制御信号S
EBZを生成する回路である。
【０１２１】図１４に示すように、第２タイミング制御
回路６３ｂは、第１タイミング制御回路６３ａと同一の
接続関係を有する遅延回路５１、６５、論理回路５５、
５７-1、５７-2と、２つのオア回路６１-1、６１-2とで
構成されている。遅延回路５１の入力には、クロックパ
ルス信号WCEPZが供給されている。論理回路５７-1の出
力からは、第２書き込み制御信号WCEP20Zが出力されて
いる。第２書き込み制御信号WCEP20Zは、オア回路６１-
1の一方の入力に供給されている。オア回路６１-1の他
方の入力には、第１書き込み制御信号WE0Zが供給されて
いる。オア回路６１-1の出力からは、書き込み制御信号
WAE0Zが出力されている。論理回路５７-2の出力から
は、第２書き込み制御信号WCEP2Zが出力されている。第
２書き込み制御信号WCEP2Zは、オア回路６１-2の一方の
入力に供給されている。オア回路６１-2の他方の入力に
は、第１書き込み制御信号WEZが供給されている。オア
回路６１-2の出力からは、書き込み制御信号WAEZが出力
されている。
回路６３ｂは、第１タイミング制御回路６３ａと同一の
接続関係を有する遅延回路５１、６５、論理回路５５、
５７-1、５７-2と、２つのオア回路６１-1、６１-2とで
構成されている。遅延回路５１の入力には、クロックパ
ルス信号WCEPZが供給されている。論理回路５７-1の出
力からは、第２書き込み制御信号WCEP20Zが出力されて
いる。第２書き込み制御信号WCEP20Zは、オア回路６１-
1の一方の入力に供給されている。オア回路６１-1の他
方の入力には、第１書き込み制御信号WE0Zが供給されて
いる。オア回路６１-1の出力からは、書き込み制御信号
WAE0Zが出力されている。論理回路５７-2の出力から
は、第２書き込み制御信号WCEP2Zが出力されている。第
２書き込み制御信号WCEP2Zは、オア回路６１-2の一方の
入力に供給されている。オア回路６１-2の他方の入力に
は、第１書き込み制御信号WEZが供給されている。オア
回路６１-2の出力からは、書き込み制御信号WAEZが出力
されている。
【０１２２】第２タイミング制御回路６３ｂは、活性化
タイミングの早い書き込み制御信号WAE0Zと、活性化タ
イミングの遅い書き込み制御信号WAEZを生成する回路で
ある。図１５は、メモリコア部２およびその周辺の回路
を示している。この実施形態では、プリデコーダ１０か
ら遠い側（図の左側）のスイッチ回路６に対応するセン
スバッファ８およびライトアンプ９に、読み出し制御信
号SEBZおよび書き込み制御信号WAEZが供給されている。
プリデコーダ１０に近い側（図の右側）のスイッチ回路
６に対応するセンスバッファ８およびライトアンプ９
に、読み出し制御信号SEB0Zおよび書き込み制御信号WAE
0Zが供給されている。
タイミングの早い書き込み制御信号WAE0Zと、活性化タ
イミングの遅い書き込み制御信号WAEZを生成する回路で
ある。図１５は、メモリコア部２およびその周辺の回路
を示している。この実施形態では、プリデコーダ１０か
ら遠い側（図の左側）のスイッチ回路６に対応するセン
スバッファ８およびライトアンプ９に、読み出し制御信
号SEBZおよび書き込み制御信号WAEZが供給されている。
プリデコーダ１０に近い側（図の右側）のスイッチ回路
６に対応するセンスバッファ８およびライトアンプ９
に、読み出し制御信号SEB0Zおよび書き込み制御信号WAE
0Zが供給されている。
【０１２３】上述した半導体集積回路では、プリデコー
ダ１０から出力されるカラムデコード信号CAZの伝搬遅
延時間は、プリデコーダ１０から遠いメインデコーダ４
に供給されるカラムデコード信号CAZの配線ほど大きく
なる。この伝搬遅延時間に対応して、活性化タイミング
の異なる読み出し制御信号SEB0Z、SEBZ、書き込み制御
信号WAE0Z、WAEZが、それぞれセンスバッファ８および
ライトアンプ９に供給されている。このため、各センス
バッファ８および各ライトアンプ９は、各スイッチ回路
６の活性化タイミングに合わせて、最適なタイミングで
活性化される。
ダ１０から出力されるカラムデコード信号CAZの伝搬遅
延時間は、プリデコーダ１０から遠いメインデコーダ４
に供給されるカラムデコード信号CAZの配線ほど大きく
なる。この伝搬遅延時間に対応して、活性化タイミング
の異なる読み出し制御信号SEB0Z、SEBZ、書き込み制御
信号WAE0Z、WAEZが、それぞれセンスバッファ８および
ライトアンプ９に供給されている。このため、各センス
バッファ８および各ライトアンプ９は、各スイッチ回路
６の活性化タイミングに合わせて、最適なタイミングで
活性化される。
【０１２４】この実施形態の半導体集積回路において
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、この実施形態では、第１タイミング制
御回路６３ａは、タイミングの異なる読み出し制御信号
SEBZ、SEB0Zを生成し、第２タイミング制御回路６３ｂ
は、タイミングの異なる書き込み制御信号WAEZ、WAE0Z
を生成した。このため、センスバッファ８は、読み出し
制御信号SEBZ、SEB0Zのいずれかを使用して、内部デー
タ信号GDBZ、GDBXの読み出しデータを取り込む。ライト
アンプ９は、書き込み制御信号WAEZ、WAE0Zのいずれか
を使用して、内部データ信号GDBZ、GDBXに書き込みデー
タを供給する。この結果、各カラム選択信号CLZと、読
み出し制御信号SEBZ、SEB0Z、書き込み制御信号WAEZ、W
AE0Zとのタイミングのずれ量を最小限にすることができ
る。
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、この実施形態では、第１タイミング制
御回路６３ａは、タイミングの異なる読み出し制御信号
SEBZ、SEB0Zを生成し、第２タイミング制御回路６３ｂ
は、タイミングの異なる書き込み制御信号WAEZ、WAE0Z
を生成した。このため、センスバッファ８は、読み出し
制御信号SEBZ、SEB0Zのいずれかを使用して、内部デー
タ信号GDBZ、GDBXの読み出しデータを取り込む。ライト
アンプ９は、書き込み制御信号WAEZ、WAE0Zのいずれか
を使用して、内部データ信号GDBZ、GDBXに書き込みデー
タを供給する。この結果、各カラム選択信号CLZと、読
み出し制御信号SEBZ、SEB0Z、書き込み制御信号WAEZ、W
AE0Zとのタイミングのずれ量を最小限にすることができ
る。
【０１２５】したがって、タイミング設計を容易に行う
ことができる。チップの読み書き動作を高速にすること
ができる。図１６ないし図１８は、本発明の半導体集積
回路の第３の実施形態における第１クロックパルス生成
回路６７、第２クロックパルス生成回路６９および制御
回路７１を示している。この実施形態は、請求項５に対
応している。第１クロックパルス生成回路６７は、基本
タイミング信号生成回路、活性化期間変更回路に対応
し、第２クロックパルス生成回路６９は、活性化期間変
更回路に対応している。
ことができる。チップの読み書き動作を高速にすること
ができる。図１６ないし図１８は、本発明の半導体集積
回路の第３の実施形態における第１クロックパルス生成
回路６７、第２クロックパルス生成回路６９および制御
回路７１を示している。この実施形態は、請求項５に対
応している。第１クロックパルス生成回路６７は、基本
タイミング信号生成回路、活性化期間変更回路に対応
し、第２クロックパルス生成回路６９は、活性化期間変
更回路に対応している。
【０１２６】本実施形態の回路構成は、第１クロックパ
ルス生成回路６７、第２クロックパルス生成回路６９お
よび制御回路７１を除いて、上述した第１の実施形態と
同一である。この実施形態では、第１クロックパルス生
成回路６７および第２クロックパルス生成回路６９は、
それぞれ、４通りの活性化期間のクロックパルス信号CE
PZおよびクロックパルス信号WCEPZのいずれかを生成す
る。
ルス生成回路６７、第２クロックパルス生成回路６９お
よび制御回路７１を除いて、上述した第１の実施形態と
同一である。この実施形態では、第１クロックパルス生
成回路６７および第２クロックパルス生成回路６９は、
それぞれ、４通りの活性化期間のクロックパルス信号CE
PZおよびクロックパルス信号WCEPZのいずれかを生成す
る。
【０１２７】図１６に示すように、第１クロックパルス
生成回路６７は、３つのインバータ６７ａ、６７ｂ、６
７ｃと、２つの２入力NANDゲートからなるフリップフロ
ップ回路６７ｄと、２つのインバータを縦続接続したイ
ンバータ列６７ｅ、６７ｆ、６７ｇ、６７ｈと、４つの
２入力のNANDゲート６７ｊ、６７ｋ、６７ｍ、６７ｎ
と、４入力のNANDゲート６７ｐとで構成されている。イ
ンバータ６７ａの入力には、内部クロック信号CLKZが供
給されている。インバータ６７ａの出力は、フリップフ
ロップ回路６７ｄの一方の入力に接続されている。イン
バータ６７ａが接続されたフリップフロップ回路６７ｄ
のNANDゲートの出力は、インバータ６７ｂの入力に接続
されている。インバータ６７ｂの出力は、インバータ６
７ｃおよびインバータ列６７ｅの入力に接続されてい
る。インバータ６７ｃの出力からは、クロックパルス信
号CEPZが出力されている。インバータ列６７ｅの出力
は、インバータ列６７ｆの入力およびNANDゲート６７ｊ
の一方の入力に接続されている。インバータ列６７ｆの
出力は、インバータ列６７ｇの入力およびNANDゲート６
７ｋの一方の入力に接続されている。インバータ列６７
ｇの出力は、インバータ列６７ｈの入力およびNANDゲー
ト６７ｍの一方の入力に接続されている。インバータ列
６７ｈの出力は、NANDゲート６７ｎの一方の入力に接続
されている。NANDゲート６７ｊの他方の入力には、制御
信号C1が供給されている。NANDゲート６７ｋの他方の入
力には、制御信号C2が供給されている。NANDゲート６７
ｍの他方の入力には、制御信号C3が供給されている。NA
NDゲート６７ｎの他方の入力には、制御信号C4が供給さ
れている。NANDゲート６７ｊ、６７ｋ、６７ｍ、６７ｎ
の出力は、それぞれNANDゲート６７ｐの入力に接続され
ている。NANDゲート６７ｐの出力は、フリップフロップ
回路６７ｄの他方の入力に帰還されている。
生成回路６７は、３つのインバータ６７ａ、６７ｂ、６
７ｃと、２つの２入力NANDゲートからなるフリップフロ
ップ回路６７ｄと、２つのインバータを縦続接続したイ
ンバータ列６７ｅ、６７ｆ、６７ｇ、６７ｈと、４つの
２入力のNANDゲート６７ｊ、６７ｋ、６７ｍ、６７ｎ
と、４入力のNANDゲート６７ｐとで構成されている。イ
ンバータ６７ａの入力には、内部クロック信号CLKZが供
給されている。インバータ６７ａの出力は、フリップフ
ロップ回路６７ｄの一方の入力に接続されている。イン
バータ６７ａが接続されたフリップフロップ回路６７ｄ
のNANDゲートの出力は、インバータ６７ｂの入力に接続
されている。インバータ６７ｂの出力は、インバータ６
７ｃおよびインバータ列６７ｅの入力に接続されてい
る。インバータ６７ｃの出力からは、クロックパルス信
号CEPZが出力されている。インバータ列６７ｅの出力
は、インバータ列６７ｆの入力およびNANDゲート６７ｊ
の一方の入力に接続されている。インバータ列６７ｆの
出力は、インバータ列６７ｇの入力およびNANDゲート６
７ｋの一方の入力に接続されている。インバータ列６７
ｇの出力は、インバータ列６７ｈの入力およびNANDゲー
ト６７ｍの一方の入力に接続されている。インバータ列
６７ｈの出力は、NANDゲート６７ｎの一方の入力に接続
されている。NANDゲート６７ｊの他方の入力には、制御
信号C1が供給されている。NANDゲート６７ｋの他方の入
力には、制御信号C2が供給されている。NANDゲート６７
ｍの他方の入力には、制御信号C3が供給されている。NA
NDゲート６７ｎの他方の入力には、制御信号C4が供給さ
れている。NANDゲート６７ｊ、６７ｋ、６７ｍ、６７ｎ
の出力は、それぞれNANDゲート６７ｐの入力に接続され
ている。NANDゲート６７ｐの出力は、フリップフロップ
回路６７ｄの他方の入力に帰還されている。
【０１２８】図１７は、第２クロックパルス生成回路６
９の詳細を示している。第２クロックパルス生成回路６
９は、第１クロックパルス生成回路６７と同一の回路で
ある。インバータ６７ａの入力には、内部クロック信号
CLKWZが供給されている。インバータ６７ｃの出力から
は、クロックパルス信号WCEPZが出力されている。
９の詳細を示している。第２クロックパルス生成回路６
９は、第１クロックパルス生成回路６７と同一の回路で
ある。インバータ６７ａの入力には、内部クロック信号
CLKWZが供給されている。インバータ６７ｃの出力から
は、クロックパルス信号WCEPZが出力されている。
【０１２９】図１８は、制御回路７１の詳細を示してい
る。制御回路７１は、４つのヒューズ回路７３と、４つ
のオア回路７５と、コマンド制御回路７７とで構成され
ている。
る。制御回路７１は、４つのヒューズ回路７３と、４つ
のオア回路７５と、コマンド制御回路７７とで構成され
ている。
【０１３０】ヒューズ回路７３は、電源線VCCに一端を
接続したヒューズ７３ａと、接地線VSSに一端を接続し
た抵抗R8と、ヒューズ７３ａの他端および抵抗R8の他端
に入力を接続したインバータ７３ｂとで構成されてい
る。ヒューズ７３ａは、ポリシリコン等で形成され、抵
抗R8は、拡散層抵抗等で形成されている。抵抗R8は、ヒ
ューズ７３ａが溶断されていないときの貫通電流を小さ
くするために、高い抵抗値を有している。各ヒューズ回
路７３のインバータ７３ｂの出力は、各オア回路７５の
一方の入力に接続されている。
接続したヒューズ７３ａと、接地線VSSに一端を接続し
た抵抗R8と、ヒューズ７３ａの他端および抵抗R8の他端
に入力を接続したインバータ７３ｂとで構成されてい
る。ヒューズ７３ａは、ポリシリコン等で形成され、抵
抗R8は、拡散層抵抗等で形成されている。抵抗R8は、ヒ
ューズ７３ａが溶断されていないときの貫通電流を小さ
くするために、高い抵抗値を有している。各ヒューズ回
路７３のインバータ７３ｂの出力は、各オア回路７５の
一方の入力に接続されている。
【０１３１】各オア回路７５の他方の入力には、それぞ
れコマンド制御回路７７の出力信号OUT1、OUT2、OUT3、
OUT4が供給されている。出力信号OUT1が供給されるオア
回路７５の出力からは、制御信号C1が出力されている。
同様に、出力信号OUT2、OUT3、OUT4が供給される各オア
回路７５の出力からは、それぞれ制御信号C2、C3、C4が
出力されている。
れコマンド制御回路７７の出力信号OUT1、OUT2、OUT3、
OUT4が供給されている。出力信号OUT1が供給されるオア
回路７５の出力からは、制御信号C1が出力されている。
同様に、出力信号OUT2、OUT3、OUT4が供給される各オア
回路７５の出力からは、それぞれ制御信号C2、C3、C4が
出力されている。
【０１３２】コマンド制御回路７７は、外部端子を使用
してチップに所定の活性化期間変更コマンドを供給する
ことで、活性化される。コマンド制御回路７７は、活性
化期間変更コマンドに応じて、出力信号OUT1、OUT2、OU
T3、OUT4の全てを低レベル、またはいずれかを高レベル
にする機能を有している。上述した半導体集積回路で
は、まず、外部から活性化期間変更コマンドが供給され
る。コマンド制御回路７７は、出力信号OUT1、OUT2、OU
T3、OUT4のいずれかを順次高レベルにする。そして、デ
ータの書き込み評価および読み出し評価が行われる。
してチップに所定の活性化期間変更コマンドを供給する
ことで、活性化される。コマンド制御回路７７は、活性
化期間変更コマンドに応じて、出力信号OUT1、OUT2、OU
T3、OUT4の全てを低レベル、またはいずれかを高レベル
にする機能を有している。上述した半導体集積回路で
は、まず、外部から活性化期間変更コマンドが供給され
る。コマンド制御回路７７は、出力信号OUT1、OUT2、OU
T3、OUT4のいずれかを順次高レベルにする。そして、デ
ータの書き込み評価および読み出し評価が行われる。
【０１３３】例えば、出力信号OUT1が高レベルのとき、
図１６に示した第１クロックパルス生成回路６７は、イ
ンバータ列６７ｅの遅延時間に相当する活性化期間のク
ロックパルス信号CEPZを出力する。図１７に示した第２
クロックパルス生成回路６９は、インバータ列６７ｅの
遅延時間に相当する活性化期間のクロックパルス信号CE
PZを出力する。そして、第１の実施形態と同様に、イン
バータ列６７ｅの遅延時間に相当する活性化期間のカラ
ム選択信号CLZ、読み出し制御信号SEBZ、書き込み制御
信号WAEZが生成される。
図１６に示した第１クロックパルス生成回路６７は、イ
ンバータ列６７ｅの遅延時間に相当する活性化期間のク
ロックパルス信号CEPZを出力する。図１７に示した第２
クロックパルス生成回路６９は、インバータ列６７ｅの
遅延時間に相当する活性化期間のクロックパルス信号CE
PZを出力する。そして、第１の実施形態と同様に、イン
バータ列６７ｅの遅延時間に相当する活性化期間のカラ
ム選択信号CLZ、読み出し制御信号SEBZ、書き込み制御
信号WAEZが生成される。
【０１３４】出力信号OUT2が高レベルの時、上記各信号
CLZ、SEBZ、WAEZの活性化期間は、インバータ列６７
ｅ、６７ｆの遅延時間に相当する。出力信号OUT3が高レ
ベルの時、上記各信号CLZ、SEBZ、WAEZの活性化期間
は、インバータ列６７ｅ、６７ｆ、６７ｇの遅延時間に
相当する。出力信号OUT4が高レベルの時、上記各信号CL
Z、SEBZ、WAEZの活性化期間は、インバータ列６７ｅ、
６７ｆ、６７ｇ、６７ｈの遅延時間に相当する。
CLZ、SEBZ、WAEZの活性化期間は、インバータ列６７
ｅ、６７ｆの遅延時間に相当する。出力信号OUT3が高レ
ベルの時、上記各信号CLZ、SEBZ、WAEZの活性化期間
は、インバータ列６７ｅ、６７ｆ、６７ｇの遅延時間に
相当する。出力信号OUT4が高レベルの時、上記各信号CL
Z、SEBZ、WAEZの活性化期間は、インバータ列６７ｅ、
６７ｆ、６７ｇ、６７ｈの遅延時間に相当する。
【０１３５】データの書き込み評価および読み出し評価
により、外部から直接測定できない各信号CLZ、SEBZ、W
AEZの最適な活性化期間が間接的に求められる。評価結
果に基づいてホトマスクの変更あるいは製造プロセスの
変更を行うことで、チップの特性が改善され、歩留が向
上する。この後、図１８に示した所定のヒューズ７３ａ
を溶断することで、各信号CLZ、SEBZ、WAEZの活性化期
間は、最適な値に固定される。例えば、最適な活性化期
間が、出力信号OUT2を高レベルにしたときである場合、
制御信号C2を出力するオア回路７５に接続されたヒュー
ズ７３ａが溶断される。ヒューズの溶断は、例えば、評
価を行ったチップと同一の製造ロットのチップについて
全て行われる。ヒューズ溶断後、活性化期間変更コマン
ドの入力禁止等をすることで、コマンド制御回路７７
は、出力信号OUT1、OUT2、OUT3、OUT4を全て低レベルに
する。
により、外部から直接測定できない各信号CLZ、SEBZ、W
AEZの最適な活性化期間が間接的に求められる。評価結
果に基づいてホトマスクの変更あるいは製造プロセスの
変更を行うことで、チップの特性が改善され、歩留が向
上する。この後、図１８に示した所定のヒューズ７３ａ
を溶断することで、各信号CLZ、SEBZ、WAEZの活性化期
間は、最適な値に固定される。例えば、最適な活性化期
間が、出力信号OUT2を高レベルにしたときである場合、
制御信号C2を出力するオア回路７５に接続されたヒュー
ズ７３ａが溶断される。ヒューズの溶断は、例えば、評
価を行ったチップと同一の製造ロットのチップについて
全て行われる。ヒューズ溶断後、活性化期間変更コマン
ドの入力禁止等をすることで、コマンド制御回路７７
は、出力信号OUT1、OUT2、OUT3、OUT4を全て低レベルに
する。
【０１３６】したがって、ヒューズ７３ａを溶断するこ
とで、ホトマスクの変更、製造プロセスの変更を行うこ
となく、最適なタイミングで動作するチップが製造され
出荷される。さらに、チップ毎に各信号CLZ、SEBZ、WAE
Zの活性化期間を変更可能なため、ウエハ上でのチップ
の位置、製造ロット内でのウエハの位置、あるいは製造
ロットに依存するチップの特性のばらつきを抑えること
が可能である。
とで、ホトマスクの変更、製造プロセスの変更を行うこ
となく、最適なタイミングで動作するチップが製造され
出荷される。さらに、チップ毎に各信号CLZ、SEBZ、WAE
Zの活性化期間を変更可能なため、ウエハ上でのチップ
の位置、製造ロット内でのウエハの位置、あるいは製造
ロットに依存するチップの特性のばらつきを抑えること
が可能である。
【０１３７】この実施形態の半導体集積回路において
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、この実施形態では、外部から活性化期
間変更コマンドを入力することで、各信号CLZ、SEBZ、W
AEZの活性化期間を変更可能にした。このため、評価結
果に基づいてホトマスクの変更あるいは製造プロセスの
変更を行うことで、チップの特性を改善することがで
き、歩留を向上することができる。
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、この実施形態では、外部から活性化期
間変更コマンドを入力することで、各信号CLZ、SEBZ、W
AEZの活性化期間を変更可能にした。このため、評価結
果に基づいてホトマスクの変更あるいは製造プロセスの
変更を行うことで、チップの特性を改善することがで
き、歩留を向上することができる。
【０１３８】また、ヒューズ７３ａの溶断により、各信
号CLZ、SEBZ、WAEZの活性化期間を変更可能にした。こ
のため、ホトマスクの変更、製造プロセスの変更を行う
ことなく、最適なタイミングで動作するチップを製造す
ることができる。ウエハ上でのチップの位置、製造ロッ
ト内でのウエハの位置、あるいは製造ロットに依存する
チップの特性のばらつきを抑えることができる。
号CLZ、SEBZ、WAEZの活性化期間を変更可能にした。こ
のため、ホトマスクの変更、製造プロセスの変更を行う
ことなく、最適なタイミングで動作するチップを製造す
ることができる。ウエハ上でのチップの位置、製造ロッ
ト内でのウエハの位置、あるいは製造ロットに依存する
チップの特性のばらつきを抑えることができる。
【０１３９】図１９ないし図２１は、本発明の半導体集
積回路の第４の実施形態における第１タイミング制御回
路７９ａ、第２タイミング制御回路７９ｂ、および制御
回路８３を示している。第１タイミング制御回路７９
ａ、第２タイミング制御回路７９ｂ、および制御回路８
３は、活性化タイミング変更回路に対応している。本実
施形態の回路構成は、第１タイミング制御回路７９ａ、
第２タイミング制御回路７９ｂ、および制御回路８３を
除いて、上述した第１の実施形態と同一である。この実
施形態では、第１タイミング制御回路７９ａおよび第２
タイミング制御回路７９ｂは、出力する読み出し制御信
号SEBZ、書き込み制御信号WAEZのタイミングを、２通り
に変更可能である。
積回路の第４の実施形態における第１タイミング制御回
路７９ａ、第２タイミング制御回路７９ｂ、および制御
回路８３を示している。第１タイミング制御回路７９
ａ、第２タイミング制御回路７９ｂ、および制御回路８
３は、活性化タイミング変更回路に対応している。本実
施形態の回路構成は、第１タイミング制御回路７９ａ、
第２タイミング制御回路７９ｂ、および制御回路８３を
除いて、上述した第１の実施形態と同一である。この実
施形態では、第１タイミング制御回路７９ａおよび第２
タイミング制御回路７９ｂは、出力する読み出し制御信
号SEBZ、書き込み制御信号WAEZのタイミングを、２通り
に変更可能である。
【０１４０】図１９は、第１タイミング制御回路７９ａ
の詳細を示している。第１タイミング制御回路７９ａ
は、遅延回路５３の代わりに遅延回路８１を使用したこ
と以外、第１の実施形態の第１タイミング制御回路４９
ａと同一である。遅延回路８１は、nMOSのソースとドレ
インとを接地線VSSに接続したMOSキャパシタ８１ａ、８
１ｂ、８１ｃと、MOSキャパシタ８１ａ、８１ｂのゲー
トを互いに接続する抵抗R9と、MOSキャパシタ８１ｂ、
８１ｃのゲートを互いに接続する抵抗R10と、３つの２
入力NANDゲート８１ｄ、８１ｅ、８１ｆとで構成されて
いる。抵抗R9、R10は、拡散層抵抗等で形成されてい
る。
の詳細を示している。第１タイミング制御回路７９ａ
は、遅延回路５３の代わりに遅延回路８１を使用したこ
と以外、第１の実施形態の第１タイミング制御回路４９
ａと同一である。遅延回路８１は、nMOSのソースとドレ
インとを接地線VSSに接続したMOSキャパシタ８１ａ、８
１ｂ、８１ｃと、MOSキャパシタ８１ａ、８１ｂのゲー
トを互いに接続する抵抗R9と、MOSキャパシタ８１ｂ、
８１ｃのゲートを互いに接続する抵抗R10と、３つの２
入力NANDゲート８１ｄ、８１ｅ、８１ｆとで構成されて
いる。抵抗R9、R10は、拡散層抵抗等で形成されてい
る。
【０１４１】MOSキャパシタ８１ａのゲートは、論理回
路５５の出力に接続されている。MOSキャパシタ８１ｂ
のゲートは、NANDゲート８１ｄの一方の入力に接続され
ている。MOSキャパシタ８１ｃのゲートは、NANDゲート
８１ｅの一方の入力に接続されている。NANDゲート８１
ｄの他方の入力には、制御信号C5が供給されている。NA
NDゲート８１ｅの他方の入力には、制御信号C6が供給さ
れている。NANDゲート８１ｆの入力には、それぞれNAND
ゲート８１ｄ、８１ｅの出力が接続されている。NANDゲ
ート８１ｆの出力は、論理回路５７の入力に接続されて
いる。
路５５の出力に接続されている。MOSキャパシタ８１ｂ
のゲートは、NANDゲート８１ｄの一方の入力に接続され
ている。MOSキャパシタ８１ｃのゲートは、NANDゲート
８１ｅの一方の入力に接続されている。NANDゲート８１
ｄの他方の入力には、制御信号C5が供給されている。NA
NDゲート８１ｅの他方の入力には、制御信号C6が供給さ
れている。NANDゲート８１ｆの入力には、それぞれNAND
ゲート８１ｄ、８１ｅの出力が接続されている。NANDゲ
ート８１ｆの出力は、論理回路５７の入力に接続されて
いる。
【０１４２】図２０は、第２タイミング制御回路７９ｂ
の詳細を示している。第２タイミング制御回路７９ｂ
は、遅延回路５３の代わりに遅延回路８１を使用したこ
と以外、第１の実施形態の第２タイミング制御回路４９
ｂと同一である。遅延回路８１は、第１タイミング制御
回路７９ａの遅延回路と同一である。図２１は、制御回
路８３の詳細を示している。
の詳細を示している。第２タイミング制御回路７９ｂ
は、遅延回路５３の代わりに遅延回路８１を使用したこ
と以外、第１の実施形態の第２タイミング制御回路４９
ｂと同一である。遅延回路８１は、第１タイミング制御
回路７９ａの遅延回路と同一である。図２１は、制御回
路８３の詳細を示している。
【０１４３】制御回路８３は、２つのヒューズ回路７３
と、２つのオア回路７５と、コマンド制御回路８５とで
構成されている。各オア回路８５の一方の入力には、そ
れぞれヒューズ回路７３の出力が接続されている。各オ
ア回路７５の他方の入力には、それぞれコマンド制御回
路７７の出力信号OUT5、OUT6が供給されている。出力信
号OUT5が供給されるオア回路７５の出力からは、制御信
号C5が出力されている。出力信号OUT6が供給されるオア
回路７５の出力からは、それぞれ制御信号C6が出力され
ている。
と、２つのオア回路７５と、コマンド制御回路８５とで
構成されている。各オア回路８５の一方の入力には、そ
れぞれヒューズ回路７３の出力が接続されている。各オ
ア回路７５の他方の入力には、それぞれコマンド制御回
路７７の出力信号OUT5、OUT6が供給されている。出力信
号OUT5が供給されるオア回路７５の出力からは、制御信
号C5が出力されている。出力信号OUT6が供給されるオア
回路７５の出力からは、それぞれ制御信号C6が出力され
ている。
【０１４４】コマンド制御回路８５は、外部端子を使用
してチップに所定の活性化期間変更コマンドを供給する
ことで、活性化される。コマンド制御回路８５は、活性
化期間変更コマンドに応じて、出力信号OUT5、OUT6の全
てを低レベル、またはいずれかを高レベルにする機能を
有している。
してチップに所定の活性化期間変更コマンドを供給する
ことで、活性化される。コマンド制御回路８５は、活性
化期間変更コマンドに応じて、出力信号OUT5、OUT6の全
てを低レベル、またはいずれかを高レベルにする機能を
有している。
【０１４５】上述した半導体集積回路では、まず、外部
から活性化タイミング変更コマンドが供給される。コマ
ンド制御回路８５は、出力信号OUT5、OUT6のいずれかを
順次高レベルにする。そして、データの書き込み評価お
よび読み出し評価が行われる。例えば、出力信号OUT5が
高レベルのとき、制御回路８３は、制御信号C5を高レベ
ルにし、制御信号C6を低レベルにする。
から活性化タイミング変更コマンドが供給される。コマ
ンド制御回路８５は、出力信号OUT5、OUT6のいずれかを
順次高レベルにする。そして、データの書き込み評価お
よび読み出し評価が行われる。例えば、出力信号OUT5が
高レベルのとき、制御回路８３は、制御信号C5を高レベ
ルにし、制御信号C6を低レベルにする。
【０１４６】図１９に示した第１タイミング制御回路７
９ａは、NANDゲート８１ｄを活性化し、NANDゲート８１
ｅを非活性化し、読み出し制御信号SEBZを出力する。同
様に、図２０に示した第２タイミング制御回路７９ｂ
は、書き込み制御信号WAEZを出力する。データの書き込
み評価および読み出し評価により、外部から直接測定で
きない各信号SEBZ、WAEZの最適な活性化タイミングが間
接的に求められる。評価結果に基づいてホトマスクの変
更あるいは製造プロセスの変更を行うことで、チップの
特性が改善され、歩留が向上する。
９ａは、NANDゲート８１ｄを活性化し、NANDゲート８１
ｅを非活性化し、読み出し制御信号SEBZを出力する。同
様に、図２０に示した第２タイミング制御回路７９ｂ
は、書き込み制御信号WAEZを出力する。データの書き込
み評価および読み出し評価により、外部から直接測定で
きない各信号SEBZ、WAEZの最適な活性化タイミングが間
接的に求められる。評価結果に基づいてホトマスクの変
更あるいは製造プロセスの変更を行うことで、チップの
特性が改善され、歩留が向上する。
【０１４７】この後、図２１に示した所定のヒューズ７
３ａを溶断することで、各信号SEBZ、WAEZの活性化タイ
ミングは、最適な値に固定される。例えば、最適な活性
化タイミングが、出力信号OUT5を高レベルにしたときで
ある場合、制御信号C5を出力するオア回路７５に接続さ
れたヒューズ７３ａが溶断される。ヒューズの溶断は、
例えば、評価を行ったチップと同一の製造ロットのチッ
プについて全て行われる。ヒューズ溶断後、活性化タイ
ミング変更コマンドの入力禁止等をすることで、コマン
ド制御回路８５は、出力信号OUT5、OUT6を全て低レベル
にする。
３ａを溶断することで、各信号SEBZ、WAEZの活性化タイ
ミングは、最適な値に固定される。例えば、最適な活性
化タイミングが、出力信号OUT5を高レベルにしたときで
ある場合、制御信号C5を出力するオア回路７５に接続さ
れたヒューズ７３ａが溶断される。ヒューズの溶断は、
例えば、評価を行ったチップと同一の製造ロットのチッ
プについて全て行われる。ヒューズ溶断後、活性化タイ
ミング変更コマンドの入力禁止等をすることで、コマン
ド制御回路８５は、出力信号OUT5、OUT6を全て低レベル
にする。
【０１４８】したがって、ヒューズ７３ａを溶断するこ
とで、ホトマスクの変更、製造プロセスの変更を行うこ
となく、最適なタイミングで動作するチップが製造され
る。さらに、チップ毎に各信号SEBZ、WAEZの活性化タイ
ミングを変更可能なため、ウエハ上でのチップの位置、
製造ロット内でのウエハの位置、あるいは製造ロットに
依存するチップの特性のばらつきを抑えることが可能に
なる。
とで、ホトマスクの変更、製造プロセスの変更を行うこ
となく、最適なタイミングで動作するチップが製造され
る。さらに、チップ毎に各信号SEBZ、WAEZの活性化タイ
ミングを変更可能なため、ウエハ上でのチップの位置、
製造ロット内でのウエハの位置、あるいは製造ロットに
依存するチップの特性のばらつきを抑えることが可能に
なる。
【０１４９】この実施形態の半導体集積回路において
も、上述した第１および第３の実施形態と同様の効果を
得ることができる。さらに、この実施形態では、外部か
ら活性化タイミング変更コマンドを入力することで、各
信号SEBZ、WAEZの活性化タイミングを変更可能にした。
このため、評価結果に基づいてホトマスクの変更あるい
は製造プロセスの変更を行うことで、チップの特性を改
善することができ、歩留を向上することができる。
も、上述した第１および第３の実施形態と同様の効果を
得ることができる。さらに、この実施形態では、外部か
ら活性化タイミング変更コマンドを入力することで、各
信号SEBZ、WAEZの活性化タイミングを変更可能にした。
このため、評価結果に基づいてホトマスクの変更あるい
は製造プロセスの変更を行うことで、チップの特性を改
善することができ、歩留を向上することができる。
【０１５０】また、ヒューズ７３ａの溶断により、各信
号SEBZ、WAEZの活性化タイミングを変更可能にした。こ
のため、ホトマスクの変更、製造プロセスの変更を行う
ことなく、最適なタイミングで動作するチップを製造す
ることができる。なお、上述した第１の実施形態では、
本発明をSDRAMに適用した例について述べた。しかしな
がら、本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をDRAM、SRAM等の半導体メモリに適
用してもよい。あるいは、DRAMのメモリコアを内蔵した
システムLSIに適用してもよい。
号SEBZ、WAEZの活性化タイミングを変更可能にした。こ
のため、ホトマスクの変更、製造プロセスの変更を行う
ことなく、最適なタイミングで動作するチップを製造す
ることができる。なお、上述した第１の実施形態では、
本発明をSDRAMに適用した例について述べた。しかしな
がら、本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をDRAM、SRAM等の半導体メモリに適
用してもよい。あるいは、DRAMのメモリコアを内蔵した
システムLSIに適用してもよい。
【０１５１】上述した第１の実施形態では、第１タイミ
ング制御回路４９ａ、第２タイミング制御回路４９ｂの
遅延回路５１、５３、論理回路５５、５７を使用して、
読み出し制御信号SEBZおよび書き込み制御信号WAEZの両
方を生成した例について述べた。しかしながら、本発明
はかかる実施形態に限定されるものではない。例えば、
読み出し制御信号SEBZおよび書き込み制御信号WAEZの一
方のみを、遅延回路５１、５３、論理回路５５、５７を
使用して生成してもよい。
ング制御回路４９ａ、第２タイミング制御回路４９ｂの
遅延回路５１、５３、論理回路５５、５７を使用して、
読み出し制御信号SEBZおよび書き込み制御信号WAEZの両
方を生成した例について述べた。しかしながら、本発明
はかかる実施形態に限定されるものではない。例えば、
読み出し制御信号SEBZおよび書き込み制御信号WAEZの一
方のみを、遅延回路５１、５３、論理回路５５、５７を
使用して生成してもよい。
【０１５２】上述した第１の実施形態では、遅延回路５
１をクロックパルス信号CEPZのうちメモリコア部２の脇
の縦方向に沿って形成される配線の負荷と等価な遅延要
素で形成し、遅延回路５３をカラムデコード信号CAZの
配線負荷と等価な遅延要素で形成した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、遅延回路５１を、クロックパ
ルス信号CEPZの配線と幅・長さが同一の配線を使用して
形成し、遅延回路５３をカラムデコード信号CAZ配線と
幅・長さが同一の配線を使用して形成してもよい。この
場合、例えば、遅延回路５１の配線を、クロックパルス
信号CEPZの配線に沿って形成してもよい。
１をクロックパルス信号CEPZのうちメモリコア部２の脇
の縦方向に沿って形成される配線の負荷と等価な遅延要
素で形成し、遅延回路５３をカラムデコード信号CAZの
配線負荷と等価な遅延要素で形成した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、遅延回路５１を、クロックパ
ルス信号CEPZの配線と幅・長さが同一の配線を使用して
形成し、遅延回路５３をカラムデコード信号CAZ配線と
幅・長さが同一の配線を使用して形成してもよい。この
場合、例えば、遅延回路５１の配線を、クロックパルス
信号CEPZの配線に沿って形成してもよい。
【０１５３】上述した第１の実施形態では、論理回路５
５、５７をデコード回路１０ａ、デコーダ回路４ａと同
一に形成した例について述べた。しかしながら、本発明
はかかる実施形態に限定されるものではない。例えば、
論理回路５５、５７をデコード回路１０ａ、デコーダ回
路４ａと等価の遅延要素を使用して形成してもよい。上
述した第１の実施形態では、遅延回路５３の遅延時間
を、カラムデコード信号CAZの配線負荷の平均値に合わ
せた例について述べた。しかしながら、本発明はかかる
実施形態に限定されるものではない。例えば、遅延回路
５３の遅延時間を、カラムデコード信号CAZの配線負荷
の最悪値に合わせてもよい。
５、５７をデコード回路１０ａ、デコーダ回路４ａと同
一に形成した例について述べた。しかしながら、本発明
はかかる実施形態に限定されるものではない。例えば、
論理回路５５、５７をデコード回路１０ａ、デコーダ回
路４ａと等価の遅延要素を使用して形成してもよい。上
述した第１の実施形態では、遅延回路５３の遅延時間
を、カラムデコード信号CAZの配線負荷の平均値に合わ
せた例について述べた。しかしながら、本発明はかかる
実施形態に限定されるものではない。例えば、遅延回路
５３の遅延時間を、カラムデコード信号CAZの配線負荷
の最悪値に合わせてもよい。
【０１５４】上述した第３の実施形態では、クロックパ
ルス信号CEPZ、WCEPZの活性化期間を変更することで、
カラム選択信号CLZ、読み出し制御信号SEBZ、書き込み
制御信号WAEZの活性化期間を変更した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、第１クロックパルス生成回路
６７を複数個設け、カラム選択信号CLZ、読み出し制御
信号SEBZ、書き込み制御信号WAEZの活性化期間をそれぞ
れ変更してもよい。
ルス信号CEPZ、WCEPZの活性化期間を変更することで、
カラム選択信号CLZ、読み出し制御信号SEBZ、書き込み
制御信号WAEZの活性化期間を変更した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、第１クロックパルス生成回路
６７を複数個設け、カラム選択信号CLZ、読み出し制御
信号SEBZ、書き込み制御信号WAEZの活性化期間をそれぞ
れ変更してもよい。
【０１５５】上述した第４の実施形態では、読み出し制
御信号SEBZ、書き込み制御信号WAEZの活性化タイミング
を変更する回路を備えた例について述べた。しかしなが
ら、本発明はかかる実施形態に限定されるものではな
い。例えば、第３の実施形態に示したように、カラム選
択信号CLZ、読み出し制御信号SEBZ、書き込み制御信号W
AEZの活性化期間を変更する回路を、さらに備えてもよ
い。
御信号SEBZ、書き込み制御信号WAEZの活性化タイミング
を変更する回路を備えた例について述べた。しかしなが
ら、本発明はかかる実施形態に限定されるものではな
い。例えば、第３の実施形態に示したように、カラム選
択信号CLZ、読み出し制御信号SEBZ、書き込み制御信号W
AEZの活性化期間を変更する回路を、さらに備えてもよ
い。
【０１５６】以上の実施形態において説明した発明を整
理して、以下の項を開示する。 （１）請求項１記載の半導体集積回路において、前記タ
イミング制御回路４９は、前記信号経路に存在する回路
と同一の回路または等価の遅延要素を備えていることを
特徴とする。
理して、以下の項を開示する。 （１）請求項１記載の半導体集積回路において、前記タ
イミング制御回路４９は、前記信号経路に存在する回路
と同一の回路または等価の遅延要素を備えていることを
特徴とする。
【０１５７】この半導体集積回路では、タイミング制御
回路４９の回路の特性が、信号経路に存在する回路の特
性と同一または等価になる。このため、スイッチ制御信
号CLZのタイミングに対する読み出し制御信号SEBZまた
は書き込み制御信号WAEZのタイミングのずれ量が、チッ
プの動作環境、製造条件により大きく変動することはな
い。一定になる。特に、低電圧動作電圧時におけるタイ
ミングのずれ量の変動が少なくなる。この結果、従来に
比べ、低電圧動作を考慮したタイミング設計が容易にな
り、高速動作が可能になる。
回路４９の回路の特性が、信号経路に存在する回路の特
性と同一または等価になる。このため、スイッチ制御信
号CLZのタイミングに対する読み出し制御信号SEBZまた
は書き込み制御信号WAEZのタイミングのずれ量が、チッ
プの動作環境、製造条件により大きく変動することはな
い。一定になる。特に、低電圧動作電圧時におけるタイ
ミングのずれ量の変動が少なくなる。この結果、従来に
比べ、低電圧動作を考慮したタイミング設計が容易にな
り、高速動作が可能になる。
【０１５８】（２）請求項１記載の半導体集積回路にお
いて、前記タイミング制御回路４９は、前記信号経路に
存在する配線と同一または等価の遅延要素を備えている
ことを特徴とする。この半導体集積回路では、タイミン
グ制御回路４９の配線を伝搬する信号の遅延時間が、信
号経路に存在する配線を伝搬する信号の遅延時間と等し
くされるため、スイッチ制御信号CLZのタイミングに対
する読み出し制御信号SEBZまたは書き込み制御信号WAEZ
のタイミングのずれ量が、チップの動作環境、製造条件
により大きく変動することはない。
いて、前記タイミング制御回路４９は、前記信号経路に
存在する配線と同一または等価の遅延要素を備えている
ことを特徴とする。この半導体集積回路では、タイミン
グ制御回路４９の配線を伝搬する信号の遅延時間が、信
号経路に存在する配線を伝搬する信号の遅延時間と等し
くされるため、スイッチ制御信号CLZのタイミングに対
する読み出し制御信号SEBZまたは書き込み制御信号WAEZ
のタイミングのずれ量が、チップの動作環境、製造条件
により大きく変動することはない。
【０１５９】（３）請求項１記載の半導体集積回路にお
いて、前記入出力制御回路は、前記読み出し制御回路８
を備え、前記タイミング制御回路４９は、前記読み出し
制御信号SEBZの活性化タイミングを前記スイッチ制御信
号CLZの活性化タイミングより僅かに遅らせる遅延ゲー
トを備えていることを特徴とする。この半導体集積回路
では、タイミング制御回路４９により生成される読み出
し制御信号SEBZが、常にスイッチ制御信号CLZより遅れ
て活性化される。このため、読み出し制御回路８が、セ
ンスアンプ５の増幅動作前の誤ったデータを取り込むこ
とが防止される。読み出し制御回路８は、増幅された本
来のデータだけを確実に取り込む。
いて、前記入出力制御回路は、前記読み出し制御回路８
を備え、前記タイミング制御回路４９は、前記読み出し
制御信号SEBZの活性化タイミングを前記スイッチ制御信
号CLZの活性化タイミングより僅かに遅らせる遅延ゲー
トを備えていることを特徴とする。この半導体集積回路
では、タイミング制御回路４９により生成される読み出
し制御信号SEBZが、常にスイッチ制御信号CLZより遅れ
て活性化される。このため、読み出し制御回路８が、セ
ンスアンプ５の増幅動作前の誤ったデータを取り込むこ
とが防止される。読み出し制御回路８は、増幅された本
来のデータだけを確実に取り込む。
【０１６０】（４）請求項１記載の半導体集積回路にお
いて、複数の前記センスアンプ５と、複数の前記入出力
制御回路８、９と、前記各センスアンプ５と前記各入出
力制御回路８、９とをそれぞれ接続する複数の前記スイ
ッチ回路６とを備え、前記スイッチ制御回路１０、４
は、前記各スイッチ回路６に対応する複数の前記スイッ
チ制御信号CLZを生成し、前記タイミング制御回路４９
の前記遅延要素は、活性化タイミングが最も遅い前記ス
イッチ制御信号CLZに合わせて形成されていることを特
徴とする。
いて、複数の前記センスアンプ５と、複数の前記入出力
制御回路８、９と、前記各センスアンプ５と前記各入出
力制御回路８、９とをそれぞれ接続する複数の前記スイ
ッチ回路６とを備え、前記スイッチ制御回路１０、４
は、前記各スイッチ回路６に対応する複数の前記スイッ
チ制御信号CLZを生成し、前記タイミング制御回路４９
の前記遅延要素は、活性化タイミングが最も遅い前記ス
イッチ制御信号CLZに合わせて形成されていることを特
徴とする。
【０１６１】この半導体集積回路では、各スイッチ制御
信号CLZと、読み出し制御信号SEBZまたは書き込み制御
信号WAEZとのタイミングのずれ量は、それぞれ相違す
る。しかし、タイミング制御回路４９は、活性化タイミ
ングが最も遅い前記スイッチ制御信号CLZに合わせた遅
延要素を使用して、読み出し制御信号SEBZまたは書き込
み制御信号WAEZを生成する。このため、各スイッチ制御
信号CLZと読み出し制御信号SEBZまたは書き込み制御信
号WAEZとのずれ量は、常に所定の範囲に納まる。したが
って、タイミング設計が容易になる。
信号CLZと、読み出し制御信号SEBZまたは書き込み制御
信号WAEZとのタイミングのずれ量は、それぞれ相違す
る。しかし、タイミング制御回路４９は、活性化タイミ
ングが最も遅い前記スイッチ制御信号CLZに合わせた遅
延要素を使用して、読み出し制御信号SEBZまたは書き込
み制御信号WAEZを生成する。このため、各スイッチ制御
信号CLZと読み出し制御信号SEBZまたは書き込み制御信
号WAEZとのずれ量は、常に所定の範囲に納まる。したが
って、タイミング設計が容易になる。
【０１６２】（５）請求項１記載の半導体集積回路にお
いて、複数の前記センスアンプ５と、複数の前記スイッ
チ回路６と、前記各スイッチ回路６を介してそれぞれ前
記各センスアンプ５に接続される複数の前記入出力制御
回路８、９とを備え、前記スイッチ制御回路１０、４
は、前記各スイッチ回路６に対応する複数の前記スイッ
チ制御信号CLZを生成し、前記タイミング制御回路４９
は、前記各スイッチ制御信号CLZの活性化タイミングに
対応して、複数の前記読み出し制御信号SEBZおよび複数
の前記書き込み制御信号WAEZの少なくとも一方を生成す
ることを特徴とする。
いて、複数の前記センスアンプ５と、複数の前記スイッ
チ回路６と、前記各スイッチ回路６を介してそれぞれ前
記各センスアンプ５に接続される複数の前記入出力制御
回路８、９とを備え、前記スイッチ制御回路１０、４
は、前記各スイッチ回路６に対応する複数の前記スイッ
チ制御信号CLZを生成し、前記タイミング制御回路４９
は、前記各スイッチ制御信号CLZの活性化タイミングに
対応して、複数の前記読み出し制御信号SEBZおよび複数
の前記書き込み制御信号WAEZの少なくとも一方を生成す
ることを特徴とする。
【０１６３】この半導体集積回路では、複数の前記読み
出し制御信号SEBZまたは複数の前記書き込み制御信号WA
EZが生成されるため、各スイッチ制御信号CLZと、各読
み出し制御信号SEBZまたは各書き込み制御信号WAEZとの
タイミングのずれ量の相違が少なくされる。したがっ
て、スイッチ制御信号CLZと読み出し制御信号SEBZまた
は書き込み制御信号WAEZとのずれ量を最小限にしてタイ
ミング設計を行うことが可能になる。この結果、高速動
作が可能になる。
出し制御信号SEBZまたは複数の前記書き込み制御信号WA
EZが生成されるため、各スイッチ制御信号CLZと、各読
み出し制御信号SEBZまたは各書き込み制御信号WAEZとの
タイミングのずれ量の相違が少なくされる。したがっ
て、スイッチ制御信号CLZと読み出し制御信号SEBZまた
は書き込み制御信号WAEZとのずれ量を最小限にしてタイ
ミング設計を行うことが可能になる。この結果、高速動
作が可能になる。
【０１６４】（６）請求項３記載の半導体集積回路にお
いて、前記書き込み制御信号WAEZは、前記スイッチ制御
信号CLZを生成する信号経路に存在する遅延要素と同一
または等価の遅延要素を使用して生成され該スイッチ制
御信号CLZとほぼ同じタイミングで活性化される第１書
き込み制御信号WEZと、前記スイッチ制御信号CLZを生成
する信号経路に存在する遅延要素と同一または等価の遅
延要素を使用して生成され前記スイッチ制御信号CLZよ
り早いタイミングで活性化される第２書き込み制御信号
WCEP2Zとのオア論理で生成されたことを特徴とする。
いて、前記書き込み制御信号WAEZは、前記スイッチ制御
信号CLZを生成する信号経路に存在する遅延要素と同一
または等価の遅延要素を使用して生成され該スイッチ制
御信号CLZとほぼ同じタイミングで活性化される第１書
き込み制御信号WEZと、前記スイッチ制御信号CLZを生成
する信号経路に存在する遅延要素と同一または等価の遅
延要素を使用して生成され前記スイッチ制御信号CLZよ
り早いタイミングで活性化される第２書き込み制御信号
WCEP2Zとのオア論理で生成されたことを特徴とする。
【０１６５】この半導体集積回路では、書き込み制御信
号WAEZの活性化終了タイミングは、第１書き込み制御信
号WEZにより決められる。第１書き込み制御信号WEZは、
遅延要素を使用して生成される。このため、書き込み制
御信号WAEZの活性化終了タイミングのスイッチ制御信号
CLZに対するずれ量は、チップの動作環境、製造条件に
より大きく変動することはない。
号WAEZの活性化終了タイミングは、第１書き込み制御信
号WEZにより決められる。第１書き込み制御信号WEZは、
遅延要素を使用して生成される。このため、書き込み制
御信号WAEZの活性化終了タイミングのスイッチ制御信号
CLZに対するずれ量は、チップの動作環境、製造条件に
より大きく変動することはない。
【０１６６】書き込み制御信号WAEZの活性化開始タイミ
ングは、第２書き込み制御信号WCEP2Zにより決められ
る。第２書き込み制御信号WCEP2Zは、遅延要素を使用し
て生成される。このため、書き込み制御信号WAEZの活性
化開始タイミングのスイッチ制御信号CLZに対するずれ
量は、チップの動作環境、製造条件により大きく変動す
ることはない。
ングは、第２書き込み制御信号WCEP2Zにより決められ
る。第２書き込み制御信号WCEP2Zは、遅延要素を使用し
て生成される。このため、書き込み制御信号WAEZの活性
化開始タイミングのスイッチ制御信号CLZに対するずれ
量は、チップの動作環境、製造条件により大きく変動す
ることはない。
【０１６７】したがって、書き込み動作時に、書き込み
制御回路９から出力されるデータが、センスアンプ５に
より確実に増幅され、メモリセル７に書き込まれる。 （７）上記（６）記載の半導体集積回路において、前記
第１書き込み制御信号WEZと前記第２書き込み制御信号W
CEP2Zとの活性化期間は、ほぼ同一であることを特徴と
する。
制御回路９から出力されるデータが、センスアンプ５に
より確実に増幅され、メモリセル７に書き込まれる。 （７）上記（６）記載の半導体集積回路において、前記
第１書き込み制御信号WEZと前記第２書き込み制御信号W
CEP2Zとの活性化期間は、ほぼ同一であることを特徴と
する。
【０１６８】この半導体集積回路では、第１書き込み制
御信号WEZと第２書き込み制御信号WCEP2Zとのオア論理
をとるときに、書き込み制御信号WAEZにハザードが発生
することが防止される。 （８）請求項４記載の半導体集積回路において、前記試
験モードは、前記内部信号である内部データ信号を伝達
する内部データバスを互いに接続して、読み書き動作試
験を行う圧縮試験モードであることを特徴とする。
御信号WEZと第２書き込み制御信号WCEP2Zとのオア論理
をとるときに、書き込み制御信号WAEZにハザードが発生
することが防止される。 （８）請求項４記載の半導体集積回路において、前記試
験モードは、前記内部信号である内部データ信号を伝達
する内部データバスを互いに接続して、読み書き動作試
験を行う圧縮試験モードであることを特徴とする。
【０１６９】この半導体集積回路では、試験モード時
に、内部データバスの負荷が増大し、内部データ信号の
波形が緩慢になる。タイミング変更回路４５により、内
部回路の動作タイミングを変えることで、負荷の増大に
より緩慢になった波形に合わせて、最適なタイミングで
動作試験が行われる。タイミング変更回路４５は、通常
動作モード時には、内部データバスの負荷の減少に応じ
て内部回路の動作タイミングを変更し、最適なタイミン
グにする。
に、内部データバスの負荷が増大し、内部データ信号の
波形が緩慢になる。タイミング変更回路４５により、内
部回路の動作タイミングを変えることで、負荷の増大に
より緩慢になった波形に合わせて、最適なタイミングで
動作試験が行われる。タイミング変更回路４５は、通常
動作モード時には、内部データバスの負荷の減少に応じ
て内部回路の動作タイミングを変更し、最適なタイミン
グにする。
【０１７０】（９）上記（８）記載の半導体集積回路に
おいて、前記内部回路を制御する制御信号を備え、前記
タイミング変更回路４５は、前記試験モード時に、前記
制御信号の活性化期間を、通常動作モード時に比べ長く
することを特徴とする。この半導体集積回路では、タイ
ミング変更回路４５は、内部データバスの負荷が増大す
る試験モード時に、内部回路を制御する制御信号の活性
化期間を長くする。そして、試験モード時と通常動作モ
ード時とで、常に最適なタイミングで内部回路の動作が
行われる。
おいて、前記内部回路を制御する制御信号を備え、前記
タイミング変更回路４５は、前記試験モード時に、前記
制御信号の活性化期間を、通常動作モード時に比べ長く
することを特徴とする。この半導体集積回路では、タイ
ミング変更回路４５は、内部データバスの負荷が増大す
る試験モード時に、内部回路を制御する制御信号の活性
化期間を長くする。そして、試験モード時と通常動作モ
ード時とで、常に最適なタイミングで内部回路の動作が
行われる。
【０１７１】試験モード時に制御信号の活性化期間を長
くすることで、例えば、動作タイミングに依存しない物
理的な欠陥による不良が容易に検出される。このため、
半導体集積回路が欠陥救済回路を備えている場合には、
試験モードの結果により、回路の救済を行うことが可能
になる。 （１０）請求項５記載の半導体集積回路において、チッ
プ上にヒューズ７３ａを備え、前記活性化期間は、前記
ヒューズ７３ａの溶断により所定値に固定可能であるこ
とを特徴とする。
くすることで、例えば、動作タイミングに依存しない物
理的な欠陥による不良が容易に検出される。このため、
半導体集積回路が欠陥救済回路を備えている場合には、
試験モードの結果により、回路の救済を行うことが可能
になる。 （１０）請求項５記載の半導体集積回路において、チッ
プ上にヒューズ７３ａを備え、前記活性化期間は、前記
ヒューズ７３ａの溶断により所定値に固定可能であるこ
とを特徴とする。
【０１７２】この半導体集積回路では、まず、スイッチ
制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信
号WAEZの少なくともいずれかの活性化期間が間接的に評
価され、各制御信号の最適な活性化期間が判定される。
この後、所定のヒューズ７３ａが溶断され、各制御信号
の活性化期間が最適値に固定される。このため、ホトマ
スクの変更、製造プロセスの変更を行うことなく、最適
なタイミングで動作するチップが製造される。
制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信
号WAEZの少なくともいずれかの活性化期間が間接的に評
価され、各制御信号の最適な活性化期間が判定される。
この後、所定のヒューズ７３ａが溶断され、各制御信号
の活性化期間が最適値に固定される。このため、ホトマ
スクの変更、製造プロセスの変更を行うことなく、最適
なタイミングで動作するチップが製造される。
【０１７３】また、チップ毎に上記制御信号の活性化期
間を変更可能なため、ウエハ上でのチップの位置、製造
ロット内でのウエハの位置、あるいは製造ロットに依存
するチップの特性のばらつきが抑えられる。 （１１）請求項５記載の半導体集積回路において、スイ
ッチ制御信号CLZ、読み出し制御信号SEBZ、書き込み制
御信号WAEZの少なくともいずれかの活性化タイミングを
変更する活性化タイミング変更回路７９ａ、７９ｂ、８
３を備えていることを特徴とする。
間を変更可能なため、ウエハ上でのチップの位置、製造
ロット内でのウエハの位置、あるいは製造ロットに依存
するチップの特性のばらつきが抑えられる。 （１１）請求項５記載の半導体集積回路において、スイ
ッチ制御信号CLZ、読み出し制御信号SEBZ、書き込み制
御信号WAEZの少なくともいずれかの活性化タイミングを
変更する活性化タイミング変更回路７９ａ、７９ｂ、８
３を備えていることを特徴とする。
【０１７４】この半導体集積回路では、スイッチ制御信
号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZ
の少なくともいずれかの活性化タイミングを変更して、
読み出し動作または書き込み動作を行うことで、外部か
ら直接測定できないこれ等制御信号の活性化タイミング
が間接的に評価され、各制御信号の最適な活性化タイミ
ングが判定される。
号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZ
の少なくともいずれかの活性化タイミングを変更して、
読み出し動作または書き込み動作を行うことで、外部か
ら直接測定できないこれ等制御信号の活性化タイミング
が間接的に評価され、各制御信号の最適な活性化タイミ
ングが判定される。
【０１７５】評価結果に基づいてホトマスクの変更ある
いは製造プロセスの変更を行うことで、チップの特性が
改善され、歩留が向上する。 （１２）上記（１１）記載の半導体集積回路において、
チップ上にヒューズ７３ａを備え、前記活性化タイミン
グは、前記ヒューズ７３ａの溶断により所定値に固定可
能であることを特徴とする。
いは製造プロセスの変更を行うことで、チップの特性が
改善され、歩留が向上する。 （１２）上記（１１）記載の半導体集積回路において、
チップ上にヒューズ７３ａを備え、前記活性化タイミン
グは、前記ヒューズ７３ａの溶断により所定値に固定可
能であることを特徴とする。
【０１７６】この半導体集積回路では、まず、スイッチ
制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信
号WAEZの少なくともいずれかの活性化タイミングが間接
的に評価され、各制御信号の最適な活性化タイミングが
判定される。この後、所定のヒューズ７３ａが溶断さ
れ、各制御信号の活性化タイミングが最適値に固定され
る。このため、マスクの変更、製造プロセスの変更を行
うことなく、最適なタイミングで動作するチップが製造
される。
制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信
号WAEZの少なくともいずれかの活性化タイミングが間接
的に評価され、各制御信号の最適な活性化タイミングが
判定される。この後、所定のヒューズ７３ａが溶断さ
れ、各制御信号の活性化タイミングが最適値に固定され
る。このため、マスクの変更、製造プロセスの変更を行
うことなく、最適なタイミングで動作するチップが製造
される。
【０１７７】また、チップ毎に活性化タイミングを変更
可能なため、ウエハ上でのチップの位置、製造ロット内
でのウエハの位置、あるいは製造ロットに依存するチッ
プの特性のばらつきが抑えられる。
可能なため、ウエハ上でのチップの位置、製造ロット内
でのウエハの位置、あるいは製造ロットに依存するチッ
プの特性のばらつきが抑えられる。
【０１７８】
【発明の効果】請求項１の半導体集積回路では、スイッ
チ制御信号と、読み出し制御信号または書き込み制御信
号とタイミングのずれ量が、製造プロセスの変動、動作
電圧の変動、および周囲温度の変動による影響を受けて
変動することを最小限にすることができる。これ等ずれ
量を最小限にしてタイミング設計を行うことで、チップ
を高速動作することができる。高速動作を追求しない場
合には、他の回路のタイミング余裕を大きくすることが
でき、歩留を向上することができる。
チ制御信号と、読み出し制御信号または書き込み制御信
号とタイミングのずれ量が、製造プロセスの変動、動作
電圧の変動、および周囲温度の変動による影響を受けて
変動することを最小限にすることができる。これ等ずれ
量を最小限にしてタイミング設計を行うことで、チップ
を高速動作することができる。高速動作を追求しない場
合には、他の回路のタイミング余裕を大きくすることが
でき、歩留を向上することができる。
【０１７９】請求項２の半導体集積回路では、回路全体
として、各スイッチ制御信号と読み出し制御信号または
書き込み制御信号とのずれ量を最小限にすることができ
る。請求項３の半導体集積回路では、十分な書き込み電
圧でメモリセルにデータを書き込むことができる。請求
項４の半導体集積回路では、通常動作時に、圧縮試験モ
ード時の回路負荷等を考慮することなく、最適なタイミ
ングでデータの読み書きを行うことができる。
として、各スイッチ制御信号と読み出し制御信号または
書き込み制御信号とのずれ量を最小限にすることができ
る。請求項３の半導体集積回路では、十分な書き込み電
圧でメモリセルにデータを書き込むことができる。請求
項４の半導体集積回路では、通常動作時に、圧縮試験モ
ード時の回路負荷等を考慮することなく、最適なタイミ
ングでデータの読み書きを行うことができる。
【０１８０】請求項５の半導体集積回路では、外部から
は測定できないスイッチ制御信号、読み出し制御信号、
書き込み制御信号の活性化期間を間接的に評価すること
ができる。各制御信号の最適な活性化期間を判定するこ
とができる。評価結果に基づいてホトマスクの変更ある
いは製造プロセスの変更を行うことで、チップの特性を
改善することができ、歩留を向上することができる。
は測定できないスイッチ制御信号、読み出し制御信号、
書き込み制御信号の活性化期間を間接的に評価すること
ができる。各制御信号の最適な活性化期間を判定するこ
とができる。評価結果に基づいてホトマスクの変更ある
いは製造プロセスの変更を行うことで、チップの特性を
改善することができ、歩留を向上することができる。
【図１】請求項１ないし請求項４に記載の発明の基本原
理を示すブロック図である。
理を示すブロック図である。
【図２】請求項５に記載の発明の基本原理を示すブロッ
ク図である。
ク図である。
【図３】本発明の半導体集積回路の第１の実施形態を示
すチップの全体構成図である。
すチップの全体構成図である。
【図４】カラムアドレス系の主要な回路および主要な信
号の流れを示すブロック図である。
号の流れを示すブロック図である。
【図５】図４のクロックバッファの回路図である。
【図６】図４の第１クロックパルス生成回路の回路図で
ある。
ある。
【図７】図４の第２クロックパルス生成回路の回路図で
ある。
ある。
【図８】図４のタイミング制御回路内に設けられた第１
タイミング制御回路ａの回路図である。
タイミング制御回路ａの回路図である。
【図９】図４のタイミング制御回路内に設けられた第２
タイミング制御回路の回路図である。
タイミング制御回路の回路図である。
【図１０】第１の実施形態におけるSDRAMの読み出し動
作時の主要な信号のタイミング図である。
作時の主要な信号のタイミング図である。
【図１１】第１の実施形態におけるSDRAMの書き込み動
作時の主要な信号のタイミング図である。
作時の主要な信号のタイミング図である。
【図１２】第１の実施形態における圧縮試験モード時の
書き込み動作での主要な信号のタイミング図である。
書き込み動作での主要な信号のタイミング図である。
【図１３】第２の実施形態における第１タイミング制御
回路の回路図である。
回路の回路図である。
【図１４】第２の実施形態における第２タイミング制御
回路の回路図である。
回路の回路図である。
【図１５】第２の実施形態におけるメモリコア部のブロ
ック図である。
ック図である。
【図１６】第３の実施形態における第１クロックパルス
生成回路の回路図である。
生成回路の回路図である。
【図１７】第３の実施形態における第２クロックパルス
生成回路の回路図である。
生成回路の回路図である。
【図１８】第３の実施形態における制御回路の回路図で
ある。
ある。
【図１９】第４の実施形態における第１タイミング制御
回路の回路図である。
回路の回路図である。
【図２０】第４の実施形態における第２タイミング制御
回路の回路図である。
回路の回路図である。
【図２１】第４の実施形態における制御回路の回路図で
ある。
ある。
【図２２】従来のSDRAMの全体構成図である。
【図２３】従来のカラムアドレス系の主要な回路および
主要な信号の流れを示すブロック図である。
主要な信号の流れを示すブロック図である。
【図２４】図２３のクロックバッファの回路図である。
【図２５】図２３のクロックパルス生成回路の回路図で
ある。
ある。
【図２６】従来のクロックパルス信号CEPZのタイミング
図である。
図である。
【図２７】図２３のプリデコーダの回路図である。
【図２８】図２３のメインデコーダの回路図である。
【図２９】図２３のタイミング制御回路の回路図であ
る。
る。
【図３０】図２３のリセット回路およびその周辺の回路
図である。
図である。
【図３１】図２３のセンスバッファの回路図である。
【図３２】図２３のライトアンプの回路図である。
【図３３】図２３のデータ入力回路およびその周辺の回
路図である。
路図である。
【図３４】従来のSDRAMの読み出し動作時の主要な信号
のタイミング図である。
のタイミング図である。
【図３５】従来のSDRAMの書き込み動作時の主要な信号
のタイミング図である。
のタイミング図である。
【図３６】従来の圧縮試験モード時における書き込み動
作を示すタイミング図である。
作を示すタイミング図である。
【図３７】従来の圧縮試験モード時における読み出し動
作を示すタイミング図である。
作を示すタイミング図である。
【図３８】従来の書き込み動作時のビット線信号を示す
タイミング図である。
タイミング図である。
２ メモリコア部 ４ メインデコーダ ５ センスアンプ ６ スイッチ回路 ７ メモリセル ８ センスバッファ ９ ライトアンプ １０ プリデコーダ １１ パッド １２ データ入出力回路 １６ リセット回路 １７ 試験回路 １８ 制御回路 ４０ SDRAM ４１ 周辺回路部 ４３ クロックバッファ ４５ 第１クロックパルス生成回路 ４７ 第２クロックパルス生成回路 ４９ タイミング制御回路 ５１ 遅延回路 ５３ 遅延回路 ５５ 論理回路 ５７ 論理回路 ５９ 遅延ゲート ６１ オア回路 ６３ａ 第１タイミング制御回路 ６３ｂ 第２タイミング制御回路 ６５ 遅延回路 ６７ 第１クロックパルス生成回路 ６９ 第２クロックパルス生成回路 ７１ 制御回路 ７３ ヒューズ回路 ７５ オア回路 ７７ コマンド制御回路 ７９ａ 第１タイミング制御回路 ７９ｂ 第２タイミング制御回路 ８１ 遅延回路 ８３ 制御回路 ８５ コマンド制御回路 BLZ、BLX ビット線信号 CAZ カラムデコード信号 CEPZ、WCEPZ クロックパルス信号 CLK クロック信号 CLKZ、CLKWZ 内部クロック信号 CLZ カラム選択信号 GDBZ、GDBX 内部データ信号 RDBZ 読み出しデータ信号 SEBZ、SEB0Z 読み出し制御信号 TESZ 試験信号 TRDBZ、TRDBX 試験時読み出しデータ信号 TWDBZ 試験時書き込みデータ信号 WAEZ、WAE0Z 書き込み制御信号 WCEP2Z、WCEP20Z 第２書き込み制御信号 WDBZ 書き込みデータ信号 WEZ、WE0Z 第１書き込み制御信号
Claims (5)
- 【請求項１】 メモリセルと、 前記メモリセルに読み書きするデータの増幅を行うセン
スアンプと、 読み出し動作時に前記センスアンプで増幅された前記デ
ータを取り込む読み出し制御回路、および書き込み動作
時に前記データを該センスアンプに出力する書き込み制
御回路の少なくとも一方を有する入出力制御回路と、 前記センスアンプと前記入出力制御回路とを接続する前
記データの伝達経路を断続するスイッチ回路と、 前記読み出し動作時および前記書き込み動作時に使用す
る基本タイミング信号を生成する基本タイミング信号生
成回路と、 前記基本タイミング信号を受けて、前記入出力制御回路
を制御する読み出し制御信号および書き込み制御信号の
少なくとも一方を生成するタイミング制御回路と、 前記基本タイミング信号を受けて、前記スイッチ回路を
オン・オフ制御する前記スイッチ制御信号を生成するス
イッチ制御回路とを備え、 前記タイミング制御回路は、前記基本タイミング信号を
出力する前記基本タイミング信号生成回路の出力ノード
から前記スイッチ制御回路に供給される前記スイッチ制
御信号の入力ノードまでの信号経路に存在する遅延要素
と同一または等価の遅延要素を備え、該遅延要素を使用
して、前記読み出し制御信号および前記書き込み制御信
号の少なくとも一方を生成することを特徴とする半導体
集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 複数の前記センスアンプと、複数の前記入出力制御回路
と、前記各センスアンプと前記各入出力制御回路とをそ
れぞれ接続する複数の前記スイッチ回路とを備え、 前記スイッチ制御回路は、前記各スイッチ回路に対応す
る複数の前記スイッチ制御信号を生成し、 前記タイミング制御回路の前記遅延要素は、前記各スイ
ッチ制御信号の活性化タイミングの平均値に合わせて形
成されていることを特徴とする半導体集積回路。 - 【請求項３】 メモリセルと、 前記メモリセルに読み書きするデータの増幅を行うセン
スアンプと、 書き込み動作時に活性化される書き込み制御信号を受け
て、前記データを前記センスアンプに出力する書き込み
制御回路と、 書き込み動作時に活性化されるスイッチ制御信号を受け
て、前記センスアンプと前記書き込み制御回路との間の
前記データの伝達経路を接続するスイッチ回路とを備
え、 前記書き込み制御信号の活性化期間は、前記スイッチ制
御信号の活性化期間を含むことを特徴とする半導体集積
回路。 - 【請求項４】 内部回路の動作を行う通常動作モード
と、前記内部回路の動作試験を行う試験モードとを備
え、 前記通常動作モード時と前記試験モード時とで変化する
内部信号経路の負荷に応じて、前記内部回路の動作タイ
ミングを変更するタイミング変更回路を備えたことを特
徴とする半導体集積回路。 - 【請求項５】 メモリセルと、 前記メモリセルに読み書きするデータの増幅を行うセン
スアンプと、 読み出し動作時に前記センスアンプで増幅された前記デ
ータを取り込む読み出し制御回路、および書き込み動作
時に前記データを該センスアンプに出力する書き込み制
御回路の少なくとも一方を有する入出力制御回路と、 前記センスアンプと前記入出力制御回路とを接続する前
記データの伝達経路を断続するスイッチ回路と、 前記基本タイミング信号を受けて、前記入出力制御回路
を制御する読み出し制御信号および書き込み制御信号の
少なくとも一方を生成するタイミング制御回路と、 前記基本タイミング信号を受けて、前記スイッチ回路を
オン・オフ制御するスイッチ制御信号を生成するスイッ
チ制御回路と、 前記スイッチ制御信号、前記読み出し制御信号、前記書
き込み制御信号の少なくともいずれかの活性化期間を変
更する活性化期間変更回路を備えたことを特徴とする半
導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167001A JP2000357391A (ja) | 1999-06-14 | 1999-06-14 | 半導体集積回路 |
| US09/533,886 US6212092B1 (en) | 1999-06-14 | 2000-03-22 | Semiconductor integrated circuit |
| KR1020000016052A KR100575412B1 (ko) | 1999-06-14 | 2000-03-29 | 반도체 집적 회로 |
| TW089105960A TW441090B (en) | 1999-06-14 | 2000-03-30 | Semiconductor intergrated circuit |
| US09/775,570 US6404663B2 (en) | 1999-06-14 | 2001-02-05 | Semiconductor integrated circuit having testing mode for modifying operation timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167001A JP2000357391A (ja) | 1999-06-14 | 1999-06-14 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004116059A Division JP2004206879A (ja) | 2004-04-09 | 2004-04-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357391A true JP2000357391A (ja) | 2000-12-26 |
Family
ID=15841550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11167001A Pending JP2000357391A (ja) | 1999-06-14 | 1999-06-14 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6212092B1 (ja) |
| JP (1) | JP2000357391A (ja) |
| KR (1) | KR100575412B1 (ja) |
| TW (1) | TW441090B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003194885A (ja) * | 2001-12-25 | 2003-07-09 | Mitsubishi Electric Corp | 半導体デバイスの動作タイミングのテスト装置及びテスト方法 |
| US6934899B2 (en) * | 2002-01-30 | 2005-08-23 | Etron Technology, Inc. | Variable self-time scheme for write recovery by low speed tester |
| DE10245712A1 (de) * | 2002-10-01 | 2004-04-22 | Infineon Technologies Ag | Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten |
| US7937557B2 (en) | 2004-03-16 | 2011-05-03 | Vns Portfolio Llc | System and method for intercommunication between computers in an array |
| US6958943B1 (en) | 2004-05-12 | 2005-10-25 | International Business Machines Corporation | Programmable sense amplifier timing generator |
| US7397696B1 (en) * | 2004-12-28 | 2008-07-08 | Spansion Llc | Current sensing architecture for high bitline voltage, rail to rail output swing and Vcc noise cancellation |
| KR100683265B1 (ko) * | 2005-02-16 | 2007-02-15 | 하이텍 주식회사 | 광학적 검사 장치의 인쇄회로기판 자동 공급 취출장치 |
| US7904695B2 (en) * | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous power saving computer |
| US7904615B2 (en) * | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous computer communication |
| US7966481B2 (en) | 2006-02-16 | 2011-06-21 | Vns Portfolio Llc | Computer system and method for executing port communications without interrupting the receiving computer |
| KR100809690B1 (ko) * | 2006-07-14 | 2008-03-07 | 삼성전자주식회사 | 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법 |
| US8432195B2 (en) | 2010-11-05 | 2013-04-30 | Qualcomm Incorporated | Latch circuits with synchronous data loading and self-timed asynchronous data capture |
| US9564881B2 (en) * | 2015-05-22 | 2017-02-07 | Qualcomm Incorporated | Area-efficient metal-programmable pulse latch design |
| US9979394B2 (en) | 2016-02-16 | 2018-05-22 | Qualcomm Incorporated | Pulse-generator |
| US11263428B2 (en) | 2017-07-09 | 2022-03-01 | Ringo Ai, Inc. | Electromagnetic emitters and detectors for electronic devices |
| WO2019014147A2 (en) | 2017-07-09 | 2019-01-17 | Lumenetix, Inc. | TECHNIQUES FOR CREATING CHARACTERIZATION MATRICES FOR REFLECTANCE, LIGHTING OR SENSOR RESPONSE |
| US11436858B2 (en) | 2017-07-09 | 2022-09-06 | Ringo Ai, Inc. | Characterizing reflectance, illuminance, and sensor response for electromagnetic radiation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769584A (en) * | 1980-10-15 | 1982-04-28 | Toshiba Corp | Non-volatile semiconductor memory |
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| US6105152A (en) * | 1993-04-13 | 2000-08-15 | Micron Technology, Inc. | Devices and methods for testing cell margin of memory devices |
| US5801985A (en) * | 1995-07-28 | 1998-09-01 | Micron Technology, Inc. | Memory system having programmable control parameters |
-
1999
- 1999-06-14 JP JP11167001A patent/JP2000357391A/ja active Pending
-
2000
- 2000-03-22 US US09/533,886 patent/US6212092B1/en not_active Expired - Lifetime
- 2000-03-29 KR KR1020000016052A patent/KR100575412B1/ko not_active IP Right Cessation
- 2000-03-30 TW TW089105960A patent/TW441090B/zh not_active IP Right Cessation
-
2001
- 2001-02-05 US US09/775,570 patent/US6404663B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20010008488A1 (en) | 2001-07-19 |
| US6404663B2 (en) | 2002-06-11 |
| KR20010029609A (ko) | 2001-04-06 |
| KR100575412B1 (ko) | 2006-05-03 |
| TW441090B (en) | 2001-06-16 |
| US6212092B1 (en) | 2001-04-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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