KR100575412B1 - 반도체 집적 회로 - Google Patents

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KR100575412B1
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Abstract

본 발명은 반도체 집적 회로에 있어서, 내부 회로를 제어하는 제어 신호의 타이밍 편차량 변동을 최소한으로 하는 것을 목적으로 한다.
본 발명은 메모리 셀과, 센스 증폭기와, 독출 제어 회로 및 기록 제어 회로 중 적어도 한쪽을 갖는 입출력 제어 회로와, 센스 증폭기와 입출력 제어 회로를 접속하는 스위치 회로와, 기준 타이밍 신호를 생성하는 기준 타이밍 신호 생성 회로와, 독출 제어 신호 및 기록 제어 신호 중 적어도 한쪽을 생성하는 타이밍 제어 회로와, 스위치 회로를 제어하는 스위치 제어 신호를 생성하는 스위치 제어 회로를 구비하고, 타이밍 제어 회로는 기준 타이밍 신호 생성 회로의 출력 노드로부터 스위치 제어 회로의 입력 노드까지의 지연 요소와 동일 또는 등가의 지연 요소를 구비하며, 이 지연 요소를 사용하여 독출 제어 신호 및 기록 제어 신호 중 적어도 한쪽을 생성한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 청구범위 제3항 내지 제4항에 기재한 발명의 기본 원리를 도시한 블록도.
도 2는 청구범위 제5항에 기재한 발명의 기본 원리를 도시한 블록도.
도 3은 본 발명의 반도체 집적 회로의 제1 실시 형태를 도시한 칩의 전체 구성도.
도 4는 칼럼 어드레스계의 주요한 회로 및 주요한 신호의 흐름을 도시한 블록도.
도 5는 도 4의 클록 버퍼의 회로도.
도 6은 도 4의 제1 클록 펄스 생성 회로의 회로도.
도 7은 도 4의 제2 클록 펄스 생성 회로의 회로도.
도 8은 도 4의 타이밍 제어 회로내에 설치된 제1 타이밍 제어 회로 a의 회로도.
도 9는 도 4의 타이밍 제어 회로내에 설치된 제2 타이밍 제어 회로의 회로도.
도 10은 제1 실시 형태에 있어서의 SDRAM의 독출 동작시의 주요한 신호의 타이밍도.
도 11은 제1 실시 형태에 있어서의 SDRAM의 기록 동작시의 주요한 신호의 타이밍도.
도 12는 제1 실시 형태에 있어서의 압축 시험 모드시의 기록 동작에서의 주요한 신호의 타이밍도.
도 13은 제2 실시 형태에 있어서의 제1 타이밍 제어 회로의 회로도.
도 14는 제2 실시 형태에 있어서의 제2 타이밍 제어 회로의 회로도.
도 15는 제2 실시 형태에 있어서의 메모리 코어부의 블록도.
도 16은 제3 실시 형태에 있어서의 제1 클록 펄스 생성 회로의 회로도.
도 17은 제3 실시 형태에 있어서의 제2 클록 펄스 생성 회로의 회로도.
도 18은 제3 실시 형태에 있어서의 제어 회로의 회로도.
도 19는 제4 실시 형태에 있어서의 제1 타이밍 제어 회로의 회로도.
도 20은 제4 실시 형태에 있어서의 제2 타이밍 제어 회로의 회로도.
도 21은 제4 실시 형태에 있어서의 제어 회로의 회로도.
도 22는 종래의 SDRAM의 전체 구성도.
도 23은 종래의 칼럼 어드레스계의 주요한 회로 및 주요한 신호의 흐름을 도시한 블록도.
도 24는 도 23의 클록 버퍼의 회로도.
도 25는 도 23의 클록 펄스 생성 회로의 회로도.
도 26은 종래의 클록 펄스 신호 CEPZ의 타이밍도.
도 27은 도 23의 프리 디코더의 회로도.
도 28은 도 23의 메인 디코더의 회로도.
도 29는 도 23의 타이밍 제어 회로의 회로도.
도 30은 도 23의 리셋 회로 및 그 주변의 회로도.
도 31은 도 23도의 센스 버퍼의 회로도.
도 32는 도 23의 라이트 증폭기의 회로도.
도 33은 도 23의 데이터 입력 회로 및 그 주변의 회로도.
도 34는 종래의 SDRAM 독출 동작시의 주요한 신호의 타이밍도.
도 35는 종래의 SDRAM의 기록 동작시의 주요한 신호의 타이밍도.
도 36은 종래의 압축 시험 모드시에 있어서의 기록 동작을 도시한 타이밍도.
도 37은 종래의 압축 시험 모드시에 있어서의 독출 동작을 도시한 타이밍도.
도 38은 종래의 기록 동작시의 비트선 신호를 도시한 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 메모리 코어부
4 : 메인 디코더
5 : 센스 증폭기
6 : 스위치 회로
7 : 메모리 셀
8 : 센스 버퍼
9 : 라이트 증폭기
10 : 프리 디코더
11 : 패드
12 : 데이터 입출력 회로
16 : 리셋 회로
17 : 시험 회로
18 : 제어 회로
40 : SDRAM
41 : 주변 회로부
43 : 클록 버퍼
45 : 제1 클록 펄스 생성 회로
47 : 제2 클록 펄스 생성 회로
49 : 타이밍 제어 회로
51 : 지연 회로
53 : 지연 회로
55 : 논리 회로
57 : 논리 회로
59 : 지연 게이트
61 : OR 회로
63a : 제1 타이밍 제어 회로
63b : 제2 타이밍 제어 회로
65 : 지연 회로
67 : 제1 클록 펄스 생성 회로
69 : 제2 클록 펄스 생성 회로
71 : 제어 회로
73 : 퓨즈 회로
75 : OR 회로
77 : 커맨드 제어 회로
79a : 제1 타이밍 제어 회로
79b : 제2 타이밍 제어 회로
81 : 지연 회로
83 : 제어 회로
85 : 커맨드 제어 회로
본 발명은 데이터의 기록 및 독출을 행하는 메모리 셀을 구비한 반도체 집적 회로에 관한 것으로 특히, 내부 회로를 제어하는 제어 신호의 타이밍을 최적화하는 기술에 관한 것이다.
또한, 본 발명은 시험 모드를 구비한 반도체 집적 회로에 관한 것으로, 특히, 시험 모드시에 내부 회로의 동작 타이밍을 변경하는 기술에 관한 것이다.
마이크로 컴퓨터, DRAM 등으로 대표되는 반도체 집적 회로는 해마다 고집적 화 및 고속화되고 있다. 최근에는 회로 내부에서 사용되는 제어 신호의 타이밍 여유가 고속화에 의해 감소하고 있고, 칩 내부의 배선 길이 등을 고려한 타이밍 설계가 행해지고 있다.
도 22는 이러한 종류의 반도체 집적 회로 중 클록 신호에 동기하여 동작하는 SDRAM(Synchronous DRAM)의 칩 레이아웃을 도시하고 있다. 또, 도 22는 일반적으로 칼럼 어드레스계라 칭하는 데이터의 입출력에 관련되는 회로를 도시하고 있다.
SDRAM(1)에는 서로 미러(鏡像) 관계에 있는 메모리 코어부(2, 2)가 4 지점에 배치되어 있다. SDRAM(1)의 중앙에는 가로 방향 및 세로 방향을 따라 주변 회로부(3)가 십자형으로 배치되어 있다(도면 중 망으로 도시된 부분).
각 메모리 코어부(2)에는 메인 디코더(4), 센스 증폭기(5), 스위치 회로(6), 메모리 셀(7), 센스 버퍼(8) 및 라이트 증폭기(9)가 각각 복수개 배치되어 있다. 서로 미러 관계에 있는 메모리 코어부(2, 2) 사이에는 프리 디코더(10)가 배치되어 있다.
주변 회로부(3)에는 외부와 신호의 교환을 행하는 패드(11)가 도면의 가로 방향을 따라 배치되어 있다. 주변 회로부(3)에는 독출 데이터 신호 RDBZ, 기록 데이터 신호 WDBZ, 시험시 독출 데이터 신호 TRDBZ, TRDBX 및 시험시 기록 데이터 신호 TWDBZ의 배선이 칩의 가로 방향을 따라 배치되어 있다. 주변 회로부(3)에는 데이터 입출력 회로(12), 클록 버퍼(13), 클록 펄스 생성 회로(14), 타이밍 제어 회로(15), 리셋 회로(16), 시험 회로(17) 및 제어 회로(18) 등이 배치되어 있다.
클록 버퍼(13)는 패드(11)를 통해 외부로부터 클록 신호 CLK를 받아 내부 클 록 신호 CLKZ를 출력하고 있다. 클록 펄스 생성 회로(14)는 내부 클록 신호 CLKZ를 받아 클록 펄스 신호 CEPZ를 출력하고 있다. 타이밍 제어 회로(15)는 클록 펄스 신호 CEPZ를 받아 독출 제어 신호 SEBZ 및 기록 제어 신호 WAEZ를 출력하고 있다. 리셋 회로(16)에는 독출 제어 신호 SEBZ, 독출 데이터 신호 RDBZ 및 시험시 독출 데이터 신호 TRDBZ, TRDBX가 공급되어 있다. 데이터 입출력 회로(12)에는 독출 데이터 신호 RDBZ, 기록 데이터 신호 WDBZ, 시험시 독출 데이터 신호 TRDBZ, TRDBX 및 시험시 기록 데이터 신호 TWDBZ가 공급되고, 패드(11)를 통해 데이터 신호 DQ가 공급되어 있다. 시험 회로(17)로부터는 시험 신호 TESZ가 출력되고 있다. 시험 신호 TESZ는 도시하지 않은 데이터 입출력 회로(12), 리셋 회로(16), 센스 버퍼(8) 및 라이트 증폭기(9)에 공급되어 있다.
프리 디코더(10)는 클록 펄스 신호 CEPZ 및 도시하지 않은 열 어드레스 신호를 받아 칼럼 디코드 신호 CAZ를 메인 디코더(4)에 출력하고 있다. 클록 펄스 신호 CEPZ의 배선의 일부는 메모리 코어부(2)의 옆에 세로 방향을 따라 형성되어 있고, 배선 길이가 길다. 이 때문에, 클록 펄스 신호 CEPZ의 배선의 부하는 크다. 동일하게, 칼럼 디코드 신호 CAZ의 배선은 메인 디코더(4)내에 가로 방향을 따라 형성되어 있고, 배선 길이가 길다. 이 때문에, 칼럼 디코드 신호 CAZ의 배선의 부하는 크다.
메인 디코더(4)는 칼럼 디코드 신호 CAZ를 받아 칼럼 선택 신호 CLZ를 출력하고 있다. 센스 증폭기(5)에는 비트선 신호 BLZ, BLX가 공급되어 있다. 비트선 신호 BLZ, BLX는 상보 신호이다.
메모리 셀(7)에는 비트선 신호 BLZ, BLX가 공급되어 있다. 스위치 회로(6)에는 칼럼 선택 신호 CLZ, 비트선 신호 BLZ, BLX 및 내부 데이터 신호 GDBZ, GDBX가 공급되어 있다. 센스 버퍼(8)는 내부 데이터 신호 GDBZ, GDBX를 받아 독출 데이터 신호 RDBZ 및 시험시 독출 데이터 신호 TRDBZ, TRDBX를 출력하고 있다. 라이트 증폭기(9)는 기록 데이터 신호 WDBZ 및 시험시 기록 데이터 신호 TWDB를 받아 내부 데이터 신호 GDBZ, GDBX를 출력하고 있다.
또, 메모리 코어부(2)에 도시된 J자형 화살표 A1은 메모리 셀(7)로부터 독출된 데이터가 비트선 신호 BLZ, BLX로서, 센스 증폭기(5)로 증폭되어 스위치 회로(6)를 통해 센스 버퍼(8)에 공급되는 것을 표시하고 있다. J자형 화살표 A2는 스위치 회로(6)를 통해 라이트 증폭기(9)로부터 출력되는 기록 데이터가 비트선 신호 BLZ, BLX로서, 센스 증폭기(5)에 공급되어 메모리 셀(7)에 기록되는 것을 표시하고 있다.
도면 중, 신호선이 접속되어 있지 않은 프리 디코더(10) 및 메모리 코어부(2)에도 상술한 각 신호가 접속되어 있다.
또한, 도 22 중 굵은 선으로 도시된 신호선 및 배선은 복수개의 라인으로 구성되어 있다. 예컨대, 독출 데이터 신호 RDBZ는 독출 데이터 신호 RDB0Z, RDB1Z, RDB2Z, RDB3Z로 구성되고, 기록 데이터 신호 WDBZ는 기록 데이터 신호 WDB0Z, WDB1Z, WDB2Z, WDB3Z로 구성되어 있다.
여기서, 마지막에 "Z"가 붙은 신호는 정논리의 신호이고, 마지막에 "X"가 붙은 신호는 부논리의 신호이다.
도 23은 칼럼 어드레스계의 주요한 회로 및 주요한 신호의 흐름을 도시하고 있다.
스위치 회로(6)는 nMOS에 의해 구성되어 있다. nMOS의 게이트에는 칼럼 선택 신호 CLZ가 공급되고, nMOS의 소스, 드레인에는 각각 비트선 신호 BLZ, BLX, 내부 데이터 신호 GDBZ, GDBX가 공급되어 있다.
도 24는 클록 버퍼(13)의 상세한 내용을 도시하고 있다.
클록 버퍼(13)는 외부로부터 입력되는 클록 신호 CLK와 참조 전압 VREF를 비교하는 차동 증폭 회로(19)와, 인버터 및 NAND 게이트로 구성되는 펄스 발생 회로(20)를 구비하고 있다. 참조 전압 VREF는 전원 전압 VCC(2.5 V)의 1/2 전압으로 되어 있다.
차동 증폭 회로(19)에는 pMOS와 nMOS를 직렬로 접속한 전압 취출부(21, 22)가 대칭으로 배치되어 있다. 전압 취출부(21, 22)의 nMOS(21a, 22a)의 게이트에는 각각 클록 신호 CLK, 참조 전압 VREF가 공급되어 있다. nMOS(21a, 22a)의 소스는 nMOS(23)를 통해 접지선 VSS에 접속되어 있다. nMOS(23)의 게이트에는 전원선 VCC가 접속되어 있다. 전압 취출부(19)의 nMOS(21a)와 pMOS(21b)를 접속하고 있는 노드 ND1은 펄스 발생 회로(20)의 입력에 접속되어 있다.
pMOS(21b, 22b)의 소스에는 전원선 VCC가 접속되어 있다. pMOS(21b, 22b)의 게이트에는 pMOS(22b)의 드레인(노드 ND2)이 접속되어 있다. 전압 취출부(21, 22)는 전류 미러 회로를 구성하고 있다.
펄스 발생 회로(20)는 인버터(20a)와, 3개의 인버터를 종속 접속한 인버터열(20b, 20c)과 2 입력의 NAND 게이트(20d)로 구성되어 있다. 인버터(20a)의 입력에는 노드 ND1이 접속되어 있다. 인버터(20a)의 출력은 NAND 게이트(20d)의 한쪽 입력 및 인버터열(20b)의 입력에 접속되어 있다. 인버터열(20b)의 출력은 NAND 게이트(20d)의 다른쪽 입력에 접속되어 있다. NAND 게이트(20d)의 출력은 인버터열(20c)의 입력에 접속되어 있다. 인버터열(20c)의 출력으로부터는 내부 클록 신호 CLKZ가 출력하고 있다.
도 25는 클록 펄스 생성 회로(14)의 상세한 내용을 도시하고 있다.
클록 펄스 생성 회로(14)는 3개의 인버터(14a, 14b, 14c)와, 2개의 2 입력 NAND 게이트로 이루어지는 플립플롭 회로(14d)와, 4개의 인버터를 종속 접속한 인버터열(14e, 14f)로 구성되어 있다. 인버터(14a)의 입력에는 내부 클록 신호 CLKZ가 공급되어 있다. 인버터(14a)의 출력은 플립플롭 회로(14d)의 한쪽 입력에 접속되어 있다. 인버터(14a)가 접속된 플립플롭 회로(14d)의 NAND 게이트의 출력은 인버터(14b)의 입력에 접속되어 있다. 인버터(14b)의 출력은 인버터(14c) 및 인버터열(14e)의 입력에 접속되어 있다. 인버터(14c)의 출력으로부터는 클록 펄스 신호 CEPZ가 출력되고 있다. 인버터열(14e)의 출력은 인버터열(14f)의 입력에 접속되어 있다. 인버터열(14f)의 출력(노드 ND3)은 플립플롭 회로(14d)의 다른쪽 입력으로 귀환되어 있다.
도 26은 클록 펄스 생성 회로(14)에 의해 생성되는 클록 펄스 신호 CEPZ의 생성 타이밍을 도시하고 있다. 클록 펄스 신호 CEPZ는 클록 신호 CLKZ의 상승에 동기하여 상승하고, 노드 ND3을 전달받는 귀환 신호의 하강에 동기하여 하강한다. 즉, 클록 펄스 신호 CEPZ의 활성화 기간(펄스폭)은 인버터열(14e, 14f)의 지연 시간에 의해 정해져 있다.
도 27은 프리 디코더(10)의 상세한 내용을 도시하고 있다.
프리 디코더(10)는 복수개의 디코드 회로(10a)에 의해 구성되어 있다. 각 디코드 회로는 3 입력의 NAND 게이트(10b)와 인버터(10c)로 구성되어 있다. 각 NAND 게이트(10b)의 입력에는 2개의 열 어드레스 신호(예컨대, 열 어드레스 신호 AZ, BZ)와 클록 펄스 신호 CEPZ가 공급되어 있다. 각 NAND 게이트(10b)의 출력은 인버터(10c)의 입력에 접속되어 있다. 인버터(10c)의 출력으로부터는 칼럼 디코드 신호 CAZ 등이 출력되고 있다.
도 28은 메인 디코더(4)의 상세한 내용을 도시하고 있다.
메인 디코더(4)는 프리 디코더(10)와 같이, 복수개의 디코드 회로(4a)에 의해 구성되어 있다. 디코드 회로(4a)는 3 입력의 NAND 게이트(4b)와 인버터(4c)로 구성되어 있다. 각 NAND 게이트(4b)의 입력에는 3개의 디코드 신호(예컨대, 칼럼 디코드 신호 CAZ, CBZ, CCZ)가 공급되어 있다. 각 NAND 게이트(4b)의 출력은 인버터(4c)의 입력에 접속되어 있다. 인버터(4c)의 출력으로부터는 칼럼 선택 신호 CL1Z 등이 출력되고 있다.
도 29는 타이밍 제어 회로(15)의 상세한 내용을 도시하고 있다.
타이밍 제어 회로(15)는 종속 접속된 6개의 지연 회로(15a)에 의해 구성되어 있다. 지연 회로(15a)는 pMOS와 nMOS의 드레인에 저항 R1, R2를 직렬로 배치한 CMOS 인버터(15b)와, nMOS의 소스와 드레인을 접지선 VSS에 접속한 MOS 커패시터(15c)와, CMOS 인버터(15b)의 출력과 MOS 커패시터(15c)의 게이트를 접속하는 저항 R3으로 구성되어 있다. 저항 R1, R2, R3은 확산층 저항으로 형성되어 있다. 즉, 지연 회로(15a)는 CR 시정수 회로로서 형성되어 있다. 지연 회로(15a)에 의한 시정수는 도 22에 도시된 바와 같이, 메모리 코어부(2)의 옆을 통과하는 클록 펄스 신호 CEPZ의 배선 부하, 프리 디코더(10)의 회로 지연, 칼럼 디코드 신호 CAZ의 배선 부하 및 메인 디코더(4)의 회로 지연에 기초하여 정해져 있다.
초단 지연 회로(15a)의 입력에는 클록 펄스 신호 CEPZ가 공급되어 있다. 2 단째 지연 회로(15a)의 출력으로부터는 기록 제어 신호 WAEZ가 출력되고 있다. 최종단 지연 회로(15a)의 출력으로부터는 독출 제어 신호 SEBZ가 출력되고 있다. 타이밍 제어 회로(15)로부터 출력되는 기록 제어 신호 WAEZ, 독출 제어 신호 SEBZ는 후술하는 바와 같이, 칼럼 선택 신호 CLZ의 활성화 기간에 대하여 소정 시간만큼 어긋나 있다.
도 30은 리셋 회로(16)의 상세한 내용 및 그 주변의 회로를 도시하고 있다.
리셋 회로(16)에는 독출 제어 신호 SEBZ, 시험 신호 TESZ, 독출 데이터 신호 RDB0Z, RDB1Z, RDB2Z, RDB3Z, 시험시 독출 데이터 신호 TRDBZ, TRDBX가 공급되어 있다. 독출 데이터 신호 RDB0Z, RDB1Z, RDB2Z, RDB3Z, 시험시 독출 데이터 신호 TRDBZ, TRDBX는 센스 버퍼(8a, 8b, 8c, 8d)로부터 공급되는 신호이다. 또, 센스 버퍼(8a, 8b, 8c, 8d)는 각각 DQ0, DQ1, DQ2, DQ3에 대응하고 있다. 리셋 회로(16)는 독출 데이터 신호 RDB0Z, RDB1Z, RDB2Z, RDB3Z, 시험시 독출 데이터 신호 TRDBZ, TRDBX를 전원 전압 VCC로 하기 위한 pMOS(16a, 16b, 16c, 16d, 16e, 16f)와, 이들 pMOS를 제어하는 인버터(16g, 16h, 16j), 2 입력의 NOR 게이트(16k)와, 래치 회로(16m)로 구성되어 있다.
인버터(16g)의 입력에는 독출 제어 신호 SEBZ가 공급되어 있다. 인버터(16g)의 출력은 인버터(16h)의 입력 및 NOR 게이트(16k)의 한쪽 입력에 접속되어 있다. 인버터(16h)의 출력은 pMOS(16a, 16b, 16c, 16d)의 게이트에 접속되어 있다. NOR 게이트(16k)의 다른쪽 입력에는 인버터(16j)를 통해 시험 신호 TESZ의 반전 신호가 공급되어 있다. NOR 게이트(16k)의 출력은 pMOS(16e, 16f)의 게이트에 접속되어 있다.
래치 회로(16m)는 입력과 출력을 서로 접속한 2개의 인버터로 이루어지는 6개의 래치(16n)를 구비하고 있다. 각 래치(16n)의 한쪽 단부는 각각 독출 데이터 신호 RDB0Z, RDB1Z, RDB2Z, RDB3Z, 시험시 독출 데이터 신호 TRDBZ, TRDBX에 접속되어 있다. 래치(16n)의 구동 능력은 작고, pMOS(16a, 16b, 16c, 16d, 16e, 16f) 및 후술하는 도 31의 nMOS(25e, 25f, 25g)의 동작에 의해 래치하고 있는 데이터는 용이하게 반전된다.
도 31은 센스 버퍼(8, 8a, 8b, 8c, 8d)의 상세한 내용을 도시하고 있다. 센스 버퍼(8)는 도 23에 도시된 스위치 회로(6)를 통해 센스 증폭기(5)로부터 출력되는 내부 데이터 신호 GDBZ, GDBX를 비교하여 증폭하는 차동 증폭 회로(24)와, 증폭된 신호를 독출 데이터 신호 RDBZ, 시험시 독출 데이터 신호 TRDBZ, TRDBX로서 출력하는 출력 회로(25)를 구비하고 있다.
센스 버퍼(8)에는 pMOS와 nMOS를 직렬로 접속한 전압 취출부(26, 27)가 대칭 으로 배치되어 있다. 전압 취출부(26, 27)의 nMOS(26a, 27a)의 게이트에는 각각 내부 데이터 신호 GDBX, GDBZ가 공급되어 있다. nMOS(26a, 27a)의 소스는 nMOS(28) 통해 접지선 VSS에 접속되어 있다. nMOS(28)의 게이트에는 독출 제어 신호 SEBZ가 공급되어 있다. 전압 취출부(26)의 nMOS(26a)와 pMOS(26b)를 접속하고 있는 노드 ND4와, 전압 취출부(27)의 nMOS(27a)와 pMOS(27b)를 접속하고 있는 노드 ND5는 출력 회로(25)에 접속되어 있다.
pMOS(26b, 27b)의 소스에는 전원선 VCC가 접속되어 있다. pMOS(26b, 27b)의 게이트에는 노드 ND5가 접속되어 있다. 전압 취출부(26, 27)는 전류 미러 회로를 구성하고 있다.
노드 ND4, ND5에는 각각 pMOS(29, 30)의 드레인이 접속되어 있다. pMOS(29, 30)의 게이트에는 독출 제어 신호 SEBZ가 공급되어 있다. pMOS(29, 30)의 소스는 전원선 VCC에 접속되어 있다.
출력 회로(25)는 인버터(25a, 25b)와, 2개의 2 입력의 NOR 게이트(25c, 25d)와, 3개의 nMOS(25e, 25f, 25g)로 구성되어 있다. 인버터(25a)의 입력에는 노드 ND4가 접속되어 있다. 인버터(25a)의 출력은 nMOS(25e)의 게이트에 접속되어 있다. NOR 게이트(25c)의 한쪽 입력에는 노드 ND4가 접속되어 있다. NOR 게이트(25d)의 한쪽 입력에는 노드 ND5가 접속되어 있다. NOR 게이트(25c, 25d)의 다른쪽 입력에는 인버터(25b)를 통해 시험 신호 TESZ의 반전 신호가 공급되어 있다. NOR 게이트(25c)의 출력은 nMOS(25f)의 게이트에 접속되어 있다. NOR 게이트(25d)의 출력은 nMOS(25g)의 게이트에 접속되어 있다.
nMOS(25e)의 드레인으로부터는 독출 데이터 신호 RDBZ가 출력되고 있다. nMOS(25f)의 드레인으로부터는 시험시 독출 데이터 신호 TRDBZ가 출력되고 있다. nMOS(25g)의 드레인으로부터는 시험시 독출 데이터 신호 TRDBX가 출력되고 있다. nMOS(25e, 25f, 25g)의 소스는 접지선 VSS에 접속되어 있다.
도 32는 라이트 증폭기(9)의 상세한 내용을 도시하고 있다.
라이트 증폭기(9)는 기록 데이터 신호 WDBZ, 시험시 기록 데이터 신호 TWDBZ를 받는 입력 회로(31), 받은 데이터를 래치하는 래치 회로(32), 래치한 데이터를 내부 데이터 신호 GDBZ, GDBX로서 출력하는 출력 회로(33)로 구성되어 있다.
입력 회로(31)는 인버터(31a)와, pMOS와 nMOS의 소스·드레인을 서로 접속한 MOS 스위치(31b, 31c)로 구성되어 있다. MOS 스위치(31b)의 입력에는 기록 데이터 신호 WDBZ가 공급되어 있다. MOS 스위치(31c)의 입력에는 시험시 기록 데이터 신호 TWDBZ가 공급되어 있다. MOS 스위치(31b, 31c)의 출력은 노드 ND6에 접속되어 있다. MOS 스위치(31b)의 pMOS 게이트 및 MOS 스위치(31c)의 nMOS 게이트에는 시험 신호 TESZ가 공급되어 있다. MOS 스위치(31b)의 nMOS 게이트 및 MOS 스위치(31c)의 pMOS 게이트에는 인버터(31a)를 통해 시험 신호 TESZ의 반전 신호가 공급되어 있다.
래치 회로(32)는 2개의 인버터(32a, 32b)의 입력과 출력을 서로 접속하여 구성되어 있다. 인버터(32a)의 입력 및 인버터(32b)의 출력은 노드 ND6에 접속되어 있다. 인버터(32a)의 출력 및 인버터(32b)의 입력은 노드 ND7에 접속되어 있다.
출력 회로(33)는 인버터(33a, 33b)와, pMOS와 nMOS의 소스·드레인을 서로 접속한 MOS 스위치(33c, 33d)로 구성되어 있다. MOS 스위치(33c)의 입력은 인버터(33a)를 통해 노드 ND7에 접속되어 있다. MOS 스위치(33d)의 입력은 노드 ND7에 접속되어 있다. MOS 스위치(33c)의 출력으로부터는 내부 데이터 신호 GDBZ가 출력되고 있다. MOS 스위치(33d)의 출력으로부터는 내부 데이터 신호 GDBX가 출력되고 있다. MOS 스위치(33c, 33d)의 nMOS 게이트에는 기록 제어 신호 WAEZ가 공급되어 있다. MOS 스위치(33c, 33d)의 pMOS의 게이트에는 인버터(33b)를 통해 기록 제어 신호 WAEZ의 반전 신호가 공급되어 있다.
도 33은 데이터 입출력 회로(12)에 있어서의 데이터 입력 회로(34)의 상세한 내용 및 그 주변의 회로를 도시하고 있다.
데이터 입력 회로(34)는 인버터(34a)와, pMOS와 nMOS의 소스·드레인을 서로 접속한 MOS 스위치(34b, 34c, 34d, 34e, 34f, 34g, 34h)로 구성되어 있다.
MOS 스위치(34b, 34c, 34d, 34e)의 입력에는 데이터 신호 DQ0이 공급되어 있다. MOS 스위치(34b)의 출력으로부터는 기록 데이터 신호 WDB0Z가 출력되고 있다. MOS 스위치(34c)의 출력으로부터는 시험시 기록 데이터 신호 TWDB1Z가 출력되고 있다. MOS 스위치(34d)의 출력으로부터는 시험시 기록 데이터 신호 TWDB2Z가 출력되고 있다. MOS 스위치(34e)의 출력으로부터는 시험시 기록 데이터 신호 TWD3Z가 출력되고 있다.
MOS 스위치(34f)의 입력에는 데이터 신호 DQ1이 공급되어 있다. MOS 스위치(34f)의 출력으로부터는 기록 데이터 신호 WDB1Z가 출력되고 있다. MOS 스위치(34g)의 입력에는 데이터 신호 DQ2가 공급되어 있다. MOS 스위치(34g)의 출력으 로부터는 기록 데이터 신호 TWB2Z가 출력되고 있다. MOS 스위치(34h)의 입력에는 데이터 신호 DQ3이 공급되어 있다. MOS 스위치(34h)의 출력으로부터는 기록 데이터 신호 WDB3Z가 출력되고 있다.
MOS 스위치(34b)의 pMOS의 게이트는 접지선 VSS에 접속되어 있다. MOS 스위치(34b)의 nMOS의 게이트는 내부 전원선 VII에 접속되어 있다. 내부 전원선 VII의 전압은 2.0 V로 되어 있다. MOS 스위치(34c, 34d, 34e)의 nMOS의 게이트에는 시험 신호 TESZ가 공급되어 있다. MOS 스위치(34c, 34d, 34e)의 pMOS의 게이트에는 인버터(34a)를 통해 시험 신호 TESZ의 반전 신호가 공급되어 있다. MOS 스위치(34f, 34g, 34h)의 pMOS의 게이트에는 시험 신호 TESZ가 공급되어 있다. MOS 스위치(34f, 34g, 34h)의 nMOS의 게이트에는 인버터(34a)를 통해 시험 신호 TESZ의 반전 신호가 공급되어 있다.
기록 데이터 신호 WDB0Z는 시험시 기록 데이터 신호 TWDB1Z로서도 사용되고 있다. 기록 데이터 신호 WDB0Z, WDB1Z, WDB2Z, WDB3Z는 각각 다른 라이트 증폭기(9a, 9b, 9c, 9d)에 접속되어 있다. 시험시 기록 데이터 신호 TWDB0Z, TWDB1Z, TWDB2Z, TWDB3Z는 각각 다른 라이트 증폭기(9a, 9b, 9c, 9d)에 접속되어 있다.
상술한 SDRAM(1)에서는 이하에 나타낸 바와 같이, 데이터의 독출 동작이 행해진다. 도 34는 SDRAM(1)의 독출 동작시의 주요한 신호의 타이밍을 도시하고 있다. 우선, 도 24에 도시된 클록 버퍼(13)의 펄스 발생 회로(20)는 클록 신호 CLK의 상승에 동기하여 내부 클록 신호 CLKZ를 생성한다(도 34의 (a)).
다음에, 도 25에 도시된 클록 펄스 생성 회로(14)는 내부 클록 신호 CLKZ를 받아 인버터열(14e, 14f) 지연 시간에 상당하는 펄스폭의 클록 펄스 신호 CEPZ를 생성한다(도 34 (b)).
클록 펄스 신호 CEPZ는 도 23에 도시된 프리 디코더(10), 칼럼 디코드 신호 CAZ, 메인 디코더(4)에 순차 전달되고, 소정의 어드레스에 대응하는 칼럼 선택 신호 CLZ를 활성화한다(도 34의 (c)). 칼럼 선택 신호 CLZ는 클록 펄스 신호 CEPZ의 배선 부하와, 프리 디코더(10)의 회로 지연과, 칼럼 디코드 신호 CAZ의 배선 부하와, 메인 디코더(4)의 회로 지연에 의해 클록 펄스 신호 CEPZ에 대하여 시간 T1만큼 지연되어 활성화된다.
도 29에 도시된 타이밍 제어 회로(15)는 클록 펄스 신호 CEPZ를 받아 지연 회로(15a)를 사용하여 독출 제어 신호 SEBZ를 생성한다(도 34의 (d)). 독출 제어 신호 SEBZ는 칼럼 선택 신호 CLZ에 대하여 시간 T2만큼 지연되도록 생성된다.
또한, 도시하지 않은 로우 어드레스계의 신호, 회로에 의해 메모리 셀(7)이 선택되고, 메모리 셀(7)로부터 비트선 신호 BLZ, BLX가 출력된다(도 34의 (e)). 실제로는 메모리 셀(7)의 축적 전하가 비트선에 재분배됨으로써 비트선 신호 BLZ, BLX의 전압이 변화된다.
도 23에 도시한 스위치 회로(6)는 칼럼 선택 신호 CLZ의 고레벨을 받아 온이 된다. 비트선 신호 BLZ, BLX의 신호 레벨은 스위치 회로(6)를 통해 내부 데이터 신호 GDBZ, GDBX로서 전달된다(도 34의 (f)).
도 30에 도시된 리셋 회로(16)는 독출 제어 신호 SEBZ의 고레벨을 받아 pMOS(16a, 16b, 16c, 16d)를 오프로 한다. 독출 데이터 신호 RDBZ(RDB0Z, RDB1Z, RDB2Z, RDB3Z)는 래치 회로(16m)에 의해 고레벨의 상태로 유지된다. 또, 통상 동작시에는 시험 신호 TESZ는 저레벨이기 때문에, nMOS(16e, 16f)는 항상 온으로 되어 있다.
도 31에 도시된 센스 버퍼(8)의 차동 증폭 회로(24)는 독출 제어 신호 SEBZ의 고레벨을 받아 내부 데이터 신호 GDBZ, GDBX를 수신하고, 차동 증폭하여 증폭한 신호를 노드 ND4, ND5에 출력한다. 센스 버퍼(8)의 출력 회로(25)는 증폭된 신호를 받아 독출 데이터 신호 RDBZ(RDB0Z, RDB1Z, RDB2Z, RDB3Z)로서 출력한다(도 34의 (g)). 내부 데이터 신호 GDBZ가 고레벨일 때, 노드 ND4는 고레벨이 된다. 이 때 nMOS(25e)는 오프가 되고, 독출 데이터 신호 RDBZ는 고레벨을 유지한다. 내부 데이터 신호 GDBZ가 저레벨일 때, 노드 ND5는 저레벨이 된다. 이 때 nMOS(25e)는 온이 되고, 독출 데이터 신호 RDBZ는 저레벨이 된다. 독출 데이터 신호 RDBZ는 도 22에 도시된 바와 같이, 칩의 가로 방향에 배치된 긴 배선에 공급되기 때문에, 저레벨로의 변화는 완만하다. nMOS(25e)가 온함으로써 도 30에 도시된 래치(16n)에 래치되어 있는 데이터는 반전한다.
그리고, 도 23에 도시된 데이터 입출력 회로(12)에 의해 독출 데이터 신호 RDBZ가 데이터 신호 DQ로서 패드에 출력되어 독출 동작이 완료된다.
또한, 상술한 SDRAM(1)에서는 이하 도시된 바와 같이, 데이터의 기록 동작이 행해진다.
도 35는 SDRAM(1)의 기록 동작시의 주요한 신호의 타이밍을 도시하고 있다. 클록 신호 CLK, 내부 클록 신호 CLKZ, 클록 펄스 신호 CEPZ, 칼럼 선택 신호 CLZ의 타이밍은 독출 동작시와 동일하므로, 설명을 생략한다.
우선, 도 29에 도시된 타이밍 제어 회로(15)는 클록 펄스 신호 CEPZ를 받아 지연 회로(15a)를 사용하여 기록 제어 신호 WAEZ를 생성한다(도 35의 (a)). 기록 제어 신호 WAEZ는 지연 회로(15a)에 의해 칼럼 선택 신호 CLZ에 대하여 시간 T3만큼 빨라지도록 생성된다.
도 33에 도시된 데이터 입출력 회로(12)는 외부로부터 데이터 신호 DQ(DQ0, DQ1, DQ2, DQ3)를 받아들인다. 통상 동작시에 시험 신호 TESZ는 저레벨로 되어 있고, MOS 스위치(34b, 34f, 34g, 34h)는 온으로 되며, MOS 스위치(34c, 34d, 34e)는 오프로 되어 있다. 이 때문에, 받아들인 데이터 신호 DQO, DQ1, DQ2, DQ3는 기록 데이터 신호 WDB0Z, WDB1Z, WDB2Z, WDB3Z(WDBZ)로서, 각각 라이트 증폭기(9a, 9b, 9c, 9d)에 전달된다(도 35의 (b)).
도 32에 도시된 라이트 증폭기(9)에서는 받아들인 기록 데이터 신호 WDBZ를 래치 회로(32)로 래치한다. 라이트 증폭기(9)의 출력 회로(33)는 기록 제어 신호 WAEZ의 고레벨시에 노드 ND7의 신호 레벨 및 반전 레벨을 내부 데이터 신호 GDBX, GDBZ로서 출력한다(도 35의 (c)).
도 24에 도시된 스위치 회로(6)는 칼럼 선택 신호 CLZ의 고레벨을 받아 온이 된다. 내부 데이터 신호 GDBZ, GDBX의 신호 레벨은 스위치 회로(6)를 통해 비트선 신호 BLZ, BLX로서 전달된다(도 34의 (d)).
이 후, 도시하지 않은 로우 어드레스의 신호, 회로에 의해 메모리 셀(7)이 선택된다. 비트선 신호 BLZ, BLX의 신호 레벨이 메모리 셀(7)에 기록되어 기록 동작이 완료된다.
또한, 상술한 SDRAM(1)에서는, 이하 도시된 바와 같이, 데이터의 압축 시험이 행해진다. 압축 시험 모드로의 이행은 외부로부터의 커맨드 입력 등에 의해 행해진다. 압축 모드로의 이행에 의해 도 22에 도시된 시험 회로(17)는 시험 신호 TESZ를 고레벨로 한다.
우선, 압축 시험 모드시에 있어서의 데이터의 기록 동작에 대해서 설명한다.
도 36은 기록 동작에 관계하는 주요한 신호의 타이밍을 도시하고 있다.
도 33에 도시된 데이터 입출력 회로(12)는 시험 신호 TESZ의 고레벨을 받아 MOS 스위치(34c, 34d, 34e)를 온으로 하고, MOS 스위치(34f, 34g, 34h)를 오프로 한다. 데이터 입출력 회로(12)는 외부로부터 받아들인 데이터 신호 DQ0를 시험시 기록 데이터 신호 TWDB0Z, TWDB1Z, TWDB2Z, TWDB3Z(TWDBZ)로 하여 라이트 증폭기(9a, 9b, 9c, 9d)에 전달한다. 시험시 기록 데이터 신호 TWDBZ(TWDB0Z, TWDB1Z, TWDB2Z, TWDB3Z)는 데이터 신호 DQ0으로만 생성되기 때문에, 기록 데이터 신호 WDBZ의 파형에 비하여 완만하다(도 36의 (a)).
도 32에 도시된 라이트 증폭기(9)는 시험 신호 TESZ의 고레벨을 받아 MOS 스위치(31b)를 오프로 하고, MOS 스위치(31c)를 온으로 한다. 래치 회로(32)는 MOS 스위치(31c)를 통해 시험시 기록 데이터 신호 TWDBZ를 래치한다. 출력 회로(33)는 기록 제어 신호 WAEZ의 고레벨을 받아 노드 ND7에 전달된 신호 및 그 반전 신호를 내부 데이터 신호 GDBX, GDBZ로서 출력한다(도 36의 (b)).
그리고, 상술한 통상 동작시의 기록 동작과 같이, 비트선 신호 BLZ, BLX를 통해 각 메모리 셀(7)에 모두 데이터 신호 DQ0의 값이 기록된다.
다음에, 압축 시험 모드시에 있어서의 데이터의 독출 동작에 대해서 설명한다. 도 37은 압축 시험 모드시에 있어서의 데이터의 독출 동작에 관계하는 주요한 신호의 타이밍을 도시하고 있다.
우선, 도 31에 도시된 센스 버퍼(8)의 차동 증폭 회로(24)는 독출 제어 신호의 고레벨을 받아 내부 데이터 신호 GDBZ, GDBX를 수신하고, 차동 증폭하여 증폭한 신호를 노드 ND4, ND5에 출력한다. 센스 버퍼(8)의 출력 회로(25)는 시험 신호 TESZ의 고레벨을 받아 NOR 게이트(25c, 25d)를 활성화한다. 이 활성화에 의해 노드 ND4, ND5가 고레벨, 저레벨일 때에 nMOS(25f, 25g)는 각각 오프, 온이 되고, 시험시 독출 데이터 신호 TRDBZ, TRDBX는 각각 고레벨, 저레벨이 된다. 노드 ND4, ND5가 저레벨, 고레벨일 때에 nMOS(25f, 25g)는 각각 온, 오프가 되고, 시험시 독출 데이터 신호 TRDBZ, TRDBX는 각각 저레벨, 고레벨이 된다(도 37의 (a)).
도 30에 도시된 리셋 회로(16)는 시험 신호 TESZ의 고레벨을 받아 독출 제어 신호 SEBZ의 저레벨시에 pMOS(16e, 16f)를 온으로 하고, 독출 제어 신호 SEBZ의 고레벨시(독출 동작시)에 pMOS(16e, 16f)를 오프로 한다. 데이터 신호 DQ0, DQ1, DQ2, DQ3에 각각 대응하는 센스 버퍼(8a, 8b, 8c, 8d)의 시험시 독출 데이터 신호 TRDBZ, TRDBX의 배선은 각각 공통화되어 있다. 센스 버퍼(8a, 8b, 8c, 8d)에 대응하는 각 메모리 셀(7)에는 상술한 바와 같이, 미리, 동일한 데이터를 기록하고 있다. 이 때문에, 메모리 셀(7) 등에 고장이 없는 경우에는 시험시 독출 데이터 신호 TRDBZ, TRDBX는 서로 다른 레벨이 된다. 메모리 셀(7) 등에 고장이 있는 경우에는 4개의 센스 버퍼(8a, 8b, 8c, 8d)의 nMOS(25f, 25g) 중 어느 하나는 항상 온이 된다. 이 때문에, 시험시 독출 데이터 신호 TRDBZ, TRDBX는 모두 저레벨이 된다. 그리고, 메모리 셀 등의 고장이 검출된다.
여기서, 시험시 독출 데이터 신호 TRDBZ, TRDBX는 복수개의 센스 버퍼(8a, 8b, 8c, 8d)에 접속되어 있기 때문에, 부하가 크다. 이 때문에, 도 37에 도시된 바와 같이, 시험시 독출 데이터 신호 TRDBZ, TRDBX는 독출 데이터 신호 RDBZ의 파형에 비하여 완만하다. 시험시 독출 데이터 신호 TRDBZ, TRDBX의 파형 이외에는 도 34에 도시된 독출 동작의 타이밍과 동일한 타이밍으로 독출 동작이 행해진다.
그런데, 도 29에 도시된 바와 같이, 기록 제어 신호 WAEZ 및 독출 데이터 신호 RDBZ는 CR 시정수 회로를 조합시킨 지연 회로(15a)를 사용하여 칼럼 선택 신호 CLZ의 타이밍에 대하여 소정량만큼 어긋나도록 생성되어 있다. 한편, 칼럼 선택 신호 CLZ의 활성화 타이밍은 클록 펄스 신호 CEPZ의 배선 부하, 프리 디코더(10)의 회로 지연, 칼럼 디코드 신호 CAZ의 배선 부하 및 메인 디코더(4)의 회로 지연에 의해 결정된다. 이 때문에, 기록 제어 신호 WAEZ, 독출 데이터 신호 RDBZ와 칼럼 선택 신호 CLZ의 활성화 타이밍의 상대적인 편차량은 제조 공정, 동작 전압, 주위 온도의 변동에 따라 쉽게 변화되었다.
독출 제어 신호 SEBZ의 활성화 타이밍이 칼럼 선택 신호 CLZ의 활성화 타이밍보다 빨라지면, 독출 동작에 있어서, 이하의 문제가 발생한다. 즉, 도 31에 도시 된 센스 버퍼(8)는 내부 데이터 신호 GDBZ, GDBX가 전달되기 전의 잘못된 데이터를 수신하게 된다. 상기 센스 버퍼(8)에서는, 최초에 받아들인 데이터에 의해 독출 데이터 신호 RDBZ의 값이 결정된다. 이 때문에, SDRAM(1)은 잘못된 데이터를 데이터 신호 DQ로서 출력해 버린다.
상기 독출 동작시의 문제는 예컨대, 공정 변동(리소그래피 공정, 에칭 공정)에 의해 배선 폭이 작아지고, 배선 저항이 증대하여 신호의 전파 지연 시간이 커짐으로써 발생한다. 즉, 총 배선 길이가 긴 클록 펄스 신호 CEPZ, 칼럼 디코드 신호 CAZ는 배선 저항의 증대에 따른 지연 시간의 증대의 영향이 크고, 다른 신호보다 전파 지연이 커지기 때문이다.
또한, 상기 독출 동작시의 문제는 예컨대, 공정 변동(이온 주입 공정, 열처리 공정)에 의해 지연 회로(15a)에 사용되고 있는 저항 R1, R2, R3(확산 저항)의 저항이 낮아진 경우에도 발생한다. 또한, 타이밍 편차량 변동은 동작 전압의 변화, 주위 온도의 변화에 따라서도 발생한다.
기록 제어 신호 WAEZ의 활성화 타이밍이 칼럼 선택 신호 CLZ의 활성화 타이밍보다 지연되면, 기록 동작에 있어서, 다음과 같은 문제가 발생한다. 즉, 도 23에 도시된 스위치 회로는 라이트 증폭기(9)가 출력하는 본래의 기록 데이터가 아닌 잘못된 데이터를 센스 증폭기(5)에 전달해 버린다. 센스 증폭기(5)는 잘못된 데이터의 증폭을 개시한 후, 라이트 증폭기(9)로부터 전달되는 본래의 기록 데이터를 재차 증폭한다. 이 때문에, 액세스 시간이 지연된다. 기록 사이클 시간내에 본래의 데이터를 증폭할 수 없는 경우에는 잘못된 데이터가 메모리 셀(7)에 기록되어 버린 다.
상기 기록 동작시의 문제는 예컨대, 배선 저항의 저감, 확산 저항의 저감에 따라 발생한다.
상술한 문제는 종래 도 34에 도시된 시간 T2를 크게 함으로써 대처하고 있었다. 그러나, 시간 T2를 크게 한 경우, 원하는 액세스 시간을 얻을 수 없게 될 우려가 있다.
특히, 고속으로 동작하는 칩의 경우, 내부 회로의 제어 신호의 타이밍 여유를 작게 해야 하고, 기록 제어 신호 WAEZ, 독출 데이터 신호 RDBZ와 칼럼 선택 신호 CLZ와의 활성화 타이밍 편차량 변동의 허용 범위를 가능한 한 좁게 해야 한다. 이 때문에, 상기 문제는 보다 현저해진다.
저전압으로 동작하는 칩의 경우, 인버터 등의 게이트 회로의 지연 시간은 동작 전압의 변동에 따라 크게 변화된다. 특히, 인버터와 CR 시정수 회로를 조합시킨 지연 회로의 지연 시간의 변동이 커지는 경향이 있다. 이 때문에, 상기 문제는 보다 현저해진다.
또한, 종래, 출하하는 제품에 대하여 칼럼 선택 신호 CLZ 등의 파형을 조사하는 것은 행해지고 있지 않다. 일반적으로, 내부 회로의 제어 신호의 파형은 전자 빔 테스터로 조사할 수 있다. 그러나, 이 평가법으로는 칩상의 절연막 등을 제거해야 하고, 출하하는 제품에는 적용할 수 없다. 조사하고 싶은 제어 신호의 평가용 패드를 미리 만드는 것도 가능하다. 그러나, 패키징된 칩으로는 평가할 수 없다. 또한, 평가용 패드 및 그 인출 배선은 동작에는 관계없는 부하가 되며, 고속화의 방해가 될 우려가 있다.
또한, 상술한 SDRAM(1)에서는, 이하에 나타낸 바와 같은 문제가 있었다.
칼럼 선택 신호 CLZ 및 기록 제어 신호 WAEZ는 모두 클록 펄스 신호 CEPZ로부터 생성되고, 활성화 기간은 거의 동일하다. 기록 제어 신호 WAEZ는 칼럼 선택 신호 CLZ보다 빠르게 활성화되기 때문에, 칼럼 선택 신호 CLZ는 도 38에 도시된 바와 같이, 기록 제어 신호 WAEZ가 비활성화된 후에, 시간 T3만큼 더 활성화되고 있다.
기록 제어 신호 WAEZ 및 칼럼 선택 신호 CLZ가 모두 활성화되어 있는 기간 T4에서는, 메모리 셀(7)에 기록되는 비트선 신호 BLZ, BLX의 신호 레벨의 차는 라이트 증폭기(9)의 구동 능력 및 센스 증폭기(5)의 증폭 능력에 따라 벌어지게 된다. 기록 제어 신호 WAEZ가 비활성화된 시간 T3에서는, 비트선 신호 BLZ, BLX의 신호 레벨의 차는 센스 증폭기(5)의 증폭 능력만으로 벌어지게 된다. 이 때문에, 시간 T3에서는, 기간 T4에 비하여 비트선 신호 BLZ, BLX의 벌어짐이 완만해진다. 이 결과, 메모리 셀(7)로의 기록 전압이 저하하고, 메모리 셀(7)의 데이터 유지 시간이 줄어든다고 하는 문제가 있었다. 특히 최근에는 고속화에 따라 CLZ 신호의 활성화 기간이 줄어드는 경향이 있고, 단기간에 비트선 신호 BLZ, BLX의 레벨차를 크게 할 필요가 있다.
또한, 압축 시험 모드시에 있어서는 이하에 나타낸 바와 같은 문제가 있었다.
기록 동작시에는 도 33에 도시된 바와 같이, 1개의 데이터 신호 DQ를 복수개 의 시험시 기록 데이터 신호 TWDB0Z, TWDB1Z, TlWDB2Z, TWDB3Z로서 라이트 증폭기(9)에 출력하고 있다. 독출 동작시에는 도 30에 도시된 바와 같이, 시험시 독출 데이터 신호 TRDBZ, TRDBX의 배선에는 복수개의 센스 버퍼(8a, 8b, 8c, 8d)가 접속되어 있다. 이 때문에, 각 신호의 배선 부하 및 접속된 회로의 부하에 의해 시험시 기록 데이터 신호 TWDB0Z, TWDB1Z, TWDB2Z, TWDB3Z 및 시험시 독출 데이터 신호 TRDBZ, TRDBX의 파형이 완만해진다.
예컨대, 독출 동작시에는 도 37에 도시된 바와 같이, 시험시 독출 데이터 신호 TRDBZ의 저레벨이 소정의 전압이 되도록, 칼럼 선택 신호 CLZ, 독출 제어 신호 SEBZ 등의 제어 신호의 활성화 기간을 설정해야만 되었다. 통상 동작 모드만을 고려한 경우, 각 신호의 타이밍은 도 37의 점선으로 도시된 바와 같이, 독출 데이터 신호 RDBZ가 풀 진폭할 수 있는 타이밍으로 하면 좋다. 그러나, 상술한 SDRAM(1)에서는, 압축 시험 모드시에 맞추어 각 신호의 타이밍을 결정하고 있기 때문에, 통상 동작 모드시에는 타이밍 여유가 있음에도 불구하고 고속화할 수 없었다.
본 발명의 목적은 제조 공정의 변동, 동작 전압의 변동 및 주위 온도의 변동에 따른 제어 신호 타이밍 편차량 변동을 최소한으로 하는 데에 있다.
본 발명의 다른 목적은 메모리 셀을 갖는 반도체 집적 회로에 있어서, 메모리 셀로의 데이터의 기록을 충분한 기록 전압으로 행하는 데에 있다.
본 발명의 다른 목적은 통상 동작 모드와 시험 모드를 갖는 반도체 집적 회로에 있어서, 통상 동작 모드에 최적의 타이밍으로 내부 회로를 동작시키는 데에 있다.
본 발명의 다른 목적은 내부 회로의 동작 타이밍을 간접적으로 평가하고, 평가 결과에 기초하여 칩의 특성을 개선하는 데에 있다.
도 1은 청구범위 제3항 및 제4항에 기재한 발명의 기본 원리를 도시하는 블록도이다.
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청구범위 제3항의 반도체 집적 회로에서는, 기록 제어 신호 WAEZ의 활성화 기간은 스위치 제어 신호 CLZ의 활성화 기간을 포함하고 있다. 기록 제어 회로(9)는 기록 동작시에 활성화된 기록 제어 신호 WAEZ를 받아 메모리 셀(7)에 기록하는 데이터를 출력한다. 이 후, 스위치 제어 신호 CLZ가 활성화된다. 스위치 회로(6)는 활성화된 스위치 제어 신호 CLZ를 받아 온이 되고, 기록 제어 회로(9)로부터 출력되는 확정된 데이터를 전달 경로를 통해 센스 증폭기(5)에 전달한다. 센스 증폭기(5)는 전달된 데이터를 증폭하여 메모리 셀(7)에 기록한다. 스위치 제어 신호 CLZ가 활성화하고 있는 동안, 기록 제어 신호 WAEZ는 활성화되고 있다.
이 때문에, 메모리 셀(7)로의 데이터의 기록은 센스 증폭기(5)의 증폭 능력뿐만 아니라 기록 제어 회로(9)의 구동 능력도 사용하여 행해진다. 이 결과, 기록 사이클이 짧은 경우에도 충분한 기록 전압으로 메모리 셀(7)에 데이터가 기록된다. 즉, 기록 동작이 고속으로 행해진다.
청구범위 제4항의 반도체 집적 회로에서는, 타이밍 변경 회로(45)는 시험 모드시에 내부 회로의 동작 타이밍을 변경한다. 동작 타이밍의 변경은 통상 동작 모드시와 시험 모드시에 변화되는 내부 신호 경로의 부하에 따라 행해진다. 이 때문에, 내부 회로의 타이밍 설계를 통상 동작 모드시와 시험 모드시로 나누어 행할 수 있게 된다. 따라서, 통상 동작 모드시의 내부 회로의 동작 타이밍이 시험 모드시의 타이밍에 의존하지 않게 되고, 최적의 타이밍으로 데이터의 기록 및 독출이 행해진다.
도 2는 청구범위 제5항에 기재한 발명의 기본 원리를 도시하는 블록도이다.
청구범위 제5항의 반도체 집적 회로에서는, 스위치 제어 회로(10, 4)는 소정 타이밍의 스위치 제어 신호 CLZ를 생성하여 스위치 회로(6)에 출력한다. 타이밍 제어 회로(49)는 소정 타이밍의 독출 제어 신호 SEBZ 및 기록 제어 신호 WAEZ 중 적어도 한쪽을 생성하여 입출력 제어 회로(8, 9)에 출력한다. 이 때, 스위치 제어 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ 중 적어도 어느 한쪽 활성화 기간은 활성화 기간 변경 회로(67, 69, 71)에 의해 변경할 수 있다.
독출 동작시에는 메모리 셀(7)로부터 데이터가 독출되고, 독출된 데이터는 센스 증폭기(5)로 증폭된다. 스위치 제어 회로(10, 4)는 데이터가 소정의 레벨까지 증폭될 때에 맞추어 스위치 제어 신호 CLZ를 활성화한다. 스위치 회로(6)는 스위치 제어 신호 CLZ에 의해 온되고, 데이터를 전달 경로를 통해 입출력 제어 회로의 독출 제어 회로(8)에 전달한다. 타이밍 제어 회로(49)는 스위치 제어 신호 CLZ에 대하여 타이밍을 소정량만큼 지연시킨 독출 제어 신호 SEBZ를 생성하여 출력한다. 독출 제어 회로(8)는 독출 제어 신호 SEBZ를 받아 전달된 데이터를 소정의 타이밍으로 받아들인다.
독출 동작을 스위치 제어 신호 CLZ 및 독출 제어 신호 SEBZ 중 적어도 어느 한쪽 활성화 기간을 변경하여 행함으로써 외부로부터 직접 측정할 수 없는 이들 제어 신호의 활성화 기간이 간접적으로 평가되며, 각 제어 신호의 최적의 활성화 기간이 판정된다.
또한, 기록 동작시에는, 타이밍 제어 회로(49)는 스위치 제어 신호 CLZ에 대하여 타이밍을 소정량만큼 빠르게 한 기록 제어 신호 WAEZ를 생성하여 출력한다. 입출력 제어 회로의 기록 제어 회로(9)는 기록 제어 신호 WAEZ를 받아 메모리 셀(7)에 기록하는 데이터를 소정의 타이밍으로 출력한다. 스위치 제어 회로(10, 4)는 입출력 제어 회로(9)로부터 출력되는 데이터가 소정의 레벨이 될 때에 맞추어 스위치 제어 신호 CLZ를 생성하여 출력한다. 스위치 회로(6)는 스위치 제어 신호 CLZ에 의해 온되고, 데이터를 전달 경로를 통해 센스 증폭기(5)에 전달한다. 센스 증폭기(5)는 전달된 데이터를 증폭하여 메모리 셀(7)에 기록한다.
기록 동작을 스위치 제어 신호 CLZ 및 기록 제어 신호 WAEZ 중 적어도 어느 한쪽을 변경하여 행함으로써 외부로부터 직접 측정할 수 없는 이들 제어 신호의 활성화 기간이 간접적으로 평가되며, 각 제어 신호의 최적의 활성화 기간이 판정된다.
평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성이 개선되고, 수율이 향상된다.
이하, 본 발명의 실시 형태를 도면을 이용하여 상세히 설명한다.
도 3은 본 발명의 반도체 집적 회로의 제1 실시 형태를 나타내고 있다. 이 실시 형태는 청구범위 제3항 내지 제4항에 대응하고 있다.
이 실시 형태의 반도체 집적 회로는 실리콘 기판 상에 CMOS 공정 기술을 사용하여 SDRAM(40)으로서 형성되어 있다. 도 3은 일반적으로 칼럼 어드레스계라 칭하는 데이터의 입출력에 관련되는 내부 회로를 도시하고 있다.
또, 종래 기술에서 설명한 회로와 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 대해서는 상세한 설명을 생략한다. 또한, 종래 기술에서 설명한 신호와 동일한 신호에 대해서는 동일한 부호를 붙이고 있다.
SDRAM(40)에는 서로 미러 관계에 있는 메모리 코어부(2, 2)가 4 지점에 배치되어 있다. SDRAM(40)의 중앙에는 가로 방향 및 세로 방향을 따라 주변 회로부(41)가 십자 모양으로 배치되어 있다(도면 중 망으로 도시된 부분).
각 메모리 코어부(2)에는 메인 디코더(4), 센스 증폭기(5), 스위치 회로(6), 메모리 셀(7), 센스 버퍼(8) 및 라이트 증폭기(9)가 각각 복수개 배치되어 있다. 센스 버퍼(8) 및 라이트 증폭기(9)에 의해 입출력 제어 회로가 구성되어 있다. 메인 디코더(4)는 스위치 제어 회로에 대응하고, 센스 버퍼(8)는 독출 제어 회로에 대응하며, 라이트 증폭기(9)는 기록 제어 회로에 대응하고 있다. 서로 미러 관계에 있는 메모리 코어부(2, 2) 사이에는 프리 디코더(10)가 배치되어 있다. 프리 디코더(10)는 스위치 제어 회로에 대응하고 있다.
주변 회로부(41)에는 외부와 신호 교환을 행하는 패드(11)가 도면의 가로 방향을 따라 배치되어 있다. 주변 회로부(41)에는 독출 데이터 신호 RDBZ, 기록 데이터 신호 WDBZ, 시험시 독출 데이터 신호 TRDBZ, TRDBX 및 시험시 기록 데이터 신호 TWDBZ의 배선이 칩의 가로 방향을 따라 배치되어 있다. 독출 데이터 신호 RDBZ, 기록 데이터 신호 WDBZ, 시험시 독출 데이터 신호 TRDBZ, TRDBX 및 시험시 기록 데이터 신호 TWDBZ는 내부 데이터 신호에 대응한다. 주변 회로부(41)에는 데이터 입출력 회로(12), 클록 버퍼(43), 제1 클록 펄스 생성 회로(45), 제2 클록 펄스 생성 회로(47), 타이밍 제어 회로(49), 리셋 회로(16), 시험 회로(17) 및 제어 회로(18) 등이 배치되어 있다. 제1 클록 펄스 생성 회로(45)는 기본 타이밍 신호 생성 회로, 타이밍 변경 회로에 대응하고, 제2 클록 펄스 생성 회로(47)는 타이밍 변경 회로에 대응하고 있다.
클록 버퍼(43)는 패드(11)를 통해 외부로부터 클록 신호 CLK를 받아 내부 클록 신호 CLKZ, CLKWZ를 출력하고 있다. 제1 클록 펄스 생성 회로(45)는 내부 클록 신호 CLKZ를 받아 클록 펄스 신호 CEPZ를 출력하고 있다. 클록 펄스 신호 CEPZ는기본 타이밍 신호에 대응하고 있다. 제2 클록 펄스 생성 회로(47)는 내부 클록 신호 CLKWZ를 받아 클록 펄스 신호 WCEPZ를 출력하고 있다. 타이밍 제어 회로(49)는 클록 펄스 신호 CEPZ, WCEPZ를 받아 독출 제어 신호 SEBZ 및 기록 제어 신호 WAEZ를 출력하고 있다. 리셋 회로(16)에는 독출 제어 신호 SEBZ, 독출 데이터 신호 RDBZ 및 시험시 독출 데이터 신호 TRDBZ, TRDBX가 공급되어 있다. 데이터 입출력 회로(12)에는 독출 데이터 신호 RDBZ, 기록 데이터 신호 WDBZ, 시험시 독출 데이터 신호 TRDBZ, TRDBX 및 시험시 기록 데이터 신호 TWDBZ가 공급되고, 패드(11)를 통해 데이터 신호 DQ가 공급되어 있다. 시험 회로(17)로부터는 시험 신호 TESZ가 출력되고 있다. 시험 신호 TESZ는 도시되어 있지 않지만, 데이터 입출력 회로(12),제1 및 제2 클록 펄스 생성 회로(45, 47), 리셋 회로(16), 센스 버퍼(8) 및 라이트 증폭기(9)에 공급되어 있다.
프리 디코더(10)는 클록 펄스 신호 CEPZ 및 도시하지 않은 열 어드레스 신호를 받아 칼럼 디코드 신호 CAZ를 메인 디코더(4)에 출력하고 있다.
메인 디코더(4)는 칼럼 디코드 신호 CAZ를 받아 칼럼 선택 신호 CLZ를 출력하고 있다. 칼럼 선택 신호 CLZ는 스위치 제어 신호에 대응하고 있다. 센스 증폭기(5)에는 비트선 신호 BLZ, BLX가 공급되어 있다. 비트선 신호 BLZ, BLX는 상보 신호이다.
메모리 셀(7)에는 비트선 신호 BLZ, BLX가 공급되어 있다. 스위치 회로(6)에는 칼럼 선택 신호 CLZ, 비트선 신호 BLZ, BLX 및 내부 데이터 신호 GDBZ, GDBX가 공급되어 있다. 센스 버퍼(8)는 내부 데이터 신호 GDBZ, GDBX를 받아 독출 데이터 신호 RDBZ 및 시험시 독출 데이터 신호 TRDBZ, TRDBX를 출력하고 있다. 라이트 증폭기(9)는 기록 데이터 신호 WDBZ 및 시험시 기록 데이터 신호 TWDBZ를 받아 내부 데이터 신호 GDBZ, GDBX를 출력하고 있다.
또, 메모리 코어부(2)에 도시한 J자형 화살표 A1은 메모리 셀(7)로부터 독출된 데이터가 비트선 신호 BLZ, BLX로서, 센스 증폭기(5)로 증폭되어 스위치 회로(6)를 통해 센스 버퍼(8)에 공급되는 것을 표시하고 있다. J자형 화살표 A2는 스위치 회로(6)를 통해 라이트 증폭기(9)로부터 출력되는 기록 데이터가 비트선 신호 BLZ, BLX로서, 센스 증폭기(5)에 공급되어 메모리 셀(7)에 기록되는 것을 표시하고 있다.
도면 중, 신호선이 접속되어 있지 않은 프리 디코더(10) 및 메모리 코어부(2)에도 상술한 각 신호가 접속되어 있다.
또한, 도면 중, 굵은 선으로 도시된 신호선, 배선은 복수개의 라인으로 구성되어 있다. 예컨대, 독출 데이터 신호 RDBZ는 독출 데이터 신호 RDB0Z, RDB1Z, RDB2Z, RDB3Z로 구성되고, 기록 데이터 신호 WDBZ는 기록 데이터 신호 WDB0Z, WDB1Z, WDB2Z, WDB3Z로 구성되어 있다.
여기서, 마지막에 "Z"가 붙은 신호는 정논리의 신호이고, 마지막에 "X"가 붙은 신호는 부논리의 신호이다.
도 4는 칼럼 어드레스계의 주요한 회로 및 주요한 신호의 흐름을 나타내고 있다.
스위치 회로(6)는 nMOS에 의해 구성되어 있다. nMOS의 게이트에는 칼럼 선택 신호 CLZ가 공급되고, nMOS의 소스, 드레인에는 각각 비트선 신호 BLZ, BLX, 내부 데이터 신호 GDBZ, GDBX가 공급되어 있다.
도 5는 클록 버퍼(43)의 상세한 내용을 도시하고 있다.
클록 버퍼(43)는 외부로부터 입력되는 클록 신호 CLK와 참조 전압 VREF를 비교하는 차동 증폭 회로(19)와, 인버터 및 NAND 게이트로 구성되는 펄스 발생 회로(20)를 구비하고 있다. 참조 전압 VREF는 전원 전압 VCC(2.5 V)의 1/2 전압으로 되어 있다.
펄스 발생 회로(20)는 인버터열(20c)의 초단 인버터로부터 내부 클록 신호 CLKWZ를 출력하고, 인버터열(20c)의 출력으로부터 내부 클록 신호 CLKZ를 출력하고 있다. 즉, 내부 클록 신호 CLKWZ의 생성 타이밍은 내부 클록 신호 CLKZ에 대하여, 인버터(20a) 2 단분만큼 빠르다.
도 6은 제1 클록 펄스 생성 회로(45)의 상세한 내용을 도시하고 있다.
제1 클록 펄스 생성 회로(45)는 4개의 인버터(45a, 45b, 45c, 45d)와, 2개의 2 입력 NAND 게이트로 이루어지는 플립플롭 회로(45e)와, 4개의 인버터를 종속 접속한 인버터(45f, 45g)와, 3개의 2 입력의 NAND 게이트(45h, 45j, 45k)로 구성되어 있다. 인버터(45a)의 입력에는 내부 클록 신호 CLKZ가 공급되어 있다. 인버터(45a)의 출력은 플립플롭 회로(45e)의 한쪽 입력에 접속되어 있다. 인버터(45a)가 접속된 플립플롭 회로(45e)의 NAND 게이트의 출력은 인버터(45b)의 입력에 접속되어 있다. 인버터(45b)의 출력은 인버터(45c) 및 인버터열(45f)의 입력에 접속되어 있다. 인버터(45c)의 출력으로부터는 클록 펄스 신호 CEPZ가 출력되고 있다. 인버터열(45f)의 출력은 인버터열(45g)의 입력 및 NAND 게이트(45h)의 한쪽 입력에 접속되어 있다. 인버터열(45g)의 출력은 NAND 게이트(45j)의 한쪽 입력에 접속되어 있다. NAND 게이트(45h)의 다른쪽 입력에는 인버터(45d)를 통해 시험 신호 TESZ의 반전 신호가 공급되어 있다. NAND 게이트(45j)의 다른쪽 입력에는 시험 신호 TESZ가 공급되어 있다. NAND 게이트(45h, 45j)의 출력은 NAND 게이트(45k)의 입력에 각각 접속되어 있다. NAND 게이트(45k)의 출력은 플립플롭 회로(45d)의 다른쪽 입력으로 귀환되어 있다.
도 7은 제2 클록 펄스 생성 회로(47)의 상세한 내용을 도시하고 있다.
제2 클록 펄스 생성 회로(47)는 제1 클록 펄스 생성 회로(45)와 동일한 회로이다. 인버터(47a)의 입력에는 내부 클록 신호 CLKWZ가 공급되어 있다. 인버터(45c)의 출력으로부터는 클록 펄스 신호 WCEPZ가 출력되고 있다. 시험 신호 TESZ는 인버터(47d) 및 NAND 게이트(47j)의 다른쪽 입력에 공급되어 있다.
도 8 및 도 9는 타이밍 제어 회로(49)의 상세한 내용을 도시하고 있다. 타이밍 제어 회로(49)는 제1 타이밍 제어 회로(49a)와 제2 타이밍 제어 회로(49b)로 구성되어 있다.
제1 타이밍 제어 회로(49a)는 도 8에 도시된 바와 같이, 지연 회로(51)와 논리 회로(55), 지연 회로(53), 논리 회로(57), 2개의 인버터로 이루어지는 지연 게이트(59)로 구성되어 있다. 지연 회로(51)는 클록 펄스 신호 CEPZ중 메모리 코어부(2) 옆의 세로 방향을 따라 형성되는 배선의 부하와 등가인 지연 요소이다. 논리 회로(55)는 프리 디코더(10)의 디코더 회로(10a)와 동일한 회로이다. 지연 회로(53)는 칼럼 디코드 신호 CAZ의 배선 부하와 등가인 지연 요소이다. 논리 회로(57)는 메인 디코더(4)의 디코더 회로(4a)와 동일한 회로이다. 논리 회로(55, 57)는 저전압시에도 디코더 회로(10a, 4a)와 동일한 특성을 갖는다. 여기서, 도 4에 도시된 프리 디코더(10)로부터 출력되는 칼럼 디코드 신호 CAZ의 전파 지연 시간은 프리 디코더(10)에서 먼 메인 디코더(4)에 공급되는 칼럼 디코드 신호 CAZ의 배선일수록 커진다. 본 실시 형태의 지연 회로(53)의 지연 시간은 이들 칼럼 디코드 신호 CAZ의 전파 지연 시간의 평균치로 설정되어 있다.
지연 회로(51)는 nMOS의 소스와 드레인을 접지선 VSS에 접속한 MOS 커패시터(51a, 51b)와, MOS 커패시터(51a, 51b)의 게이트를 서로 접속하는 저항 R4로 구성되어 있다. 지연 회로(53)는 nMOS의 소스와 드레인을 접지선 VSS에 접속한 MOS 커패시터(53a, 53b)와, MOS 커패시터(53a, 53b)의 게이트를 서로 접속하는 저항 R5로 구성되어 있다. 저항 R4, R5는 확산층 저항 등으로 형성되어 있다.
논리 회로(55)는 도 27에 도시된 프리 디코더(10)의 디코드 회로(10a)와 동일한 회로이다. 논리 회로(57)는 도 28에 도시된 메인 디코더(4)의 디코드 회로(4a)와 동일한 회로이다. 즉, 논리 회로(55)는 3 입력의 NAND 게이트(55a)의 출력에 인버터(55b)의 입력을 접속하여 구성되어 있다. 논리 회로(57)는 3 입력의 NAND 게이트(57a)의 출력에 인버터(57b)의 입력을 접속하여 구성되어 있다. NAND 게이트(55a), 인버터(55b)의 소자 사이즈는 디코드 회로(10a)의 NAND 게이트(10b), 인버터(10c)와 동일하게 되어 있다. NAND 게이트(57a), 인버터(57b)의 소자 사이즈는 디코드 회로(4a)의 NAND 게이트(4b), 인버터(4c)와 동일하게 되어 있다.
지연 회로(51)의 MOS 커패시터(51a)의 게이트에는 클록 펄스 신호 CEPZ가 공급되어 있다. 지연 회로(51)의 MOS 커패시터(51b)의 게이트는 논리 회로(55)의 NAND 게이트(55a)의 입력에 접속되어 있다. NAND 게이트(55a)의 다른 입력은 내부 전원선 VII에 접속되어 있다. 내부 전원선 VII의 전압은 2.0 V로 되어 있다. 논리 회로(55)의 인버터(55b)의 출력은 지연 회로(53)의 MOS 커패시터(53a)의 게이트에 접속되어 있다. 지연 회로(53)의 MOS 커패시터(53b)의 게이트는 논리 회로(57)의 NAND 게이트(57a)의 입력에 접속되어 있다. 논리 회로(57)의 인버터(57b)의 출력으로부터는 제1 기록 제어 신호 WEZ가 출력되고 있다. 제1 기록 제어 신호 WEZ는 지연 게이트(59)의 입력에 공급되어 있다. 지연 게이트(59)의 출력으로부터는 독출 제어 신호 SEBZ가 출력되고 있다.
제2 타이밍 제어 회로(49b)는 도 9에 도시된 바와 같이, 제1 타이밍 제어 회로(49a)와 동일한 접속 관계를 갖는 지연 회로(51, 53), 논리 회로(55, 57), 2 입력의 NOR 게이트 및 인버터로 이루어지는 OR 회로(61)로 구성되어 있다.
제2 타이밍 제어 회로(49b)에서는, 지연 회로(51)의 MOS 커패시터(51a)의 게이트에는 클록 펄스 신호 WCEPZ가 공급되어 있다. 논리 회로(57)의 인버터(57b)로 부터는 제2 기록 제어 신호 WCEP2Z가 출력되고 있다. OR 회로(61)의 한쪽 입력에는 제2 기록 제어 신호 WCEP2Z가 공급되어 있다. OR 회로(61)의 다른쪽 입력에는 제1 기록 제어 신호 WEZ가 공급되어 있다.
상술한 SDRAM(40)에서는, 이하에 도시된 바와 같이, 통상 동작 모드시에 있어서의 데이터의 독출 동작이 행해진다. 통상 동작 모드시에, 도 3에 도시된 시험 회로(17)는 시험 신호 TESZ를 저레벨로 하고 있다.
도 10은 SDRAM(40)의 독출 동작시의 주요한 신호의 타이밍을 도시하고 있다.
우선, 도 5에 도시된 클록 버퍼(43)의 펄스 발생 회로(20)는 클록 신호 CLK의 상승에 동기한 내부 클록 신호 CLKZ를 생성한다(도 10의 (a)).
도 6에 도시된 제1 클록 펄스 생성 회로(45)는 시험 신호 TESZ의 저레벨을 받아 NAND 게이트(45h)를 활성화하고, NAND 게이트(45j)를 비활성화한다. 이 때문에, 제1 클록 펄스 생성 회로(45)에는 인버터(45f), NAND 게이트(45h, 45k)에 의한 귀환 경로가 형성된다. 제1 클록 펄스 생성 회로(45)는 내부 클록 신호 CLKZ를 받아 인버터열(45f)의 지연 시간에 상당하는 펄스폭의 클록 펄스 신호 CEPZ를 생성한다(도 10의 (b)).
클록 펄스 신호 CEPZ의 활성화 기간은 통상 동작 모드시의 독출 사이클에 있어서, 독출 데이터 신호 RDBZ의 저레벨이 소정의 전압이 되도록 정해져 있다. 본 실시 형태에서는, 압축 시험 모드시에 있어서의 시험시 독출 데이터 신호 TRDBZ, TRDBX의 저레벨을 고려할 필요는 없다.
클록 펄스 신호 CEPZ는 도 4에 도시된 프리 디코더(10), 칼럼 디코드 신호 CAZ, 메인 디코더(4)에 순차 전달되고, 소정의 어드레스에 대응하는 칼럼 선택 신호 CLZ를 활성화한다(도 10의 (c)). 칼럼 선택 신호 CLZ는 클록 펄스 신호 CEPZ의 배선 부하와, 프리 디코더(10)의 회로 지연과, 칼럼 디코드 신호 CAZ의 배선 부하와, 메인 디코더(4)의 회로 지연에 의해, 종래와 같이, 클록 펄스 신호 CEPZ에 대하여 시간 T5만큼 지연되어 활성화된다.
도 8에 도시된 제1 타이밍 제어 회로(49a)는 클록 펄스 신호 CEPZ 중 메모리 코어부(2) 옆의 세로 방향을 따라 형성되는 배선의 부하와 등가인 지연 요소인 지연 회로(51)와, 프리 디코더(10)의 디코더 회로(10a)와 동일한 논리 회로(55)와, 칼럼 디코드 신호 CAZ의 배선 부하의 평균치와 등가인 지연 요소인 지연 회로(53)와, 메인 디코더(4)의 디코더 회로(4a)와 동일한 논리 회로(57)와, 지연 게이트(59)를 사용하여 독출 제어 신호 SEBZ를 생성한다(도 10의 (d)). 이 때문에, 생성된 독출 제어 신호 SEBZ는 칼럼 선택 신호 CLZ의 활성화 타이밍의 평균치에 대하여 지연 게이트(59)의 지연 시간 T6만큼 지연되어 활성화된다. 지연 게이트(59)의 지연 시간 T6은 도 4에 도시된 스위치 회로(6)의 nMOS의 온동작에 필요한 시간이다. 지연 회로(53)의 지연 시간이 칼럼 디코드 신호 CAZ의 배선 부하의 평균치이기 때문에, 칼럼 선택 신호 CLZ와, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ와의 편차량은 항상 소정의 범위가 된다.
또한, 도시하지 않은 로우 어드레스계의 신호, 회로에 의해 메모리 셀(7)이 선택되고, 메모리 셀(7)로부터 비트선 신호 BLZ, BLX가 출력된다(도 10의 (e)). 실제로는, 메모리 셀(7)의 축적 전하가 비트선에 재분배됨으로써 비트선 신호 BLZ, BLX의 전압이 변화된다.
도 4에 도시된 스위치 회로(6)는 칼럼 선택 신호 CLZ의 고레벨을 받아 온이 된다. 비트선 신호 BLZ, BLX의 신호 레벨은 스위치 회로(6)를 통해 내부 데이터 신호 GDBZ, GDBX로서 전달된다(도 10의 (f)).
도 8에 도시된 센스 버퍼(8)는 독출 제어 신호 SEBZ의 고레벨을 받아 내부 데이터 신호 GDBZ, GDBX를 수신하고, 차동 증폭하여 증폭한 신호를 독출 데이터 신호 RDBZ(RDB0Z, RDB1Z, RDB2Z, RDB3Z)로서 출력한다(도 10의 (g)). 여기서, 독출 데이터 신호 RDBZ의 저레벨이 소정의 전압이 되도록, 클록 펄스 신호 CEPZ 등의 활성화 기간이 정해져 있다.
그리고, 도 3에 도시된 데이터 입출력 회로(12)에 의해 독출 데이터 신호 RDBZ가 데이터 신호 DQ로서 패드에 출력되어 독출 동작이 완료된다.
상술한 SDRAM(40)에서는, 이하에 도시된 바와 같이, 압축 시험 모드시에 있어서, 데이터의 독출 동작이 행해진다. 압축 시험 모드시 동안 도 3에 도시된 시험 회로(17)는 시험 신호 TESZ를 고레벨로 하고 있다.
압축 시험 모드시에는 도 6에 도시된 제1 클록 펄스 생성 회로(45)는 시험 신호 TESZ의 고레벨을 받아 NAND 게이트(45h)를 비활성화하고, NAND 게이트(45j)를 활성화한다. 이 때문에, 제1 클록 펄스 생성 회로(45)에는 인버터열(45f, 45g), NAND 게이트(45j, 45k)에 의한 귀환 경로가 형성된다. 제1 클록 펄스 생성 회로(45)는 내부 클록 신호 CLKZ를 받아 인버터열(45f, 45g)의 지연 시간에 상당하는 펄스폭의 클록 펄스 신호 CEPZ를 생성한다(도 10의 (h)). 즉, 압축 시험 모드시 에는 각 제어 신호의 활성화 기간이 통상 동작 모드시에 비하여 길어진다.
이 후, 도 10의 점선으로 도시된 바와 같이, 칼럼 선택 신호 CLZ, 독출 제어 신호 SEBZ가 생성되고, 압축 시험 모드시의 독출 동작이 행해진다. 압축 시험 모드시에 행하는 데이터의 압축에 관한 제어는 종래와 동일하다. 시험시 독출 데이터 신호 TRDBZ, TRDBX에는 복수개의 센스 버퍼가 접속되기 때문에, 파형은 완만해진다. 그러나, 각 제어 신호의 활성화 기간이 길게 되어 있기 때문에, 시험시 독출 데이터 신호 TRDBZ, TRDBX의 저레벨은 소정의 전압이 된다(도 10의 (j)). 따라서, 확실하게 데이터 압축 시험의 독출 동작이 행해진다.
상술한 SDRAM(40)에서는, 이하에 도시된 바와 같이, 데이터의 기록 동작이 행해진다.
도 11은 SDRAM(40)의 기록 동작시의 주요한 신호의 타이밍을 도시하고 있다. 클록 신호 CLK, 내부 클록 신호 CLKWZ, CLKZ, 클록 펄스 신호 WCEPZ, CEPZ, 칼럼 선택 신호 CLZ의 타이밍은 독출 동작시와 동일하므로, 설명을 생략한다.
우선, 도 5에 도시된 클록 버퍼(43)는 클록 신호 CLK를 받아 내부 클록 신호 CLKWZ, CLKZ를 생성한다(도 11의 (a)). 도 7에 도시된 제2 클록 펄스 생성 회로(47)는 시험 신호 TESZ의 저레벨을 받아 NAND 게이트(47h)를 활성화하고, NAND 게이트(47j)를 비활성화한다. 이 때문에, 제2 클록 펄스 생성 회로(47)에는 인버터열(47f), NAND 게이트(47h, 47k)에 의한 귀환 경로가 형성된다. 제2 클록 펄스 생성 회로(47)는 내부 클록 신호 CLKWZ를 받아 인버터열(47j)의 지연 시간에 상당하는 펄스폭의 클록 펄스 신호 WCEPZ를 생성한다(도 11의 (b)).
도 6에 도시된 제1 클록 펄스 생성 회로(45)는 독출 동작과 동일하게, 클록 펄스 신호 CEPZ를 생성한다(도 11의 (c)). 클록 펄스 신호 WCEPZ, CEPZ의 활성화 기간(펄스폭)은 동일하다.
도 9에 도시된 제2 타이밍 제어 회로(49b)는 클록 펄스 신호 WCEPZ를 받아 제2 기록 제어 신호 WCEP2Z를 생성한다(도 11의 (d)). 제2 기록 제어 신호 WCEP2Z는 칼럼 선택 신호 CLZ에 대하여 시간 T7만큼 빨라지도록 생성된다. 여기서, 시간 T7은 도 5에 도시된 인버터열(20c)의 인버터 2단분의 지연 시간에 상당한다.
도 8에 도시된 제1 타이밍 제어 회로(49a)는 클록 펄스 신호 CEPZ를 받아 제1 기록 제어 신호 WEZ를 생성한다(도 11의 (e)). 제1 기록 제어 신호 WEZ는 칼럼 선택 신호 CLZ와 동일한 타이밍으로 생성된다.
또한, 도 9에 도시된 제2 타이밍 제어 회로(49a)의 OR 회로(61)는 제2 기록 제어 신호 WCEP2Z, 제1 기록 제어 신호 WEZ의 OR 논리를 취하여 기록 제어 신호 WAEZ를 생성한다(도 11의 (f)). 클록 펄스 신호 CEPZ, WCEPZ는 동일한 회로를 구비한 제1 클록 펄스 생성 회로(45), 제2 클록 펄스 생성 회로(47)로 생성되기 때문에 활성화 기간(펄스폭)은 동일하다. 또한, 클록 펄스 신호 CEPZ, WCEPZ의 타이밍 편차량은 도 5에 도시된 인버터열(20c)의 인버터 2 단분이다. 제1 타이밍 제어 회로(49a) 및 제2 타이밍 제어 회로(49b)는 동일한 지연 회로(51, 53), 논리 회로(55, 57)를 구비하고 있다. 이 때문에, 제2 타이밍 제어 회로(49b)의 OR 회로(61)에 공급되는 제1 기록 제어 신호 WEZ와, 제2 기록 제어 신호 WCEP2Z와의 타이밍 편차량은 인버터열(20c)의 인버터 2단분이 된다. 이 때문에, OR 회로(61)의 출력(기록 제어 신호 WAEZ)에 해저드가 발생하는 일은 없다.
또, 시간 T7은 OR 회로(61)의 지연 시간보다 작게 되어 있다. 따라서, 기록 제어 신호 WAEZ는 칼럼 선택 신호 CLZ의 활성화 기간을 포함하도록 생성된다. 이 결과, 칼럼 선택 신호 CLZ가 활성화하고 있는 동안, 즉, 도 4에 도시된 스위치 회로(6)가 온되어 있는 동안, 항상 라이트 증폭기(9)는 활성화되어 있다.
이 때문에, 비트선 신호 BLZ, BLX의 신호 레벨의 차는 센스 증폭기(5)만으로 증폭하는 경우에 비하여 고속으로 벌어지게 된다. 따라서, 메모리 셀(7)로의 기록 전압이 커져 메모리 셀(7)의 데이터 유지 시간이 향상된다. 라이트 증폭기(9), 스위치 회로(6), 센스 증폭기(5)의 동작은 종래와 동일하다.
도 12는 압축 시험 모드시의 기록 동작에 있어서의 주요한 신호의 타이밍을 도시하고 있다. 압축 시험 모드시에는 독출 동작과 동일하게, 시험 신호 TESZ는 고레벨이 되고, 클록 펄스 신호 WCEPZ, CEPZ의 활성화 기간은 길어진다. 이 때문에, 시험시 기록 데이터 신호 TWDBZ의 파형이 완만하여도 확실하게 기록 동작이 행해진다. 도면 중의 점선은 도 11에 도시된 통상 동작 모드시에서의 각 신호의 파형이다.
이상과 같이 구성된 반도체 집적 회로에서는, 제1 타이밍 제어 회로(49a) 및 제2 타이밍 제어 회로(49b)에 클록 펄스 신호 CEPZ 중 메모리 코어부(2) 옆의 세로 방향을 따라 형성되는 배선의 부하와 등가인 지연 요소인 지연 회로(51)와, 프리 디코더(10)의 디코더 회로(10a)와 동일한 논리 회로(55)와, 칼럼 디코드 신호 CAZ의 배선 부하와 등가인 지연 요소인 지연 회로(53)와, 메인 디코더(4)의 디코더 회 로(4a)와 동일한 논리 회로(57)를 구비하였다. 이 때문에, 칼럼 선택 신호 CLZ와, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ과의 타이밍 편차량이 제조 공정의 변동, 동작 전압의 변동 및 주위 온도의 변동에 따른 영향을 받아 변동하는 것을 최소한으로 할 수 있다. 따라서, SDRAM(40)의 타이밍 설계를 용이하게 행할 수 있다. 상기 편차량을 최소한으로 하여 타이밍 설계를 행함으로써 칩을 고속 동작할 수 있다. 고속 동작을 추구하지 않는 경우에는 다른 회로의 타이밍 여유를 크게 할 수 있고, 수율을 향상시킬 수 있다.
지연 회로(53)의 지연 시간을 칼럼 디코드 신호 CAZ의 배선 부하의 평균치로 하였다. 이 때문에, 칼럼 선택 신호 CLZ와, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ와의 편차량을 항상 소정의 범위로 할 수 있다.
칼럼 선택 신호 CLZ의 활성화 기간을 기록 제어 신호 WAEZ의 활성화 기간에 포함시켰다. 이 때문에, 스위치 회로(6)가 온되고 있는 동안, 센스 증폭기(5)의 증폭 능력뿐만 아니라 라이트 증폭기(9)의 구동 능력도 사용하여 메모리 셀(7)에 데이터를 기록할 수 있다. 따라서, 충분한 기록 전압으로 메모리 셀(7)에 데이터를 기록할 수 있고, 메모리 셀(7)의 데이터 유지 시간을 향상시킬 수 있다.
통상 동작 모드시와, 압축 시험 모드시에 클록 펄스 신호 CEPZ, WCEPZ의 활성화 기간을 변경하였다. 이 때문에, 통상 동작시에는, 압축 시험 모드시의 부하를 고려하지 않고, 최적의 타이밍으로 데이터의 기록 및 독출을 행할 수 있다. 내부 회로의 타이밍 설계를 통상 동작 모드시와 시험 모드시로 나누어 행할 수 있다. 통상 동작 모드시의 내부 회로의 동작 타이밍이 시험 모드시의 타이밍에 의존하지 않 게 되고, 내부 회로의 타이밍 설계를 알맞게 행할 수 있다.
논리 회로(55, 57)를 디코더 회로(10a), 디코더 회로(4a)와 동일하게 했기 때문에, 특히, 저전압 동작에서의 타이밍 편차량을 저감할 수 있고, 타이밍 설계를 용이하게 행할 수 있다.
인버터 2단으로 이루어지는 지연 게이트(59)는 칼럼 선택 신호 CLZ와 동일 타이밍으로 생성되는 제1 기록 제어 신호 WEZ를 받아 독출 제어 신호 SEBZ를 생성하였다. 이 때문에, 칼럼 선택 신호 CLZ의 비활성화로부터 최소의 편차량으로 확실하게 독출 제어 신호 SEBZ를 비활성화할 수 있다. 따라서, 최적의 타이밍으로 확실하게 데이터를 독출할 수 있다.
기록 제어 신호 WAEZ를 제1 기록 제어 신호 WEZ와 제2 기록 제어 신호 WCEP2Z와의 OR 논리로 생성하였기 때문에, 종래의 회로를 대폭 변경하지 않고, 칼럼 선택 신호 CLZ의 활성화 기간을 포함하는 기록 제어 신호 WAEZ를 용이하게 생성할 수 있다.
도 13 내지 도 15는 본 발명의 반도체 집적 회로의 제2 실시 형태에 있어서의 제1 타이밍 제어 회로(63a), 제2 타이밍 제어 회로(63b) 및 메모리 코어부(2)를 도시하고 있다. 이 실시 형태는 청구범위 제3항 내지 청구범위 제4항에 대응하고 있다.
제1 타이밍 제어 회로(63a) 및 제2 타이밍 제어 회로(63b) 이외의 구성은 상술한 제1 실시 형태와 동일하다. 이 실시 형태에서는, 클록 펄스 신호 CEPZ, WCEPZ로부터 타이밍이 다른 독출 제어 신호 SEBZ, SEB0Z 및 타이밍이 다른 기록 제어 신 호 WAEZ, WAE0Z를 사용하여 독출 동작 및 기록 동작이 행해진다.
도 13에 도시된 바와 같이, 제1 타이밍 제어 회로(63a)는 지연 회로(53) 대신에 지연 회로(65)를 사용한 것, 2개의 논리 회로(57-1, 57-2) 및 2개의 지연 게이트(59-1, 59-2)를 각각 2개 구비한 것을 제외하고, 제1 실시 형태의 제1 타이밍 제어 회로(49a)와 동일하다.
지연 회로(65)는 nMOS의 소스와 드레인을 접지선 VSS에 접속한 MOS 커패시터(65a, 65b, 65c)와, MOS 커패시터(65a, 65b)의 게이트를 서로 접속하는 저항 R6과, MOS 커패시터(65b, 65c)의 게이트를 서로 접속하는 저항 R7로 구성되어 있다. 저항 R6, R7은 확산층 저항 등으로 형성되어 있다.
MOS 커패시터(65a)의 게이트는 논리 회로(55)의 출력에 접속되어 있다. MOS 커패시터(65b)의 게이트는 한쪽 논리 회로(57-1)의 입력에 접속되어 있다. MOS 커패시터(65c)의 게이트는 다른쪽 논리 회로(57-1)의 입력에 접속되어 있다.
논리 회로(57-1)의 출력으로부터는 제1 기록 제어 신호 WE0Z가 출력되고 있다. 논리 회로(57-1)의 출력은 지연 게이트(59-1)의 입력에 접속되어 있다. 지연 게이트(59-1)의 출력으로부터는 독출 제어 신호 SEB0Z가 출력되고 있다. 논리 회로(57-2)의 출력으로부터는 제1 기록 제어 신호 WEZ가 출력되고 있다. 논리 회로(57-2)의 출력은 지연 게이트(59-2)의 입력에 접속되어 있다. 지연 게이트(59-2)의 출력으로부터는 독출 제어 신호 SEBZ가 출력되고 있다.
또한, 지연 회로(51)의 입력에는 클록 펄스 신호 CEPZ가 공급되어 있다. 제1 타이밍 제어 회로(63a)는 활성화 타이밍이 빠른 독출 제어 신호 SEB0Z와, 활성화 타이밍이 느린 독출 제어 신호 SEBZ를 생성하는 회로이다.
도 14에 도시된 바와 같이, 제2 타이밍 제어 회로(63b)는 제1 타이밍 제어 회로(63a)와 동일한 접속 관계를 갖는 지연 회로(51, 65), 논리 회로(55, 57-1, 57-2)와, 2개의 OR 회로(61-1, 61-2)로 구성되어 있다.
지연 회로(51)의 입력에는 클록 펄스 신호 WCEPZ가 공급되어 있다. 논리 회로(57-1)의 출력으로부터는 제2 기록 제어 신호 WCEP20Z가 출력되고 있다. 제2 기록 제어 신호 WCEP20Z는 OR 회로(61-1)의 한쪽 입력에 공급되어 있다. OR 회로(61-1)의 다른쪽 입력에는 제1 기록 제어 신호 WE0Z가 공급되어 있다. OR 회로(61-1)의 출력으로부터는 기록 제어 신호 WAE0Z가 출력되고 있다. 논리 회로(57-2)의 출력으로부터는 제2 기록 제어 신호 WCEP2Z가 출력되고 있다. 제2 기록 제어 신호 WCEP2Z는 OR 회로(61-2)의 한쪽 입력에 공급되어 있다. OR 회로(61-2)의 다른쪽 입력에는 제1 기록 제어 신호 WEZ가 공급되어 있다. OR 회로(61-2)의 출력으로부터는 기록 제어 신호 WAEZ가 출력되고 있다.
제2 타이밍 제어 회로(63b)는 활성화 타이밍이 빠른 기록 제어 신호 WAE0Z와, 활성화 타이밍이 느린 기록 제어 신호 WAEZ를 생성하는 회로이다.
도 15는 메모리 코어부(2) 및 그 주변 회로를 도시하고 있다.
이 실시 형태에서는, 프리 디코더(10)에서 먼 측(도면의 좌측)의 스위치 회로(6)에 대응하는 센스 버퍼(8) 및 라이트 증폭기(9)에 독출 제어 신호 SEBZ 및 기록 제어 신호 WAEZ가 공급되어 있다. 프리 디코더(10)에 가까운 측(도면의 우측)의 스위치 회로(6)에 대응하는 센스 버퍼(8) 및 라이트 증폭기(9)에 독출 제어 신호 SEB0Z 및 기록 제어 신호 WAE0Z가 공급되어 있다.
상술한 반도체 집적 회로에서는, 프리 디코더(10)로부터 출력되는 칼럼 디코드 신호 CAZ의 전파 지연 시간은 프리 디코더(10)에서 먼 메인 디코더(4)에 공급되는 칼럼 디코드 신호 CAZ의 배선일수록 커진다. 이 전파 지연 시간에 대응하여 활성화 타이밍이 다른 독출 제어 신호 SEB0Z, SEBZ, 기록 제어 신호 WAE0Z, WAEZ가 각각 센스 버퍼(8) 및 라이트 증폭기(9)에 공급되어 있다. 이 때문에, 각 센스 버퍼(8) 및 각 라이트 증폭기(9)는 각 스위치 회로(6)의 활성화 타이밍에 맞추어 최적의 타이밍으로 활성화된다.
이 실시 형태의 반도체 집적 회로에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 제1 타이밍 제어 회로(63a)는 타이밍이 다른 독출 제어 신호 SEBZ, SEB0Z를 생성하고, 제2 타이밍 제어 회로(63b)는 타이밍이 다른 기록 제어 신호 WAEZ, WAE0Z를 생성하였다. 이 때문에, 센스 버퍼(8)는 독출 제어 신호 SEBZ, SEB0Z 중 어느 하나를 사용하여 내부 데이터 신호 GDBZ, GDBX의 독출 데이터를 받아들인다. 라이트 증폭기(9)는 기록 제어 신호 WAEZ, WAE0Z 중 어느 하나를 사용하여 내부 데이터 신호 GDBZ, GDBX에 기록 데이터를 공급한다. 이 결과, 각 칼럼 선택 신호 CLZ와, 독출 제어 신호 SEBZ, SEB0Z, 기록 제어 신호 WAEZ, WAE0Z와의 타이밍 편차량을 최소한으로 할 수 있다.
따라서, 타이밍 설계를 용이하게 행할 수 있다. 칩의 기록 및 독출 동작을 고속으로 할 수 있다.
도 16 내지 도 18은 본 발명의 반도체 집적 회로의 제3 실시 형태에 있어서 의 제1 클록 펄스 생성 회로(67), 제2 클록 펄스 생성 회로(69) 및 제어 회로(71)를 도시하고 있다. 이 실시 형태는 청구범위 제5항에 대응하고 있다. 제1 클록 펄스 생성 회로(67)는 기본 타이밍 신호 생성 회로, 활성화 기간 변경 회로에 대응하고, 제2 클록 펄스 생성 회로(69)는 활성화 기간 변경 회로에 대응하고 있다.
본 실시 형태의 회로 구성은 제1 클록 펄스 생성 회로(67), 제2 클록 펄스 생성 회로(69) 및 제어 회로(71)를 제외하고, 상술한 제1 실시 형태와 동일하다. 이 실시 형태에서는, 제1 클록 펄스 생성 회로(67) 및 제2 클록 펄스 생성 회로(69)는 각각 4가지의 활성화 기간의 클록 펄스 신호 CEPZ 및 클록 펄스 신호 WCEPZ 중 어느 하나를 생성한다.
도 16에 도시된 바와 같이, 제1 클록 펄스 생성 회로(67)는 3개의 인버터(67a, 67b, 67c)와, 2개의 2 입력 NAND 게이트로 이루어지는 플립플롭 회로(67d)와, 2개의 인버터를 종속 접속한 인버터열(67e, 67f, 67g, 67h)과, 4개의 2 입력의 NAND 게이트(67j, 67k, 67m, 67n)와, 4 입력의 NAND 게이트(67p)로 구성되어 있다. 인버터(67a)의 입력에는 내부 클록 신호 CLKZ가 공급되어 있다. 인버터(67a)의 출력은 플립플롭 회로(67d)의 한쪽 입력에 접속되어 있다. 인버터(67a)가 접속된 플립플롭 회로(67d)의 NAND 게이트의 출력은 인버터(67b)의 입력에 접속되어 있다. 인버터(67b)의 출력은 인버터(67c) 및 인버터열(67e)의 입력에 접속되어 있다. 인버터(67c)의 출력으로부터는 클록 펄스 신호 CEPZ가 출력되고 있다. 인버터열(67e)의 출력은 인버터열(67f)의 입력 및 NAND 게이트(67j)의 한쪽 입력에 접속되어 있다. 인버터열(67f)의 출력은 인버터열(67g)의 입력 및 NAND 게이트(67k)의 한쪽 입력에 접속되어 있다. 인버터열(67g)의 출력은 인버터열(67h)의 입력 및 NAND 게이트(67m)의 한쪽 입력에 접속되어 있다. 인버터열(67h)의 출력은 NAND 게이트(67n)의 한쪽 입력에 접속되어 있다. NAND 게이트(67j)의 다른쪽 입력에는 제어 신호 C1이 공급되어 있다. NAND 게이트(67k)의 다른쪽 입력에는 제어 신호 C2가 공급되어 있다. NAND 게이트(67m)의 다른쪽 입력에는 제어 신호 C3이 공급되어 있다. NAND 게이트(67n)의 다른쪽 입력에는 제어 신호 C4가 공급되어 있다. NAND 게이트(67j, 67k, 67m, 67n)의 출력은 각각 NAND 게이트(67p)의 입력에 접속되어 있다. NAND 게이트(67p)의 출력은 플립플롭 회로(67d)의 다른쪽 입력으로 귀환되어 있다.
도 17은 제2 클록 펄스 생성 회로(69)의 상세한 내용을 도시하고 있다.
제2 클록 펄스 생성 회로(69)는 제1 클록 펄스 생성 회로(67)와 동일한 회로이다. 인버터(67a)의 입력에는 내부 클록 신호 CLKWZ가 공급되어 있다. 인버터(67c)의 출력으로부터는 클록 펄스 신호 WCEPZ가 출력되고 있다.
도 18은 제어 회로(71)의 상세한 내용을 도시하고 있다.
제어 회로(71)는 4개의 퓨즈 회로(73)와, 4개의 OR 회로(75)와, 커맨드 제어 회로(77)로 구성되어 있다.
퓨즈 회로(73)는 전원선 VCC에 한쪽 단부를 접속한 퓨즈(73a)와, 접지선 VSS에 한쪽 단부를 접속한 저항 R8과, 퓨즈(73a)의 다른쪽 단부 및 저항 R8의 다른쪽 단부에 입력을 접속한 인버터(73b)로 구성되어 있다. 퓨즈(73a)는 폴리실리콘 등으로 형성되고, 저항 R8은 확산층 저항 등으로 형성되어 있다. 저항 R8은 퓨즈(73a) 가 용단되어 있을 때의 관통 전류를 작게 하기 위해 높은 저항치를 갖고 있다. 각 퓨즈 회로(73)의 인버터(73b)의 출력은 각 OR 회로(75)의 한쪽 입력에 접속되어 있다.
각 OR 회로(75)의 다른쪽 입력에는 각각 커맨드 제어 회로(77)의 출력 신호 OUT1, OUT2, 0UT3, 0UT4가 공급되어 있다. 출력 신호 OUT1이 공급되는 OR 회로(75)의 출력으로부터는 제어 신호 C1이 출력되고 있다. 동일하게, 출력 신호 OUT2, OUT3, OUT4가 공급되는 각 OR 회로(75)의 출력으로부터는 각각 제어 신호 C2, C3, C4가 출력되고 있다.
커맨드 제어 회로(77)는 외부 단자를 사용하여 칩에 소정의 활성화 기간 변경 커맨드를 공급함으로써 활성화된다. 커맨드 제어 회로(77)는 활성화 기간 변경 커맨드에 따라 출력 신호 OUT1, OUT2, OUT3, OUT4 전부를 저레벨, 또는 어느 하나를 고레벨로 하는 기능을 갖고 있다.
상술한 반도체 집적 회로에서는, 우선, 외부로부터 활성화 기간 변경 커맨드가 공급된다. 커맨드 제어 회로(77)는 출력 신호 OUT1, OUT2, OUT3, OUT4 중 어느 하나를 순차 고레벨로 한다. 그리고, 데이터의 기록 평가 및 독출 평가가 행해진다.
예컨대, 출력 신호 OUT1이 고레벨일 때, 도 16에 도시된 제1 클록 펄스 생성 회로(67)는 인버터열(67e)의 지연 시간에 상당하는 활성화 기간의 클록 펄스 신호 CEPZ를 출력한다. 도 17에 도시된 제2 클록 펄스 생성 회로(69)는 인버터열(67e)의 지연 시간에 상당하는 활성화 기간의 클록 펄스 신호 CEPZ를 출력한다. 그리고, 제1 실시 형태와 같이, 인버터열(67e)의 지연 시간에 상당하는 활성화 기간의 칼럼 선택 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ가 생성된다.
출력 신호 OUT2가 고레벨일 때, 상기 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간은 인버터열(67e, 67f)의 지연 시간에 상당한다. 출력 신호 OUT3이 고레벨일 때, 상기 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간은 인버터열(67e, 67f, 67g)의 지연 시간에 상당한다. 출력 신호 OUT4가 고레벨일 때, 상기 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간은 인버터열(67e, 67f, 67g, 67h)의 지연 시간에 상당한다.
데이터의 기록 평가 및 독출 평가에 의해, 외부로부터 직접 측정할 수 없는 각 신호 CLZ, SEBZ, WAEZ의 최적의 활성화 기간을 간접적으로 구할 수 있다. 평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성이 개선되고, 수율이 향상된다.
이후, 도 18에 도시된 소정의 퓨즈(73a)를 용단함으로써 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간은 최적의 값으로 고정된다. 예컨대, 최적의 활성화 기간이 출력 신호 OUT2를 고레벨로 했을 때인 경우, 제어 신호 C2를 출력하는 OR 회로(75)에 접속된 퓨즈(73a)가 용단된다. 퓨즈의 용단은 예컨대, 평가를 행한 칩과 동일한 제조 로트의 칩에 대해서 전부 행해진다. 퓨즈 용단후, 활성화 기간 변경 드의 입력 금지 등을 함으로써 커맨드 제어 회로(77)는 출력 신호 OUT1, OUT2, OUT3, OUT4를 전부 저레벨로 한다.
따라서, 퓨즈(73a)를 용단함으로써 포토마스크의 변경, 제조 공정의 변경을 행하지 않고, 최적의 타이밍으로 동작하는 칩이 제조되어 출하된다. 또한, 칩마다 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간을 변경할 수 있기 때문에, 웨이퍼 상에서의 칩의 위치, 제조 로트 내에서의 웨이퍼의 위치, 또는 제조 로트에 의존하는 칩의 특성의 변동을 억제하는 것이 가능하다.
이 실시 형태의 반도체 집적 회로에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 외부로부터 활성화 기간 변경 커맨드를 입력함으로써 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간을 변경 가능하게 하였다. 이 때문에, 평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성을 개선할 수 있고, 수율을 향상시킬 수 있다.
또한, 퓨즈(73a)의 용단에 의해 각 신호 CLZ, SEBZ, WAEZ의 활성화 기간을 변경 가능하게 하였다. 이 때문에, 포토마스크의 변경, 제조 공정의 변경을 행하지 않고, 최적의 타이밍으로 동작하는 칩을 제조할 수 있다. 웨이퍼 상에서의 칩의 위치, 제조 로트 내에서의 웨이퍼의 위치, 또는 제조 로트에 의존하는 칩의 특성의 변동을 억제할 수 있다.
도 19 내지 도 21은 본 발명의 반도체 집적 회로의 제4 실시 형태에 있어서의 제1 타이밍 제어 회로(79a), 제2 타이밍 제어 회로(79b) 및 제어 회로(83)를 도시하고 있다. 제1 타이밍 제어 회로(79a), 제2 타이밍 제어 회로(79b) 및 제어 회로(83)는 활성화 타이밍 변경 회로에 대응하고 있다.
본 실시 형태의 회로 구성은 제1 타이밍 제어 회로(79a), 제2 타이밍 제어 회로(79b) 및 제어 회로(83)를 제외하고, 상술한 제1 실시 형태와 동일하다. 이 실시 형태에서는, 제1 타이밍 제어 회로(79a) 및 제2 타이밍 제어 회로(79b)는 출력 하는 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ의 타이밍을 2가지로 변경할 수 있다.
도 19는 제1 타이밍 제어 회로(79a)의 상세한 내용을 도시하고 있다. 제1 타이밍 제어 회로(79a)는 지연 회로(53) 대신에 지연 회로(81)를 사용한 것 이외에 제1 실시 형태의 제1 타이밍 제어 회로(49a)와 동일하다.
지연 회로(81)는 nMOS의 소스와 드레인을 접지선 VSS에 접속한 MOS 커패시터(81a, 81b, 81c)와, MOS 커패시터(81a, 81b)의 게이트를 서로 접속하는 저항 R9와, MOS 커패시터(81b, 81c)의 게이트를 서로 접속하는 저항 R10과, 3개의 2입력 NAND 게이트(81d, 81e, 81f)로 구성되어 있다. 저항 R9, R10은 확산층 저항 등으로 형성되어 있다.
MOS 커패시터(81a)의 게이트는 논리 회로(55)의 출력에 접속되어 있다. MOS 커패시터(81b)의 게이트는 NAND 게이트(81d)의 한쪽 입력에 접속되어 있다. MOS 커패시터(81c)의 게이트는 NAND 게이트(81e)의 한쪽 입력에 접속되어 있다.
NAND 게이트(81d)의 다른쪽 입력에는 제어 신호 C5가 공급되어 있다. NAND 게이트(81e)의 다른쪽 입력에는 제어 신호 C6이 공급되어 있다. NAND 게이트(81f)의 입력에는 각각 NAND 게이트(81d, 81e)의 출력이 접속되어 있다. NAND 게이트(81f)의 출력은 논리 회로(57)의 입력에 접속되어 있다.
도 20은 제2 타이밍 제어 회로(79b)의 상세한 내용을 도시하고 있다. 제2 타이밍 제어 회로(79b)는 지연 회로(53) 대신에 지연 회로(81)를 사용한 것 이외에는 제1 실시 형태의 제2 타이밍 제어 회로(49b)와 동일하다. 지연 회로(81)는 제1 타 이밍 제어 회로(79a)의 지연 회로와 동일하다.
도 21은 제어 회로(83)의 상세한 내용을 도시하고 있다.
제어 회로(83)는 2개의 퓨즈 회로(73)와, 2개의 OR 회로(75)와, 커맨드 제어 회로(85)로 구성되어 있다.
각 OR 회로(85)의 한쪽 입력에는 각각 퓨즈 회로(73)의 출력이 접속되어 있다. 각 OR 회로(75)의 다른쪽 입력에는 각각 커맨드 제어 회로(77)의 출력 신호 OUT5, OUT6이 공급되어 있다. 출력 신호 OUT5가 공급되는 OR 회로(75)의 출력으로부터는 제어 신호 C5가 출력되고 있다. 출력 신호 OUT6이 공급되는 OR 회로(75)의 출력으로부터는 각각 제어 신호 C6이 출력되고 있다.
커맨드 제어 회로(85)는 외부 단자를 사용하여 칩에 소정의 활성화 기간 변경 커맨드를 공급함으로써 활성화된다. 커맨드 제어 회로(85)는 활성화 기간 변경 커맨드에 따라 출력 신호 OUT5, OUT6 전부를 저레벨, 또는 어느 하나를 고레벨로 하는 기능을 갖고 있다.
상술한 반도체 집적 회로에서는, 우선, 외부로부터 활성화 타이밍 변경 커맨드가 공급된다. 커맨드 제어 회로(85)는 출력 신호 OUT5, OUT6 중 어느 하나를 순차 고레벨로 한다. 그리고, 데이터의 기록 평가 및 독출 평가가 행해진다. 예컨대, 출력 신호 OUT5가 고레벨일 때, 제어 회로(83)는 제어 신호 C5를 고레벨로 하고, 제어 신호 C6을 저레벨로 한다.
도 19에 도시된 제1 타이밍 제어 회로(79a)는 NAND 게이트(81d)를 활성화하고, NAND 게이트(81e)를 비활성화하며, 독출 제어 신호 SEBZ를 출력한다. 동일하 게, 도 20에 도시된 제2 타이밍 제어 회로(79b)는 기록 제어 신호 WAEZ를 출력한다.
데이터의 기록 평가 및 독출 평가에 의해 외부로부터 직접 측정할 수 없는 각 신호 SEBZ, WAEZ의 최적의 활성화 타이밍을 간접적으로 구할 수 있다. 평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성이 개선되고, 수율이 향상된다.
이 후, 도 21에 도시된 소정의 퓨즈(73a)를 용단함으로써 각 신호 SEBZ, WAEZ의 활성화 타이밍은 최적의 값으로 고정된다. 예컨대, 최적의 활성화 타이밍이 출력 신호 OUT5를 고레벨로 했을 때인 경우, 제어 신호 C5를 출력하는 OR 회로(75)에 접속된 퓨즈(73a)가 용단된다. 퓨즈의 용단은 예컨대, 평가를 한 칩과 동일한 제조 로트의 칩에 대해서 전부 행해진다. 퓨즈 용단후, 활성화 타이밍 변경 커맨드의 입력 금지 등을 함으로써 커맨드 제어 회로(85)는 출력 신호 OUT5, OUT6을 전부 저레벨로 한다.
따라서, 퓨즈(73a)를 용단함으로써 포토마스크의 변경, 제조 공정의 변경을 행하지 않고, 최적의 타이밍으로 동작하는 칩이 제조된다. 또한, 칩마다 각 신호 SEBZ, WAEZ의 활성화 타이밍을 변경 가능하기 때문에, 웨이퍼 상에서의 칩의 위치, 제조 로트 내에서의 웨이퍼의 위치, 또는 제조 로트에 의존하는 칩의 특성의 변동을 억제할 수 있게 된다.
이 실시 형태의 반도체 집적 회로에 있어서도, 상술한 제1 및 제3 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 외부로부터 활성화 타 이밍 변경 커맨드를 입력함으로써 각 신호 SEBZ, WAEZ의 활성화 타이밍을 변경 가능하게 하였다. 이 때문에, 평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성을 개선할 수 있고, 수율을 향상시킬 수 있다.
또한, 퓨즈(73a)의 용단에 의해 각 신호 SEBZ, WAEZ의 활성화 타이밍을 변경 가능하게 하였다. 이 때문에, 포토마스크의 변경, 제조 공정의 변경을 행하지 않고, 최적의 타이밍으로 동작하는 칩을 제조할 수 있다.
또, 상술한 제1 실시 형태에서는, 본 발명을 SDRAM에 적용한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 DRAM, SRAM 등의 반도체 메모리에 적용하여도 좋다. 또는, DRAM의 메모리 코어를 내장한 시스템 LSI에 적용하여도 좋다.
상술한 제1 실시 형태에서는, 제1 타이밍 제어 회로(49a), 제2 타이밍 제어 회로(49b)의 지연 회로(51, 53), 논리 회로(55, 57)를 사용하여 독출 제어 신호 SEBZ 및 기록 제어 신호 WAEZ의 양쪽을 생성한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 독출 제어 신호 SEBZ 및 기록 제어 신호 WAEZ의 한쪽만을 지연 회로(51, 53), 논리 회로(55, 57)를 사용하여 생성하여도 좋다.
상술한 제1 실시 형태에서는, 지연 회로(51)를 클록 펄스 신호 CEPZ 중 메모리 코어부(2) 옆의 세로 방향을 따라 형성되는 배선의 부하와 등가인 지연 요소로 형성하고, 지연 회로(53)를 칼럼 디코드 신호 CAZ의 배선 부하와 등가인 지연 요소로 형성한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되 지 않는다. 예컨대, 지연 회로(51)를 클록 펄스 신호 CEPZ의 배선과 폭·길이가 동일한 배선을 사용하여 형성하고, 지연 회로(53)를 칼럼 디코드 신호 CAZ 배선과 폭·길이가 동일한 배선을 사용하여 형성하여도 좋다. 이 경우, 예컨대, 지연 회로(51)의 배선을 클록 펄스 신호 CEPZ의 배선에 따라 형성하여도 좋다.
상술한 제1 실시 형태에서는, 논리 회로(55, 57)를 디코드 회로(10a), 디코더 회로(4a)와 동일하게 형성한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 논리 회로(55, 57)를 디코드 회로(10a), 디코더 회로(4a)와 등가의 지연 요소를 사용하여 형성하여도 좋다.
상술한 제1 실시 형태에서는, 지연 회로(53)의 지연 시간을 칼럼 디코드 신호 CAZ의 배선 부하의 평균치에 맞춘 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 지연 회로(53)의 지연 시간을 칼럼 디코드 신호 CAZ의 배선 부하의 최악의 값에 맞추어도 좋다.
상술한 제3 실시 형태에서는, 클록 펄스 신호 CEPZ, WCEPZ의 활성화 기간을 변경함으로써 칼럼 선택 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ의 활성화 기간을 변경한 예에 대해서 기술하였다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 제1 클록 펄스 생성 회로(67)를 복수개 설치하여 칼럼 선택 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ의 활성화 기간을 각각 변경하여도 좋다.
상술한 제4 실시 형태에서는, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ의 활성화 타이밍을 변경하는 회로를 구비한 예에 대해서 기술하였다. 그러나, 본 발 명은 이러한 실시 형태에 한정되는 것이 아니다. 예컨대, 제3 실시 형태에 도시된 바와 같이, 칼럼 선택 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ의 활성화 기간을 변경하는 회로를 더 구비하여도 좋다.
이상의 실시 형태에 있어서 설명한 발명을 정리하여 이하의 항을 개시한다.
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(6) 청구범위 제3항에 기재한 반도체 집적 회로에 있어서, 상기 기록 제어 신호 WAEZ는 상기 스위치 제어 신호 CLZ를 생성하는 신호 경로에 존재하는 지연 요 소와 동일 또는 등가의 지연 요소를 사용하여 생성되어 그 스위치 제어 신호 CLZ와 거의 동일한 타이밍으로 활성화되는 제1 기록 제어 신호 WEZ와, 상기 스위치 제어 신호 CLZ를 생성하는 신호 경로에 존재하는 지연 요소와 동일 또는 등가의 지연 요소를 사용하여 생성되어 상기 스위치 제어 신호 CLZ보다 빠른 타이밍으로 활성화되는 제2 기록 제어 신호 WCEP2Z와의 OR 논리로 생성된 것을 특징으로 한다.
이 반도체 집적 회로에서는, 기록 제어 신호 WAEZ의 활성화 종료 타이밍은 제1 기록 제어 신호 WEZ에 의해 결정된다. 제1 기록 제어 신호 WEZ는 지연 요소를 사용하여 생성된다. 이 때문에, 기록 제어 신호 WAEZ의 활성화 종료 타이밍의 스위치 제어 신호 CLZ에 대한 편차량은 칩의 동작 환경, 제조 조건에 따라 크게 변동하는 일은 없다.
기록 제어 신호 WAEZ의 활성화 개시 타이밍은 제2 기록 제어 신호 WCEP2Z에 의해 결정된다. 제2 기록 제어 신호 WCEP2Z는 지연 요소를 사용하여 생성된다. 이 때문에, 기록 제어 신호 WAEZ의 활성화 개시 타이밍의 스위치 제어 신호 CLZ에 대한 편차량은 칩의 동작 환경, 제조 조건에 따라 크게 변동하는 일은 없다.
따라서, 기록 동작시에 기록 제어 회로(9)로부터 출력되는 데이터가 센스 증폭기(5)에 의해 확실하게 증폭되어 메모리 셀(7)에 기록된다.
(7) 상기 (6)에 기재한 반도체 집적 회로에 있어서, 상기 제1 기록 제어 신호 WEZ와 상기 제2 기록 제어 신호 WCEP2Z의 활성화 기간은 거의 동일한 것을 특징으로 한다.
이 반도체 집적 회로에서는, 제1 기록 제어 신호 WEZ와 제2 기록 제어 신호 WCEP2Z와의 OR 논리를 취할 때에 기록 제어 신호 WAEZ에 해저드가 발생하는 것이 방지된다.
(8) 청구범위 제4항에 기재한 반도체 집적 회로에 있어서, 상기 시험 모드는 상기 내부 신호인 내부 데이터 신호를 전달하는 내부 데이터 버스를 서로 접속하여 기록 및 독출 동작 시험을 행하는 압축 시험 모드인 것을 특징으로 한다.
이 반도체 집적 회로에서는, 시험 모드시에 내부 데이터 버스의 부하가 증대하고, 내부 데이터 신호의 파형이 완만해진다. 타이밍 변경 회로(45)에 의해 내부 회로의 동작 타이밍을 변경함으로써 부하의 증대에 따라 완만해진 파형에 맞추어 최적의 타이밍으로 동작 시험이 행해진다.
타이밍 변경 회로(45)는 통상 동작 모드시에는 내부 데이터 버스의 부하의 감소에 따라 내부 회로의 동작 타이밍을 변경하여 최적의 타이밍으로 한다.
(9) 상기 (8)에 기재한 반도체 집적 회로에 있어서, 상기 내부 회로를 제어하는 제어 신호를 구비하고, 상기 타이밍 변경 회로(45)는 상기 시험 모드시에 상기 제어 신호의 활성화 기간을 통상 동작 모드시에 비하여 길게 하는 것을 특징으로 한다.
이 반도체 집적 회로에서는, 타이밍 변경 회로(45)는 내부 데이터 버스의 부하가 증대하는 시험 모드시에 내부 회로를 제어하는 제어 신호의 활성화 기간을 길게 한다. 그리고, 시험 모드시와 통상 동작 모드시에 항상 최적의 타이밍으로 내부 회로의 동작이 행해진다.
시험 모드시에 제어 신호의 활성화 기간을 길게 함으로써 예컨대, 동작 타이 밍에 의존하지 않는 물리적인 결함에 따른 불량이 용이하게 검출된다. 이 때문에, 반도체 집적 회로가 결함 구제 회로를 구비하고 있는 경우에는 시험 모드의 결과에 따라 회로의 구제를 행할 수 있게 된다.
(10) 청구범위 제5항에 기재한 반도체 집적 회로에 있어서, 칩 상에 퓨즈(73a)를 구비하고, 상기 활성화 기간은 상기 퓨즈(73a)의 용단에 의해 소정의 값으로 고정할 수 있는 것을 특징으로 한다.
이 반도체 집적 회로에서는, 우선, 스위치 제어 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAMEZ 중 적어도 어느 한쪽 활성화 기간이 간접적으로 평가되며, 각 제어 신호의 최적의 활성화 기간이 판정된다. 이 후, 소정의 퓨즈(73a)가 용단되고, 각 제어 신호의 활성화 기간이 최적의 값으로 고정된다. 이 때문에, 포토마스크의 변경, 제조 공정의 변경을 행하지 않고, 최적의 타이밍으로 동작하는 칩이 제조된다.
또한, 칩마다 상기 제어 신호의 활성화 기간을 변경 가능하기 때문에, 웨이퍼 상에서의 칩의 위치, 제조 로트 내에서의 웨이퍼의 위치, 또는 제조 로트에 의존하는 칩의 특성 변동이 억제된다.
(11) 청구범위 제5항에 기재한 반도체 집적 회로에 있어서, 스위치 제어 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ 중 적어도 한쪽 활성화 타이밍을 변경하는 활성화 타이밍 변경 회로(79a, 79b, 83)를 구비하고 있는 것을 특징으로 한다.
이 반도체 집적 회로에서는, 스위치 제어 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ 중 적어도 어느 한쪽 활성화 타이밍을 변경하여 독출 동작 또는 기록 동작을 행함으로써 외부로부터 직접 측정할 수 없는 이들 제어 신호의 활성화 타이밍이 간접적으로 평가되며, 각 제어 신호의 최적의 활성화 타이밍이 판정된다.
평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성이 개선되고, 수율이 향상된다.
(12) 상기 (11)에 기재한 반도체 집적 회로에 있어서, 칩 상에 퓨즈(73a)를 구비하고, 상기 활성화 타이밍은 상기 퓨즈(73a)의 용단에 의해 소정의 값으로 고정할 수 있는 것을 특징으로 한다.
이 반도체 집적 회로에서는 우선, 스위치 제어 신호 CLZ, 독출 제어 신호 SEBZ, 기록 제어 신호 WAEZ 중 적어도 어느 한쪽 활성화 타이밍이 간접적으로 평가되며, 각 제어 신호의 최적의 활성화 타이밍이 판정된다. 이 후, 소정의 퓨즈(73a)가 용단되고, 각 제어 신호의 활성화 타이밍이 최적의 값으로 고정된다. 이 때문에, 마스크의 변경, 제조 공정의 변경을 행하지 않고, 최적의 타이밍으로 동작하는 칩이 제조된다.
또한, 칩마다 활성화 타이밍을 변경 가능하기 때문에, 웨이퍼 상에서의 칩의 위치, 제조 로트 내에서의 웨이퍼의 위치, 또는 제조 로트에 의존하는 칩의 특성의 변동이 억제된다.
삭제
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청구범위 제3항의 반도체 집적 회로에서는, 충분한 기록 전압으로 메모리 셀에 데이터를 기록할 수 있게 된다.
청구범위 제4항의 반도체 집적 회로에서는, 통상 동작시에 압축 시험 모드시의 회로 부하 등을 고려하지 않고, 최적의 타이밍으로 데이터의 기록 및 독출을 행할 수 있다.
청구범위 제5항의 반도체 집적 회로에서는, 외부로부터는 측정할 수 없는 스위치 제어 신호, 독출 제어 신호, 기록 제어 신호의 활성화 기간을 간접적으로 평가할 수 있다. 각 제어 신호의 최적의 활성화 기간을 판정할 수 있다. 평가 결과에 기초하여 포토마스크의 변경 또는 제조 공정의 변경을 행함으로써 칩의 특성을 개선할 수 있고, 수율을 향상시킬 수 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 메모리 셀과,
    상기 메모리 셀에 기록 및 독출하는 데이터의 증폭을 행하는 센스 증폭기와,
    기록 동작시에 활성화되는 기록 제어 신호를 받아 상기 데이터를 상기 센스 증폭기에 출력하는 기록 제어 회로와,
    기록 동작시에 스위치 제어 신호에 응답하여 상기 센스 증폭기와 상기 기록 제어 회로 사이의 상기 데이터의 전달 경로를 접속하는 스위치 회로를 구비하고,
    상기 기록 제어 신호의 활성화 기간은 상기 스위치 제어 신호의 활성화 기간보다 긴 것을 특징으로 하는 반도체 집적 회로.
  4. 내부 회로의 동작을 행하는 통상 동작 모드와, 상기 내부 회로의 동작 시험을 행하는 시험 모드를 구비하고,
    상기 시험 모드는 상기 내부 신호인 내부 데이터 신호를 전달하는 내부 데이터 버스를 상호 접속하여 독출 및 기록 동작 시험을 행하는 압축 시험 모드이며,
    내부 신호 경로의 부하가 증대하는 상기 시험 모드시에, 상기 내부 회로를 제어하는 제어 신호의 활성화 기간을 통상 동작 모드시에 비하여 길게하는 타이밍 변경 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  5. 메모리 셀과,
    상기 메모리 셀에 독출 및 기록하는 데이터의 증폭을 행하는 센스 증폭기와,
    독출 동작시에 상기 센스 증폭기로 증폭된 상기 데이터를 수신하는 독출 제어 회로와 기록 동작시에 상기 데이터를 상기 센스 증폭기에 출력하는 기록 제어 회로 중 적어도 한쪽을 갖는 입출력 제어 회로와,
    상기 센스 증폭기와 상기 입출력 제어 회로를 접속하는 상기 데이터의 전달 경로를 단속하는 스위치 회로와,
    기본 타이밍 신호를 받아서, 상기 입출력 제어 회로를 제어하는 독출 제어 신호 및 기록 제어 신호 중 적어도 한쪽을 생성하는 타이밍 제어 회로와,
    상기 기본 타이밍 신호를 받아 상기 스위치 회로를 온/오프 제어하는 스위치 제어 신호를 생성하는 스위치 제어 회로와,
    상기 스위치 제어 신호, 상기 독출 제어 신호 및 상기 기록 제어 신호 중 적어도 어느 한쪽의 활성화 기간을 변경하는 활성화 기간 변경 회로와,
    상기 활성화 기간 변경 회로와 독립적으로 동작하고, 상기 독출 제어 신호와 상기 기록 제어 신호의 활성화 타이밍을 변경하는 활성화 타이밍 변경 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제3항에 있어서, 상기 기록 제어 신호는 상기 스위치 제어 신호를 생성하는 신호 경로에 존재하는 지연 요소와 동일 또는 등가의 지연 요소를 사용하여 생성되어 그 스위치 제어 신호와 거의 동일한 타이밍으로 활성화되는 제1 기록 제어 신호와, 상기 스위치 제어 신호를 생성하는 신호 경로에 존재하는 지연 요소와 동일 또는 등가의 지연 요소를 사용하여 생성되어 상기 스위치 제어 신호보다 빠른 타이밍으로 활성화되는 제2 기록 제어 신호와 OR 논리로 생성되는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제1 기록 제어 신호와 상기 제2 기록 제어 신호의 활성화 기간은 거의 동일한 것을 특징으로 하는 반도체 집적 회로.
  8. 제5항에 있어서, 칩 상에 퓨즈를 구비하고, 상기 활성화 기간은 상기 퓨즈의 용단(溶斷)에 의해 소정의 값으로 고정 가능한 것을 특징으로 하는 반도체 집적 회로.
  9. 제5항에 있어서, 칩 상에 퓨즈를 구비하고, 상기 활성화 타이밍은 상기 퓨즈의 용단에 의해 소정의 값으로 고정 가능한 것을 특징으로 하는 반도체 집적 회로.
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