JPWO2008155806A1 - バリア同期方法、装置、及びマルチコアプロセッサ - Google Patents
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Abstract
Description
本発明の第1の態様のバリア同期方法は、複数のプロセッサコアを有するプロセッサにおいて、前記プロセッサコアが実行した処理を同期させるバリア同期方法であって、前記複数のプロセッサコアのうち、同期すべきプロセッサコアをそれぞれ、同一の同期グループに割り当てるステップと、前記同一の同期グループに属するプロセッサコアの実行した処理を同期させるステップとを有する。
N≧2M・X
の関係を満たしている、ことが望ましい。
N≧2M・X
の関係を満たすようにした場合には、第2の情報格納手段に格納した組み合わせ情報を更新することなく、より多くの同期グループに対応できる可能性が高くなる。このため、バリア同期用にプロセッサコアが実行すべき同期処理の量はより抑えられるようになる。それにより、バリア同期もより高速化されることとなる。
図1は、本実施形態によるマルチコアプロセッサ(CPU LSI)の構成を示す図である。そのプロセッサ1は、図1に示すように、演算機能を有するプロセッサコア(図中「Core」。命令のデコードや実行を行なう各種ユニット、レジスタ、及びキャッシュメモリなどを備えている)11を計4個、搭載したものである。各プロセッサコア(以下「コア」)11は共有キャッシュ制御部12と接続され、その制御部12を介して、大容量の共有するキャッシュメモリ(データ部)13、バス制御部14、或いはバリア装置(BARRIER UNIT)16にアクセス、或いはデータの送受信を行うようになっている。本実施形態によるバリア同期装置は、バリア装置16として実現されている。
N≧2・M・X
の関係を満たすようにすることが望ましい。
書き込み機構により出力された6つのLBSY値はそれぞれレジスタ83にストアされる。LBSY値変化検出部82は、各レジスタ83にストアされるLBSY値の変化を検出するものである。命令制御部81は不図示の1次キャッシュ部に取り込まれた命令を取り出し、実行させるものである。
図11において、2個のバリアブレイド40はそれぞれ異なるプロセッサ1に実装されたものである。バリアリーフ(Barrier Leaf)110は、プロセッサ1以外の構成要素、例えば図3に示すシステムコントローラ31、或いは図2に示す接続装置22に搭載されたものである。そのバリアリーフ110はBST群111と共にバリア処理装置(図4)を構成するものである。ここでは便宜的に、バリアリーフ110等は接続装置22に搭載されたバリア装置に存在するものであると想定する。
以上の変形例を含む実施形態に関し、更に以下の付記を開示する。
(付記1)
複数のプロセッサコアを有するプロセッサにおいて、前記プロセッサコアが実行した処理を同期させるバリア同期方法であって、
前記複数のプロセッサコアのうち、同期すべきプロセッサコアをそれぞれ、同一の同期グループに割り当てるステップと、
前記同一の同期グループに属するプロセッサコアの実行した処理を同期させるステップとを有することを特徴とするバリア同期方法。
(付記2)
前記バリア同期方法はさらに、
前記プロセッサが有する前記プロセッサコアにメモリを有し、
前記プロセッサコアの実行した処理を同期させるステップは、前記同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を前記メモリに格納するステップを含むことを特徴とする付記1記載のバリア同期方法。
(付記3)
前記バリア同期方法はさらに、
前記複数のプロセッサコアのうち、いずれかのプロセッサコアが実行すべき処理を完了した場合には、前記処理を完了したプロセッサコアが次の処理に移行するまでの間、前記プロセッサコアを休止状態に移行させるステップを含むことを特徴とする付記1又は2記載のバリア同期方法。
(付記4)
複数のプロセッサを有する情報処理装置において、前記プロセッサが実行した処理を同期させるバリア同期方法であって、
前記複数のプロセッサのうち、いずれかのプロセッサコアが実行すべき処理を完了した場合には、前記処理を完了したプロセッサコアが次の処理に移行するまでの間、前記プロセッサコアを休止状態に移行させるステップと、
前記休止状態に移行させたプロセッサを、次の処理に移行させるタイミングの到来により前記休止状態前の状態に復帰させるステップを有することを特徴とするバリア同期方法。
(付記5)
マルチコアプロセッサが有する複数のプロセッサコアのなかで同一の同期グループに属する2つ以上のマルチコアプロセッサを同期させるために該マルチコアプロセッサに実装される装置であって、
前記複数のプロセッサコアそれぞれの処理の実行状態を示す状態情報を格納する第1の情報格納手段と、
同期グループに属するプロセッサコアの組み合わせを示す組み合わせ情報を格納する第2の情報格納手段と、
前記同一の同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を格納する第3の情報格納手段と、
前記第1及び第2の情報格納手段にそれぞれ格納された状態情報、及び組み合わせ情報を基に、前記第3の情報格納手段に格納されている同期情報を更新する情報更新手段と、
を具備することを特徴とするバリア同期装置。
(付記6)
前記第3の情報格納手段に格納されている同期情報を専用の配線により前記プロセッサコアが有するメモリに書き込む情報書込手段、
を更に具備することを特徴とする付記5記載のバリア同期装置。
(付記7)
前記第2及び第3の情報格納手段、並びに前記情報更新手段からなる組の総数Nは、前記プロセッサコアの総数をM、該プロセッサコアの論理プロセッサの総数をXとした場合に、
N≧2M・X
の関係を満たしている、
ことを特徴とする付記5記載のバリア同期装置。
(付記8)
前記情報書込手段は、前記情報更新手段毎に用意されている、
ことを特徴とする付記6記載のバリア同期装置。
(付記9)
前記マルチコアプロセッサは、前記複数のプロセッサコアを一つのLSI上に実装したプロセッサである、
ことを特徴とする付記5記載のバリア同期装置。
(付記10)
前記マルチコアプロセッサは、前記複数のプロセッサコアがキャッシュメモリを共有するプロセッサである、
ことを特徴とする付記5記載のバリア同期装置。
(付記11)
複数のプロセッサコアを有するマルチコアプロセッサにおいて、
前記複数のプロセッサコアのなかで同一の同期グループに属する2つ以上のマルチコアプロセッサをバリア同期させるためのバリア同期装置と、
前記バリア同期装置に、前記複数のプロセッサコアそれぞれの処理の実行状態を示す状態情報を通知する通知手段と、
を具備することを特徴とするマルチコアプロセッサ。
(付記12)
前記バリア同期装置は、
前記通知手段により通知される、複数のプロセッサコアそれぞれの前記状態情報を格納する第1の情報格納手段と、
同期グループに属するプロセッサコアの組み合わせを示す組み合わせ情報を格納する第2の情報格納手段と、
前記同一の同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を格納する第3の情報格納手段と、
前記第1及び第2の情報格納手段にそれぞれ格納された状態情報、及び組み合わせ情報を基に、前記第3の情報格納手段に格納されている同期情報を更新する情報更新手段と、
前記第3の情報格納手段に格納されている同期情報を専用の配線により前記プロセッサコアが有するメモリに書き込む情報書込手段と、
を具備することを特徴とする付記11記載のマルチコアプロセッサ。
(付記13)
前記第2及び第3の情報格納手段、並びに前記情報更新手段からなる組の総数Nは、前記プロセッサコアの総数をM、該プロセッサコアの論理プロセッサの総数をXとした場合に、
N≧2M・X
の関係を満たしている、
ことを特徴とする付記12記載のマルチコアプロセッサ。
(付記14)
前記バリア同期装置は、
前記通知手段により通知される、複数のプロセッサコアそれぞれの前記状態情報を格納する第1の情報格納手段と、
同期グループに属するプロセッサコアの組み合わせを示す組み合わせ情報を格納する第2の情報格納手段と、
前記同一の同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を格納する第3の情報格納手段と、
前記第1及び第2の情報格納手段にそれぞれ格納された状態情報、及び組み合わせ情報を基に、前記第3の情報格納手段に格納されている同期情報を更新する情報更新手段と、
を具備し、
前記第2及び第3の情報格納手段、並びに前記情報更新手段からなる組の総数Nは、前記プロセッサコアの総数をM、該プロセッサコアの論理プロセッサの総数をXとした場合に、
N≧2M・X
の関係を満たしている、
ことを特徴とする付記11記載のマルチコアプロセッサ。
(付記15)
前記マルチコアプロセッサは、前記複数のプロセッサコアを一つのLSI上に実装したプロセッサである、
ことを特徴とする付記11記載のマルチコアプロセッサ。
(付記16)
前記マルチコアプロセッサは、前記複数のプロセッサコアがキャッシュメモリを共有するプロセッサである、
ことを特徴とする付記11記載のマルチコアプロセッサ。
Claims (16)
- 複数のプロセッサコアを有するプロセッサにおいて、前記プロセッサコアが実行した処理を同期させるバリア同期方法であって、
前記複数のプロセッサコアのうち、同期すべきプロセッサコアをそれぞれ、同一の同期グループに割り当てるステップと、
前記同一の同期グループに属するプロセッサコアの実行した処理を同期させるステップとを有することを特徴とするバリア同期方法。 - 前記バリア同期方法はさらに、
前記プロセッサが有する前記プロセッサコアにメモリを有し、
前記プロセッサコアの実行した処理を同期させるステップは、前記同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を前記メモリに格納するステップを含むことを特徴とする請求項1記載のバリア同期方法。 - 前記バリア同期方法はさらに、
前記複数のプロセッサコアのうち、いずれかのプロセッサコアが実行すべき処理を完了した場合には、前記処理を完了したプロセッサコアが次の処理に移行するまでの間、前記プロセッサコアを休止状態に移行させるステップを含むことを特徴とする請求項1又は2記載のバリア同期方法。 - 複数のプロセッサを有する情報処理装置において、前記プロセッサが実行した処理を同期させるバリア同期方法であって、
前記複数のプロセッサのうち、いずれかのプロセッサコアが実行すべき処理を完了した場合には、前記処理を完了したプロセッサコアが次の処理に移行するまでの間、前記プロセッサコアを休止状態に移行させるステップと、
前記休止状態に移行させたプロセッサを、次の処理に移行させるタイミングの到来により前記休止状態前の状態に復帰させるステップを有することを特徴とするバリア同期方法。 - マルチコアプロセッサが有する複数のプロセッサコアのなかで同一の同期グループに属する2つ以上のマルチコアプロセッサを同期させるために該マルチコアプロセッサに実装される装置であって、
前記複数のプロセッサコアそれぞれの処理の実行状態を示す状態情報を格納する第1の情報格納手段と、
同期グループに属するプロセッサコアの組み合わせを示す組み合わせ情報を格納する第2の情報格納手段と、
前記同一の同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を格納する第3の情報格納手段と、
前記第1及び第2の情報格納手段にそれぞれ格納された状態情報、及び組み合わせ情報を基に、前記第3の情報格納手段に格納されている同期情報を更新する情報更新手段と、
を具備することを特徴とするバリア同期装置。 - 前記第3の情報格納手段に格納されている同期情報を専用の配線により前記プロセッサコアが有するメモリに書き込む情報書込手段、
を更に具備することを特徴とする請求項5記載のバリア同期装置。 - 前記第2及び第3の情報格納手段、並びに前記情報更新手段からなる組の総数Nは、前記プロセッサコアの総数をM、該プロセッサコアの論理プロセッサの総数をXとした場合に、
N≧2M・X
の関係を満たしている、
ことを特徴とする請求項5記載のバリア同期装置。 - 前記情報書込手段は、前記情報更新手段毎に用意されている、
ことを特徴とする請求項6記載のバリア同期装置。 - 前記マルチコアプロセッサは、前記複数のプロセッサコアを一つのLSI上に実装したプロセッサである、
ことを特徴とする請求項5記載のバリア同期装置。 - 前記マルチコアプロセッサは、前記複数のプロセッサコアがキャッシュメモリを共有するプロセッサである、
ことを特徴とする請求項5記載のバリア同期装置。 - 複数のプロセッサコアを有するマルチコアプロセッサにおいて、
前記複数のプロセッサコアのなかで同一の同期グループに属する2つ以上のマルチコアプロセッサをバリア同期させるためのバリア同期装置と、
前記バリア同期装置に、前記複数のプロセッサコアそれぞれの処理の実行状態を示す状態情報を通知する通知手段と、
を具備することを特徴とするマルチコアプロセッサ。 - 前記バリア同期装置は、
前記通知手段により通知される、複数のプロセッサコアそれぞれの前記状態情報を格納する第1の情報格納手段と、
同期グループに属するプロセッサコアの組み合わせを示す組み合わせ情報を格納する第2の情報格納手段と、
前記同一の同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を格納する第3の情報格納手段と、
前記第1及び第2の情報格納手段にそれぞれ格納された状態情報、及び組み合わせ情報を基に、前記第3の情報格納手段に格納されている同期情報を更新する情報更新手段と、
前記第3の情報格納手段に格納されている同期情報を専用の配線により前記プロセッサコアが有するメモリに書き込む情報書込手段と、
を具備することを特徴とする請求項11記載のマルチコアプロセッサ。 - 前記第2及び第3の情報格納手段、並びに前記情報更新手段からなる組の総数Nは、前記プロセッサコアの総数をM、該プロセッサコアの論理プロセッサの総数をXとした場合に、
N≧2M・X
の関係を満たしている、
ことを特徴とする請求項12記載のマルチコアプロセッサ。 - 前記バリア同期装置は、
前記通知手段により通知される、複数のプロセッサコアそれぞれの前記状態情報を格納する第1の情報格納手段と、
同期グループに属するプロセッサコアの組み合わせを示す組み合わせ情報を格納する第2の情報格納手段と、
前記同一の同期グループに属するプロセッサコアが次の処理に移行すべきか否かを示す同期情報を格納する第3の情報格納手段と、
前記第1及び第2の情報格納手段にそれぞれ格納された状態情報、及び組み合わせ情報を基に、前記第3の情報格納手段に格納されている同期情報を更新する情報更新手段と、
を具備し、
前記第2及び第3の情報格納手段、並びに前記情報更新手段からなる組の総数Nは、前記プロセッサコアの総数をM、該プロセッサコアの論理プロセッサの総数をXとした場合に、
N≧2M・X
の関係を満たしている、
ことを特徴とする請求項11記載のマルチコアプロセッサ。 - 前記マルチコアプロセッサは、前記複数のプロセッサコアを一つのLSI上に実装したプロセッサである、
ことを特徴とする請求項11記載のマルチコアプロセッサ。 - 前記マルチコアプロセッサは、前記複数のプロセッサコアがキャッシュメモリを共有するプロセッサである、
ことを特徴とする請求項11記載のマルチコアプロセッサ。
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