JP2022168364A - 半導体装置及びクロック制御方法 - Google Patents

Abstract

【課題】半導体装置が低周波数で動作する時間を短縮する。【解決手段】クロック部は、第１周波数のクロック信号を出力する。検知部は、電源ノイズの発生及び電源ノイズの収束を検知する。制御部は、電源ノイズの発生が検知された場合、クロック信号の周波数を第１周波数から第２周波数に低下させる。そして、制御部は、電源ノイズの発生から電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定し、周波数復帰時間に基づいて、クロック信号の周波数を第２周波数から第１周波数に復帰させる。【選択図】図７

Description

本発明は、クロック制御技術に関する。

プロセッサ等のＬＳＩ（Large Scale Integration）における消費電流の増加により、演算負荷が変動した場合の電流変化も大きくなり、その結果、非常に大きな電源ノイズが発生することがある。電源ノイズによって電源電圧が低下すると、ＬＳＩの内部回路の遅延時間が増加する。ＬＳＩは、半導体装置の一例である。

図１は、ＬＳＩの例を示している。図１のＬＳＩは、クロックドライバ１０１、ＦＦ（Flip-Flop）１０２、論理回路１０３、及びＦＦ１０４を含む。クロックドライバ１０１は、ＦＦ１０２及びＦＦ１０４へクロック信号を供給し、ＦＦ１０２は、クロック信号に従ってデータ信号を論理回路１０３へ出力する。

論理回路１０３は、ＦＦ１０２から出力されるデータ信号を用いて論理演算を行い、演算結果のデータ信号をＦＦ１０４へ出力する。ＦＦ１０４に入力されるデータ信号の遅延時間は、通常の電源電圧における遅延時間Ｔｄと、電源電圧の低下によって増加した遅延時間ΔＴｄとの和である。

図２は、図１のＬＳＩにおけるクロック信号及びデータ信号の例を示している。クロック信号は、クロックドライバ１０１から出力されるクロック信号を表し、クロックサイクルは、クロック信号のサイクルを表す。出力データは、ＦＦ１０２から出力されるデータ信号を表し、入力データは、ＦＦ１０４に入力されるデータ信号を表す。

ＬＳＩの設計では、増加した遅延時間ΔＴｄがタイミング制約を満たすように、クロックサイクルにマージンが付加される。この例では、Ｔｄ＋ΔＴｄがクロックサイクル内に収まるように、クロックサイクルのマージンとしてΔＴｄが付加されている。

電源ノイズが大きい場合、クロックサイクルのマージンも大きくなる。プロセッサにおけるクロックサイクルのマージンが大きくなると、クロック信号の周波数が低下するため、プロセッサの動作速度の向上及び低消費電力化が妨げられる。そこで、近年のプロセッサでは、クロックサイクルのマージンとして小さな値を採用し、電源ノイズの発生が検知された場合にクロック信号の周波数を低下させることで、タイミングエラーを回避する技術が適用されることがある。

電源ノイズに伴うクロック信号の制御に関連して、クロック周波数が低下する頻度を増加させずに、電源ノイズによるタイミングエラーの発生を抑制する制御プログラムが知られている（例えば、特許文献１を参照）。電源ノイズに追従して高速に発振周波数を変化可能な電子回路も知られている（例えば、特許文献２を参照）。急負荷変動時に発生する大きな電圧降下等の高速な電圧変化に追従することが可能な半導体装置も知られている（例えば、特許文献３を参照）。

特開２０２０－９８５４５号公報 特開２０１７－１７６７１号公報 特開２０１７－５８９１１号公報

電源ノイズ発生時にクロック信号の周波数を低下させると、低周波数のクロック信号で動作している間、プロセッサの性能が低下する。

なお、かかる問題は、プロセッサに限らず、クロック信号に従って動作する様々な半導体装置において生ずるものである。

１つの側面において、本発明は、半導体装置が低周波数で動作する時間を短縮することを目的とする。

１つの案では、半導体装置は、クロック部、検知部、及び制御部を含む。クロック部は、第１周波数のクロック信号を出力する。検知部は、電源ノイズの発生及び電源ノイズの収束を検知する。

制御部は、電源ノイズの発生が検知された場合、クロック信号の周波数を第１周波数から第２周波数に低下させる。そして、制御部は、電源ノイズの発生から電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定し、周波数復帰時間に基づいて、クロック信号の周波数を第２周波数から第１周波数に復帰させる。

１つの側面によれば、半導体装置が低周波数で動作する時間を短縮することができる。

ＬＳＩを示す図である。 ＬＳＩにおけるクロック信号及びデータ信号を示す図である。 比較例におけるクロック制御のタイミングチャートである。 比較例においてクロック制御を行う回路の構成図である。 比較例において最大の電源ノイズが発生したときのクロック制御のタイミングチャートである。 比較例において短周期の小ノイズが発生したときのクロック制御のタイミングチャートである。 実施形態の半導体装置の構成図である。 クロック制御のフローチャートである。 ＬＳＩの第１のハードウェア構成図である。 クロック制御回路の第１のハードウェア構成図である。 候補時間テーブルを示す図である。 ＬＳＩにおいて短周期の小ノイズが発生したときのクロック制御のタイミングチャートである。 第１のクロック制御を示す図である。 第１のクロック制御のフローチャートである。 クロック制御回路の第２のハードウェア構成図である。 第２のクロック制御を示す図である。 第２のクロック制御のフローチャートである。 ＬＳＩの第２のハードウェア構成図である。

以下、図面を参照しながら、実施形態を詳細に説明する。

図３は、比較例のプロセッサにおいて、電源ノイズの発生が検知された場合にクロック信号の周波数を低下させるクロック制御の例を示すタイミングチャートである。ＣＬＫは、クロック信号を表し、ＣＬＫ周波数は、クロック信号の周波数を表す。通常速度は、ＬＳＩの通常動作におけるクロック信号の周波数Ｆ０に対応し、低速は、通常速度よりも低い周波数ＦＬに対応し、中速は、通常速度と低速の間の周波数に対応する。

通常電圧は、プロセッサの通常動作における電源電圧を表し、限界電圧は、プロセッサが通常速度のＣＬＫ周波数で動作できる電源電圧の下限を表す。電源電圧が限界電圧よりも低くなると、プロセッサは、周波数Ｆ０で動作することが難しくなる。

動作開始時において、ＣＬＫ周波数はＦ０であり、プロセッサは通常速度で動作している。時刻ｔ１において、電源ノイズが発生し、時刻ｔ２において、電源電圧が限界電圧まで低下する。そこで、ＣＬＫ周波数をＦＬに変更する制御が行われ、プロセッサは低速で動作する。これにより、クロック信号のタイミングマージンが増加するため、タイミングエラーが発生しなくなる。

その後、電源電圧がさらに低下した後に、電源ノイズの低減によって電源電圧が上昇し始める。そして、時刻ｔ３において、電源ノイズが収束し、電源電圧が限界電圧に到達する。そこで、ＣＬＫ周波数を段階的に上昇させる制御が行われ、プロセッサは中速で動作する。電源ノイズの収束は、電源ノイズが消滅することを意味する。電源ノイズが発生してから収束するまでの時間であるノイズ発生時間は、時刻ｔ２から時刻ｔ３までの時間である。

中速での動作において、ＣＬＫ周波数はＦＬから段階的に上昇し、最終的にＦ０に復帰する。そして、プロセッサは再び通常速度で動作するようになる。時刻ｔ４において、電源電圧が通常電圧に到達する。

図４は、比較例のプロセッサにおいて、図３のクロック制御を行う回路の構成例を示している。図４の回路は、検知回路４０１、制御回路４０２、及びクロック回路４０３を含む。検知回路４０１は、比較回路４１１を含み、電源ノイズの発生及び収束を検知する。クロック回路４０３は、クロック信号の周波数を動的に変更することができる。

図４（ａ）は、時刻ｔ２においてＣＬＫ周波数をＦＬに変更する制御の例を示している。比較回路４１１は、プロセッサの電源電圧と限界電圧とを比較し、電源電圧が限界電圧よりも低くなった場合、電源ノイズの発生を示すノイズ発生信号４２１を、制御回路４０２へ出力する。

制御回路４０２は、ノイズ発生信号４２１を受信すると、ＣＬＫ周波数をＦＬに変更する指示を示す周波数低下信号４２２を、クロック回路４０３へ出力する。クロック回路４０３は、周波数低下信号４２２を受信すると、ＣＬＫ周波数をＦＬに変更してクロック信号を出力する。これにより、プロセッサの動作速度は、通常速度から低速に変化する。

図４（ｂ）は、時刻ｔ３においてＣＬＫ周波数を段階的に上昇させる制御の例を示している。比較回路４１１は、プロセッサの電源電圧と限界電圧とを比較し、電源電圧が限界電圧に到達した場合、電源ノイズの収束を示すノイズ収束信号４３１を、制御回路４０２へ出力する。

制御回路４０２は、ノイズ収束信号４３１を受信すると、ＣＬＫ周波数をＦＬからＦ０まで段階的に上昇させる周波数復帰制御を開始する。周波数復帰制御において、制御回路４０２は、ＣＬＫ周波数を所定値だけ上昇させる指示を示す周波数上昇信号４３２を、所定時間間隔でクロック回路４０３へ出力する。

クロック回路４０３は、周波数上昇信号４３２を受信する度に、ＣＬＫ周波数を所定値だけ上昇させてクロック信号を出力する。これにより、プロセッサの動作速度は、低速から中速に変化する。所定回数の周波数上昇信号４３２を受信すると、ＣＬＫ周波数がＦ０に復帰し、プロセッサの動作速度は、中速から通常速度に変化する。

ＣＬＫ周波数の急激な上昇は大きな電流変動を伴い、再び電源ノイズを発生させることがある。この場合、発生した電源ノイズが検知されて、ＣＬＫ周波数が再び低下する。そこで、ＣＬＫ周波数を急激に上昇させるのではなく、ＦＬからＦ０まで段階的に上昇させることで、ＣＬＫ周波数の再度の低下を回避することができる。

図５は、比較例のプロセッサにおいて、最大の電源ノイズが発生したときのクロック制御の例を示すタイミングチャートである。以下では、最大の電源ノイズを指して、最大ノイズと記載することがある。

動作開始時において、電源電圧は通常電圧であり、ＣＬＫ周波数はＦ０である。時刻ｔ１１において、電源ノイズが発生し、電源電圧が限界電圧よりも低くなるため、ＣＬＫ周波数がＦＬに変更される。

その後、電源電圧がさらに低下した後に、電源ノイズの低減によって電源電圧が上昇し始め、時刻ｔ１２において、電源ノイズが収束し、電源電圧が限界電圧に到達する。そこで、ＣＬＫ周波数を段階的に上昇させる制御が行われ、時刻ｔ１３において、ＣＬＫ周波数がＦ０に復帰する。

この場合、ノイズ発生時間は、時刻ｔ１１から時刻ｔ１２までの数μｓ（マイクロ秒）であり、ＣＬＫ周波数がＦＬからＦ０に復帰するまでの時間である周波数復帰時間は、時刻ｔ１２の直後から時刻ｔ１３までの数μｓである。周波数復帰時間は、ＣＬＫ周波数が再び低下しないように、最大ノイズが発生したときの電圧回復時間を考慮して、数μｓに設定されている。

しかし、マルチコアプロセッサにおいては、すべてのコアが同時に動作を開始する場合に最大ノイズが発生する。この場合、長周期の大ノイズが発生するが、すべてのコアが同時に動作を開始する頻度は低いため、最大ノイズの発生頻度は低い。

一方、数個程度のコアが同時に動作を開始する場合の電源ノイズは、短周期の小ノイズである。この場合、電圧回復時間は数百ｎｓ（ナノ秒）程度以下であり、最大ノイズが発生したときの電圧回復時間よりも短い。

図６は、比較例のプロセッサにおいて、短周期の小ノイズが発生したときのクロック制御の例を示すタイミングチャートである。動作開始時において、電源電圧は通常電圧であり、ＣＬＫ周波数はＦ０である。時刻ｔ２１において、電源ノイズが発生し、ＣＬＫ周波数がＦＬに変更される。そして、時刻ｔ２２において、電源ノイズが収束し、ＣＬＫ周波数を段階的に上昇させる制御が行われ、時刻ｔ２３において、ＣＬＫ周波数がＦ０に復帰する。

この場合、ノイズ発生時間は、時刻ｔ２１から時刻ｔ２２までの数ｎｓであり、周波数復帰時間は、時刻ｔ２２の直後から時刻ｔ２３までの数μｓである。周波数復帰時間は、最大ノイズが発生したときの電圧回復時間を基準に設定されるため、ノイズ発生時間が短くても、ＣＬＫ周波数がＦＬからＦ０に復帰するまでに長時間かかってしまう。

短周期の小ノイズが発生したときは短時間で電源電圧が回復するにもかかわらず、プロセッサは、長時間にわたってＦ０よりも低い周波数で動作する。このため、プロセッサの性能を不必要に低下させている。

特許文献２の電子回路では、電源ノイズに追従して高速に発振周波数を変化させることができるが、周波数復帰時間は最適化されていない。

図７は、実施形態の半導体装置の構成例を示している。図７の半導体装置７０１は、検知部７１１、制御部７１２、及びクロック部７１３を含む。クロック部７１３は、クロック信号を出力する。

図８は、図７の半導体装置７０１が行うクロック制御の例を示すフローチャートである。まず、検知部７１１は、電源ノイズの発生を検知し（ステップ８０１）、制御部７１２は、クロック信号の周波数を第１周波数から第２周波数に低下させる（ステップ８０２）。

次に、検知部７１１は、電源ノイズの収束を検知し（ステップ８０３）、制御部７１２は、電源ノイズの発生から電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定する（ステップ８０４）。そして、制御部７１２は、周波数復帰時間に基づいて、クロック信号の周波数を第２周波数から第１周波数に復帰させる（ステップ８０５）。

図７の半導体装置７０１によれば、半導体装置７０１が低周波数で動作する時間を短縮することができる。

図９は、図７の半導体装置７０１に対応するＬＳＩの第１のハードウェア構成例を示している。図９のＬＳＩ９０１は、クロック制御回路９１１、内部回路９１２、及びＩ／Ｏ（Input/Output）回路９１３を含む。これらの構成要素はハードウェア回路である。ＬＳＩ９０１は、プロセッサであってもよい。

内部回路９１２は、論理演算を行う。Ｉ／Ｏ回路９１３は、論理演算に用いられるデータを外部から受信し、受信したデータを内部回路９１２へ出力するとともに、内部回路９１２から出力される演算結果を外部へ出力する。クロック制御回路９１１は、クロック信号を生成し、信号線９２２を介して内部回路９１２へ出力する。このとき、クロック制御回路９１１は、信号線９２１を介して内部回路９１２の電源電圧を検出し、検出された電源電圧に基づいてクロック信号の周波数を制御する。

図１０は、図９のクロック制御回路９１１の第１のハードウェア構成例を示している。図１０のクロック制御回路９１１は、検知回路１０１１、制御回路１０１２、クロック回路１０１３、カウンタ１０１４、及びレジスタ１０１５を含む。

クロック回路１０１３は、クロック信号の周波数を動的に変更することができる。クロック回路１０１３は、ＰＬＬ（Phase Locked Loop）、ＤＬＬ（Delay-Locked Loop）、又はクロック信号の周波数を切り替えるスイッチを含んでいてもよい。

検知回路１０１１、制御回路１０１２、及びクロック回路１０１３は、図７の検知部７１１、制御部７１２、及びクロック部７１３にそれぞれ対応する。

レジスタ１０１５は、候補時間テーブルを記憶する。候補時間テーブルは、複数の時間範囲それぞれに対応付けられた候補時間を含む。各時間範囲に対応付けられた候補時間は、周波数復帰時間の候補である。レジスタ１０１５は、記憶部の一例である。カウンタ１０１４は、電源ノイズが発生したとき、ノイズ発生時間をカウントし、カウント値ｃｏｕｎｔを出力する。

図１１は、候補時間テーブルの例を示している。図１１の候補時間テーブルは、Ｎ＋１個（Ｎは１以上の整数）のエントリを含み、各エントリは、項番、条件、及び候補時間を含む。項番は、エントリの識別情報であり、条件は、ノイズ発生時間を表すｃｏｕｎｔに対する判定条件である。

ｎｕｍ＿ｉ（ｉ＝０～Ｎ）は、ｃｏｕｎｔに対する閾値であり、ｔｉｍｅ＿ｉは、候補時間である。ｔｉｍｅ＿ｉ（ｉ＝１～Ｎ）は、ｔｉｍｅ＿（ｉ－１）よりも長い。各エントリの候補時間は、そのエントリの条件に対応付けられている。

例えば、０番目のエントリの条件は、ｃｏｕｎｔがｎｕｍ＿０以下であることを表す。ｉ番目（ｉ＝１～Ｎ－１）のエントリの条件は、ｃｏｕｎｔがｎｕｍ＿（ｉ－１）よりも大きく、かつ、ｎｕｍ＿ｉ以下であることを表す。Ｎ番目のエントリの条件は、ｃｏｕｎｔがｎｕｍ＿（Ｎ－１）よりも大きいことを表す。

各エントリの条件は、ｃｏｕｎｔが属する時間範囲を表しており、ｃｏｕｎｔが表すノイズ発生時間が長いほど、ｃｏｕｎｔが属する時間範囲に対応する候補時間も長くなる。

検知回路１０１１は、信号線９２１を介して内部回路９１２の電源電圧を検出し、検出された電源電圧から電源ノイズの発生を検知する。そして、検知回路１０１１は、電源ノイズの発生を示すノイズ発生信号を、制御回路１０１２へ出力する。

制御回路１０１２は、電源ノイズのノイズ発生時間と電源ノイズの周期及び大きさとの間の相関関係を利用して、クロック信号の周波数を制御する。制御回路１０１２は、ノイズ発生信号を受信すると、クロック信号の周波数を低速動作時の周波数ＦＬに変更する指示を示す周波数低下信号を、クロック回路１０１３へ出力する。そして、制御回路１０１２は、カウンタ１０１４に対してカウント動作の開始を指示することで、ノイズ発生時間の測定を開始する。

クロック回路１０１３は、周波数低下信号を受信すると、クロック信号の周波数をＦＬに変更し、信号線９２２を介してクロック信号を内部回路９１２へ出力する。カウンタ１０１４は、ノイズ発生時間のカウントを開始する。

次に、検知回路１０１１は、信号線９２１を介して検出された電源電圧から、電源ノイズの収束を検知する。そして、検知回路１０１１は、電源ノイズの収束を示すノイズ収束信号を、制御回路１０１２へ出力する。

制御回路１０１２は、ノイズ収束信号を受信すると、カウンタ１０１４に対してカウント動作の停止を指示し、カウンタ１０１４からｃｏｕｎｔを取得する。そして、制御回路１０１２は、取得されたｃｏｕｎｔをノイズ発生時間として用いて、周波数復帰時間を決定する。

制御回路１０１２は、レジスタ１０１５が記憶する候補時間テーブルにアクセスし、候補時間テーブルに含まれる複数の候補時間のうち、取得されたｃｏｕｎｔを含む時間範囲に対応付けられた候補時間を取得する。これにより、ノイズ発生時間に応じて周波数復帰時間を選択することができる。

次に、制御回路１０１２は、取得された候補時間を周波数復帰時間として用いて、周波数復帰制御を開始する。周波数復帰制御において、制御回路１０１２は、周波数復帰時間の間に、クロック信号の周波数がＦＬから通常動作の周波数Ｆ０まで段階的に上昇するように、クロック回路１０１３を制御する。Ｆ０は第１周波数の一例であり、ＦＬは第２周波数の一例である。

制御回路１０１２は、クロック信号の周波数がＦＬからＦ０まで変化する時間が周波数復帰時間に一致し、かつ、周波数がＦＬからＦ０まで徐々に上昇するように、時間間隔ΔＴ及び周波数の増分ΔＦを決定する。そして、制御回路１０１２は、周波数をΔＦだけ上昇させる指示を示す周波数上昇信号を、ΔＴの間隔でクロック回路１０１３へ出力する。

クロック回路１０１３は、周波数上昇信号を受信する度に、クロック信号の周波数をΔＦだけ上昇させ、信号線９２２を介してクロック信号を内部回路９１２へ出力する。そして、周波数復帰時間が経過すると、クロック信号の周波数がＦ０に復帰する。周波数を段階的に上昇させることで、再び発生した電源ノイズによる周波数の再度の低下を回避することができる。

候補時間テーブルに設定される条件及び候補時間は、事前のシミュレーションにより求めることができる。しかし、ＬＳＩ９０１の動作中に条件及び候補時間を評価しながら決定した方が、条件及び候補時間の精度が高くなる。そこで、クロック制御回路９１１の外部から候補時間テーブルの条件及び候補時間を設定できるようにしておくことが望ましい。

また、クロック制御において考慮すべき電源ノイズの周期の個数は、電源供給系のインピーダンスピークの個数及び高さによって決まるため、それらの値に応じて候補時間テーブルのエントリの個数を決定することが望ましい。インピーダンスピークの個数及び高さに対応する周波数復帰時間を選択できるように、候補時間テーブルの条件及び候補時間を設定することで、周波数復帰時間をさらに最適化することができる。

図１２は、図９のＬＳＩ９０１において、短周期の小ノイズが発生したときのクロック制御の例を示すタイミングチャートである。ＣＬＫ周波数は、クロック回路１０１３が出力するクロック信号の周波数を表す。電源電圧の変化を示すグラフの領域１２０１は、拡大されて下方に示されている。

動作開始時において、電源電圧は通常電圧であり、ＣＬＫ周波数はＦ０である。時刻ｔ３１において、電源ノイズが発生し、ＣＬＫ周波数がＦＬに変更される。そして、時刻ｔ３２において、電源ノイズが収束し、ＣＬＫ周波数を段階的に上昇させる制御が行われ、時刻ｔ３３において、ＣＬＫ周波数がＦ０に復帰する。

この場合、ノイズ発生時間は、時刻ｔ３１から時刻ｔ３２までの短時間であり、周波数復帰時間は、時刻ｔ３２の直後から時刻ｔ３３までの数百ｎｓである。短いノイズ発生時間に応じて短い周波数復帰時間が選択されているため、図６のクロック制御よりも短時間でＣＬＫ周波数がＦ０に復帰する。

図１３は、図１０のクロック制御回路９１１が行う第１のクロック制御の例を示している。図１３の検知回路１０１１は、比較回路１３１１を含む。

図１３（ａ）は、電源ノイズ発生時にＣＬＫ周波数をＦＬに変更する制御の例を示している。比較回路１３１１は、内部回路９１２の電源電圧と限界電圧とを比較し、電源電圧が限界電圧よりも低くなった場合、電源ノイズの発生を示すノイズ発生信号１３２１を、制御回路１０１２へ出力する。

制御回路１０１２は、ノイズ発生信号１３２１を受信すると、ＣＬＫ周波数をＦＬに変更する指示を示す周波数低下信号１３２２を、クロック回路１０１３へ出力し、カウンタ１０１４に対してカウント動作の開始を指示する。クロック回路１０１３は、周波数低下信号１３２２を受信すると、ＣＬＫ周波数をＦＬに変更してクロック信号を出力する。これにより、ＬＳＩ９０１の動作速度は、通常速度から低速に変化する。

図１３（ｂ）は、短周期の小ノイズが収束したときにＣＬＫ周波数を段階的に上昇させる制御の例を示している。比較回路１３１１は、内部回路９１２の電源電圧と限界電圧とを比較し、電源電圧が限界電圧に到達した場合、電源ノイズの収束を示すノイズ収束信号１３３１を、制御回路１０１２へ出力する。

制御回路１０１２は、ノイズ収束信号１３３１を受信すると、カウンタ１０１４に対してカウント動作の停止を指示し、カウンタ１０１４から、短いノイズ発生時間を示すｃｏｕｎｔを取得する。そして、制御回路１０１２は、レジスタ１０１５が記憶する候補時間テーブルにおいて、取得されたｃｏｕｎｔを含む時間範囲に対応付けられた短い候補時間を取得する。

次に、制御回路１０１２は、取得された短い候補時間を周波数復帰時間として用いてΔＴ及びΔＦを決定し、周波数復帰制御を開始する。周波数復帰制御において、制御回路１０１２は、ＣＬＫ周波数をΔＦだけ上昇させる指示を示す周波数上昇信号１３３２を、ΔＴの間隔でクロック回路１０１３へ出力する。

クロック回路１０１３は、周波数上昇信号１３３２を受信する度に、ＣＬＫ周波数をΔＦだけ上昇させ、クロック信号を内部回路９１２へ出力する。これにより、ＬＳＩ９０１の動作速度は、低速から中速に変化し、短い周波数復帰時間の間、ＬＳＩ９０１は中速で動作する。周波数復帰時間が経過すると、ＣＬＫ周波数がＦ０に復帰し、ＬＳＩ９０１の動作速度は、中速から通常速度に変化する。

図１３（ｃ）は、長周期の大ノイズが収束したときにＣＬＫ周波数を段階的に上昇させる制御の例を示している。比較回路１３１１は、内部回路９１２の電源電圧と限界電圧とを比較し、電源電圧が限界電圧に到達した場合、電源ノイズの収束を示すノイズ収束信号１３４１を、制御回路１０１２へ出力する。

制御回路１０１２は、ノイズ収束信号１３４１を受信すると、カウンタ１０１４に対してカウント動作の停止を指示し、カウンタ１０１４から、長いノイズ発生時間を示すｃｏｕｎｔを取得する。そして、制御回路１０１２は、レジスタ１０１５が記憶する候補時間テーブルにおいて、取得されたｃｏｕｎｔを含む時間範囲に対応付けられた長い候補時間を取得する。

次に、制御回路１０１２は、取得された長い候補時間を周波数復帰時間として用いてΔＴ及びΔＦを決定し、周波数復帰制御を開始する。周波数復帰制御において、制御回路１０１２は、ＣＬＫ周波数をΔＦだけ上昇させる指示を示す周波数上昇信号１３４２を、ΔＴの間隔でクロック回路１０１３へ出力する。

クロック回路１０１３は、周波数上昇信号１３３２を受信する度に、ＣＬＫ周波数をΔＦだけ上昇させ、クロック信号を内部回路９１２へ出力する。これにより、ＬＳＩ９０１の動作速度は、低速から中速に変化し、長い周波数復帰時間の間、ＬＳＩ９０１は中速で動作する。周波数復帰時間が経過すると、ＣＬＫ周波数がＦ０に復帰し、ＬＳＩ９０１の動作速度は、中速から通常速度に変化する。

図１０のクロック制御回路９１１によれば、電源ノイズが発生してから収束するまでのノイズ発生時間に応じて、複数の候補時間の中から周波数復帰時間を選択することができる。これにより、実質的に、電源ノイズの周期及び大きさに応じて適切な周波数復帰時間を選択することが可能になり、ＬＳＩ９０１が中速で動作する時間を短縮することができる。中速で動作する時間が減少することで、通常速度で動作する時間が増加するため、ＬＳＩ９０１の性能が向上する。

図１４は、図１０のクロック制御回路９１１が行う第１のクロック制御の例を示すフローチャートである。まず、検知回路１０１１は、内部回路９１２の電源電圧から電源ノイズの発生を検知し、ノイズ発生信号を制御回路１０１２へ出力する（ステップ１４０１）。

次に、制御回路１０１２は、受信したノイズ発生信号に基づいて、周波数低下信号をクロック回路１０１３へ出力し、クロック回路１０１３は、受信した周波数低下信号に基づいて、クロック信号の周波数をＦＬに変更する（ステップ１４０２）。そして、制御回路１０１２は、カウンタ１０１４に対してカウント動作の開始を指示し、カウンタ１０１４は、ノイズ発生時間のカウントを開始する（ステップ１４０３）。

次に、検知回路１０１１は、内部回路９１２の電源電圧から電源ノイズの収束を検知し、ノイズ収束信号を制御回路１０１２へ出力する（ステップ１４０４）。

次に、制御回路１０１２は、受信したノイズ収束信号に基づいて、カウンタ１０１４に対してカウント動作の停止を指示し、カウンタ１０１４は、ノイズ発生時間のカウントを停止する（ステップ１４０５）。そして、制御回路１０１２は、カウンタ１０１４からｃｏｕｎｔを取得する（ステップ１４０６）。

次に、制御回路１０１２は、候補時間テーブルのエントリを示す制御変数ｉに０を設定し（ステップ１４０７）、項番“ｉ”を有するｉ番目のエントリから、条件に含まれるｎｕｍ＿ｉを取得する（ステップ１４０８）。そして、制御回路１０１２は、カウンタ１０１４から取得されたｃｏｕｎｔとｎｕｍ＿ｉとを比較する（ステップ１４０９）。

ｃｏｕｎｔがｎｕｍ＿ｉ以下である場合（ステップ１４０９，ＹＥＳ）、制御回路１０１２は、ｉ番目のエントリからｔｉｍｅ＿ｉを取得し（ステップ１４１０）、ｔｉｍｅ＿ｉを周波数復帰時間として用いて周波数復帰制御を行う（ステップ１４１１）。

一方、ｃｏｕｎｔがｎｕｍ＿ｉよりも大きい場合（ステップ１４０９，ＮＯ）、制御回路１０１２は、ｉを１だけインクリメントして（ステップ１４１２）、ｉとＮを比較する（ステップ１４１３）。ｉがＮよりも小さい場合（ステップ１４１３，ＮＯ）、制御回路１０１２は、ステップ１４０８以降の処理を繰り返す。

一方、ｉがＮに達している場合（ステップ１４１３，ＹＥＳ）、制御回路１０１２は、Ｎ番目のエントリからｔｉｍｅ＿Ｎを取得し（ステップ１４１４）、ｔｉｍｅ＿Ｎを周波数復帰時間として用いて周波数復帰制御を行う（ステップ１４１５）。

図１５は、図９のクロック制御回路９１１の第２のハードウェア構成例を示している。図１５のクロック制御回路９１１は、図１０のクロック制御回路９１１からレジスタ１０１５を削除し、制御回路１０１２を制御回路１５１１に置き換えた構成を有する。制御回路１５１１は、図７の制御部７１２に対応する。

検知回路１０１１、クロック回路１０１３、及びカウンタ１０１４の動作は、図１０のクロック制御回路９１１と同様である。

制御回路１５１１は、検知回路１０１１からノイズ発生信号を受信すると、クロック信号の周波数を低速動作時の周波数ＦＬに変更する指示を示す周波数低下信号を、クロック回路１０１３へ出力する。そして、制御回路１５１１は、カウンタ１０１４に対してカウント動作の開始を指示する。

制御回路１５１１は、検知回路１０１１からノイズ収束信号を受信すると、カウンタ１０１４に対してカウント動作の停止を指示し、カウンタ１０１４からｃｏｕｎｔを取得する。そして、制御回路１５１１は、取得されたｃｏｕｎｔをＸとして用いて、次式により周波数復帰時間ＴＲを計算する。

ＴＲ＝ａ_ｎＸ^ｎ＋ａ_ｎ－１Ｘ^ｎ－１＋・・・＋ａ_１Ｘ^１＋ａ_０ （１）

式（１）の右辺は、Ｘのｎ次多項式（ｎは１以上の整数）であり、Ｘが増加するにつれてＴＲも増加する。

次に、制御回路１５１１は、計算されたＴＲを周波数復帰時間として用いて、クロック信号の周波数をＦＬからＦ０まで段階的に上昇させる周波数復帰制御を行う。

式（１）の係数ａ_ｎ～係数ａ_１及び定数項ａ_０の値は、事前のシミュレーションにより求めることができる。しかし、ＬＳＩ９０１の動作中に係数ａ_ｎ～係数ａ_１及び定数項ａ_０の値を評価しながら決定した方が、それらの値の精度が高くなる。そこで、クロック制御回路９１１の外部から係数ａ_ｎ～係数ａ_１及び定数項ａ_０の値を設定できるようにしておくことが望ましい。

また、電源供給系のインピーダンスピークの個数及び高さに対応する周波数復帰時間を計算できるように、係数ａ_ｎ～係数ａ_１及び定数項ａ_０の値を設定することで、周波数復帰時間をさらに最適化することができる。

図１６は、図１５のクロック制御回路９１１が行う第２のクロック制御の例を示している。比較回路１３１１は、内部回路９１２の電源電圧と限界電圧とを比較し、電源電圧が限界電圧に到達した場合、電源ノイズの収束を示すノイズ収束信号１６１１を、制御回路１５１１へ出力する。

制御回路１５１１は、ノイズ収束信号１６１１を受信すると、カウンタ１０１４に対してカウント動作の停止を指示し、カウンタ１０１４から、ノイズ発生時間を示すｃｏｕｎｔを取得する。そして、制御回路１５１１は、取得されたｃｏｕｎｔをＸとして用いて、式（１）によりＴＲを計算する。

次に、制御回路１５１１は、計算されたＴＲを周波数復帰時間として用いてΔＴ及びΔＦを決定し、周波数復帰制御を開始する。周波数復帰制御において、制御回路１５１１は、ＣＬＫ周波数をΔＦだけ上昇させる指示を示す周波数上昇信号１６１２を、ΔＴの間隔でクロック回路１０１３へ出力する。

クロック回路１０１３は、周波数上昇信号１６１２を受信する度に、ＣＬＫ周波数をΔＦだけ上昇させ、クロック信号を内部回路９１２へ出力する。これにより、ＬＳＩ９０１の動作速度は、低速から中速に変化し、周波数復帰時間の間、ＬＳＩ９０１は中速で動作する。周波数復帰時間が経過すると、ＣＬＫ周波数がＦ０に復帰し、ＬＳＩ９０１の動作速度は、中速から通常速度に変化する。

図１５のクロック制御回路９１１によれば、電源ノイズが発生してから収束するまでのノイズ発生時間に応じて、周波数復帰時間を計算することができる。これにより、実質的に、電源ノイズの周期及び大きさに応じて適切な周波数復帰時間を選択することが可能になり、ＬＳＩ９０１が中速で動作する時間を短縮することができる。中速で動作する時間が減少することで、通常速度で動作する時間が増加するため、ＬＳＩ９０１の性能が向上する。

図１７は、図１５のクロック制御回路９１１が行う第２のクロック制御の例を示すフローチャートである。ステップ１７０１～ステップ１７０６の処理は、図１４のステップ１４０１～ステップ１４０６の処理と同様である。

カウンタ１０１４からｃｏｕｎｔを取得すると、制御回路１５１１は、取得されたｃｏｕｎｔをＸとして用いて、式（１）によりＴＲを計算する（ステップ１７０７）。そして、制御回路１５１１は、計算されたＴＲを周波数復帰時間として用いて、周波数復帰制御を行う（ステップ１７０８）。

図１８は、図７の半導体装置７０１に対応するＬＳＩの第２のハードウェア構成例を示している。図１８のＬＳＩ１８０１は、マルチコアプロセッサであり、コア１８１１－１～コア１８１１－４及びＩ／Ｏ回路１８１２を含む。これらの構成要素はハードウェア回路である。コア１８１１－ｊ（ｊ＝１～４）は、クロック制御回路１８２１－ｊを含む。

コア１８１１－ｊは、演算処理を行う。Ｉ／Ｏ回路１８１２は、演算処理に用いられるデータを外部から受信し、受信したデータをコア１８１１－ｊへ出力するとともに、コア１８１１－ｊから出力される演算結果を外部へ出力する。クロック制御回路１８２１－ｊは、コア１８１１－ｊが使用するクロック信号を生成する。クロック制御回路１８２１－ｊは、例えば、図１０又は図１５に示したクロック制御回路９１１と同様の構成を有し、同様のクロック制御を行う。

図１のＬＳＩ、図７の半導体装置７０１、図９のＬＳＩ９０１、及び図１８のＬＳＩ１８０１の構成は一例に過ぎず、ＬＳＩ又は半導体装置の用途又は条件に応じて一部の構成要素を省略又は変更してもよい。例えば、図１８のＬＳＩ１８０１に含まれるコア１８１１－ｊの個数は、１個～３個であってもよく、５個以上であってもよい。図１０及び図１５のクロック制御回路９１１の構成は一例に過ぎず、ＬＳＩの構成又は条件に応じて一部の構成要素を省略又は変更してもよい。

図２のクロック信号及びデータ信号は一例に過ぎず、クロック信号及びデータ信号は、ＬＳＩに応じて変化する。図３、図５、図６、及び図１２のタイミングチャートは一例に過ぎず、クロック制御のタイミングチャートは、ＬＳＩ及び電源ノイズに応じて変化する。図４、図１３、及び図１６に示したクロック制御は一例に過ぎず、クロック制御は、ＬＳＩ及び電源ノイズに応じて変化する。

図８、図１４、及び図１７のフローチャートは一例に過ぎず、ＬＳＩ又は半導体装置の構成又は条件に応じて一部の処理を省略又は変更してもよい。図１１の候補時間テーブルは一例に過ぎず、別の形式の条件及び候補時間を用いてもよい。式（１）は一例に過ぎず、制御回路１５１１は、別の計算式を用いて周波数復帰時間ＴＲを計算してもよい。

開示の実施形態とその利点について詳しく説明したが、当業者は、特許請求の範囲に明確に記載した本発明の範囲から逸脱することなく、様々な変更、追加、省略をすることができるであろう。

図３乃至図１８を参照しながら説明した実施形態に関し、さらに以下の付記を開示する。
（付記１）
第１周波数のクロック信号を出力するクロック部と、
電源ノイズの発生及び前記電源ノイズの収束を検知する検知部と、
前記電源ノイズの発生が検知された場合、前記クロック信号の周波数を前記第１周波数から第２周波数に低下させ、前記電源ノイズの発生から前記電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定し、前記周波数復帰時間に基づいて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる制御部と、
を備えることを特徴とする半導体装置。
（付記２）
前記制御部は、前記周波数復帰時間の間に、前記クロック信号の周波数が前記第２周波数から前記第１周波数まで段階的に上昇するように、前記クロック部を制御することを特徴とする付記１記載の半導体装置。
（付記３）
複数の時間範囲それぞれに対応付けられた候補時間を記憶する記憶部をさらに備え、
前記制御部は、前記複数の時間範囲それぞれに対応付けられた候補時間のうち、前記ノイズ発生時間を含む時間範囲に対応付けられた候補時間を、前記周波数復帰時間として用いて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させることを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記制御部は、前記ノイズ発生時間を用いて前記周波数復帰時間を計算し、計算された前記周波数復帰時間を用いて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させることを特徴とする付記１又は２記載の半導体装置。
（付記５）
電源ノイズの発生を検知し、
クロック信号の周波数を第１周波数から第２周波数に低下させ、
前記電源ノイズの収束を検知し、
前記電源ノイズの発生から前記電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定し、
前記周波数復帰時間に基づいて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる、
ことを特徴とするクロック制御方法。
（付記６）
前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる処理は、前記周波数復帰時間の間に、前記クロック信号の周波数が前記第２周波数から前記第１周波数まで段階的に上昇するように、前記クロック信号の周波数を制御する処理を含むことを特徴とする付記５記載のクロック制御方法。
（付記７）
前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる処理は、複数の時間範囲それぞれに対応付けられた候補時間のうち、前記ノイズ発生時間を含む時間範囲に対応付けられた候補時間を、前記周波数復帰時間として用いて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる処理を含むことを特徴とする付記５又は６記載のクロック制御方法。
（付記８）
前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる処理は、前記ノイズ発生時間を用いて前記周波数復帰時間を計算する処理と、計算された前記周波数復帰時間を用いて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる処理とを含むことを特徴とする付記５又は６記載のクロック制御方法。

１０１ クロックドライバ
１０２、１０４ ＦＦ
１０３ 論理回路
４０１、１０１１ 検知回路
４０２、１０１２、１５１１ 制御回路
４０３、１０１３ クロック回路
４１１、１３１１ 比較回路
４２１、１３２１ ノイズ発生信号
４２２、１３２２ 周波数低下信号
４３１、１３３１、１３４１、１６１１ ノイズ収束信号
４３２、１３３２、１３４２、１６１２ 周波数上昇信号
７０１ 半導体装置
７１１ 検知部
７１２ 制御部
７１３ クロック部
９０１、１８０１ ＬＳＩ
９１１、１８２１－１～１８２１－４ クロック制御回路
９１２ 内部回路
９１３、１８１２ Ｉ／Ｏ回路
９２１、９２２ 信号線
１０１４ カウンタ
１０１５ レジスタ
１２０１ 領域
１８１１－１～１８１１－４ コア

Claims (5)

1. 第１周波数のクロック信号を出力するクロック部と、
   電源ノイズの発生及び前記電源ノイズの収束を検知する検知部と、
   前記電源ノイズの発生が検知された場合、前記クロック信号の周波数を前記第１周波数から第２周波数に低下させ、前記電源ノイズの発生から前記電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定し、前記周波数復帰時間に基づいて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる制御部と、
   を備えることを特徴とする半導体装置。
2. 前記制御部は、前記周波数復帰時間の間に、前記クロック信号の周波数が前記第２周波数から前記第１周波数まで段階的に上昇するように、前記クロック部を制御することを特徴とする請求項１記載の半導体装置。
3. 複数の時間範囲それぞれに対応付けられた候補時間を記憶する記憶部をさらに備え、
   前記制御部は、前記複数の時間範囲それぞれに対応付けられた候補時間のうち、前記ノイズ発生時間を含む時間範囲に対応付けられた候補時間を、前記周波数復帰時間として用いて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させることを特徴とする請求項１又は２記載の半導体装置。
4. 前記制御部は、前記ノイズ発生時間を用いて前記周波数復帰時間を計算し、計算された前記周波数復帰時間を用いて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させることを特徴とする請求項１又は２記載の半導体装置。
5. 電源ノイズの発生を検知し、
   クロック信号の周波数を第１周波数から第２周波数に低下させ、
   前記電源ノイズの収束を検知し、
   前記電源ノイズの発生から前記電源ノイズの収束までのノイズ発生時間に応じて周波数復帰時間を決定し、
   前記周波数復帰時間に基づいて、前記クロック信号の周波数を前記第２周波数から前記第１周波数に復帰させる、
   ことを特徴とするクロック制御方法。

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