KR101026467B1 - 클럭 신호 제어 회로 및 클럭 신호 제어 방법 - Google Patents

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Abstract

클럭 신호 제어 회로는 입력 신호 결정부 및 논리 연산 회로를 포함한다. 입력 신호 결정부는 동작 모드에 따라 클럭 신호를 포함하는 복수의 입력 신호들의 형태를 결정한다. 상기 논리 연산 회로는 상기 형태가 결정된 복수의 입력 신호들을 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비가 조절된 신호를 생성한다.

Description

클럭 신호 제어 회로 및 클럭 신호 제어 방법{CLOCK SIGNAL CONTROL CIRCUIT AND METHOD FOR CONTROLLING CLOCK SIGNAL}
본 발명은 신호 제어 기술에 관한 것으로, 보다 상세하게는 클럭 신호 제어 회로 및 클럭 신호 제어 방법에 관한 것이다.
최근에는 반도체 기술이 발전함에 따라 반도체의 동작 속도가 더욱 증가해 가는 추세이다. 예들 들어, DRAM의 경우에도 DDR2, DDR3등과 같이 보다 고속으로 동작하는 반도체로 발전해 가고 있다. 일반적으로 반도체 메모리의 생산 공정 중에는 메모리의 정상적인 동작 여부를 테스트하는 단계가 포함된다. 그런데 메모리의 동작 속도가 점점 빨라지면서 메모리를 테스트하기 위한 테스트 장비의 동작속도 역시 메모리 장치의 동작 속도에 맞춰 빨라져야 할 필요가 있다.
서로 동작 속도가 다른 시스템 사이에 데이터가 교환이 필요한 경우에 이를 매개하여 주는 회로가 필요할 수 있다. 예를 들어, 하나의 시스템이 내부적으로 1.6GBps로 동작하고 다른 시스템은 내부적으로 800MBps로 동작할 때 두 시스템 사이의 데이터 전송 속도 차이로 인해 직접적으로 데이터 전송이 어렵다.
반도체 테스트 장비를 이용하여 반도체 장치를 테스트할 경우에도 반도체 장 치의 정상적인 동작속도에 맞춰 데이터의 리드/라이트 동작 등을 테스트하여야 한다. 따라서 고속 동작하는 반도체 장치를 테스트하기 위해서는 테스트 장치에서 클럭 신호를 더 높은 주파수로 변환하여 공급할 필요가 있으며, 클럭 신호의 형태가 변화할 때의 정상동작 여부를 판단하기 위해 듀티비(Duty Rate)를 조절하여 클럭 신호를 제공할 필요가 있다. 따라서 이 경우, 클럭 신호를 제어하여 주파수를 증가시키거나 듀티비를 조절할 수 있는 제어회로가 필요하다.
이에 따라, 본 발명의 목적은 클럭 신호의 주파수 및 듀티비를 조절할 수 있는 클럭 신호 제어 회로를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 클럭 신호의 주파수 및 듀티비를 조절할 수 있는 클럭 신호 제어 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 클럭 신호 제어 회로는 입력 신호 결정부 및 논리 연산 회로를 포함한다. 입력 신호 결정부는 동작 모드에 따라 클럭 신호를 포함하는 복수의 입력 신호들의 형태를 결정한다. 상기 논리 연산 회로는 상기 형태가 결정된 복수의 입력 신호들을 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비가 조절된 신호를 생성한다.
상기 입력 신호 결정부는 상기 동작 모드에 따라 상기 복수의 입력 신호들 각각의 형태를 상기 클럭 신호, 상기 클럭 신호를 쉬프트한 신호, 제1 논리 값 및 제2 논리 값 중 하나로 결정할 수 있다.
상기 입력 신호 결정부는 상기 클럭 신호의 듀티비의 크기를 조절하기 위해 상기 쉬프트된 클럭 신호의 쉬프트된 정도를 조절할 수 있다.
상기 입력 신호 결정부는 상기 클럭 신호의 주파수를 체배하기 위해 상기 클럭 신호의 위상을 90도 쉬프트시킨 신호를 상기 복수의 입력 신호들 중 하나로 결 정할 수 있다.
상기 논리 연산 회로는 제1 논리 연산 회로 및 제2 논리 연산 회로를 포함할 수 있다. 상기 제1 논리 연산 회로는 상기 동작 모드에 따라 상기 복수의 입력 신호들 중 일부에 대해 논리 합, 논리 곱 및 선택 연산을 선택적으로 수행할 수 있다.상기 제2 논리 연산 회로는 상기 복수의 입력 신호들 중 상기 제1 논리 회로에 입력되지 않은 나머지 신호 및 상기 제1 논리 연산 회로의 출력 신호를 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호를 출력할 수 있다.
상기 복수의 입력 신호들은 제1 내지 제4 입력 신호를 포함할 수 있으며,
상기 동작 모드는 상기 클럭 신호의 주파수 체배 여부와 듀티비 조절여부에 따라, 듀티 업 모드, 듀티 다운 모드, 주파수 체배 모드, 주파수 체배 듀티비 조절 모드 중 적어도 하나 이상을 포함할 수 있다.
상기 논리 연산 회로는 제1 논리 소자 및 제2 논리 소자를 포함할 수 있다. 상기 제1 논리 소자는 상기 제4 입력 신호에 응답하여 상기 제2 입력 신호 또는 상기 제3 입력 신호를 선택할 수 있다. 상기 제2 논리 소자는 상기 제1 논리 소자에 의해 선택된 신호와 상기 제1 입력 신호에 기초하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호를 출력할 수 있다.
상기 입력 신호 결정부는 상기 듀티 업 모드일 때, 제1 내지 제4 입력 신호를 각각 제1 논리 값, 상기 클럭 신호, 제2 논리 값 및 상기 클럭 신호를 쉬프트한 신호로 결정할 수 있다.
상기 입력 신호 결정부는 상기 듀티 다운 모드일 때, 제1 및 제2 입력 신호를 제1 논리 값을 결정하고, 제3 및 제4 입력 신호를 각각 상기 클럭 신호 및 상기 클럭 신호를 쉬프트한 신호로 결정할 수 있다.
상기 입력 신호 결정부는 상기 주파수 체배 모드일 때, 제1 및 제2 입력 신호를 각각 상기 클럭 신호 및 상기 클럭 신호를 쉬프트한 신호로 결정하고, 제3 및 제4 입력 신호를 제1 논리 값으로 결정할 수 있다.
상기 입력 신호 결정부는 상기 주파수 체배 듀티 조절 모드일 때, 제1 입력 신호를 상기 클럭 신호로 결정하고, 제2 및 제3 입력 신호는 상기 클럭 신호를 쉬프트시킨 신호로 결정하며, 상기 제4 입력 신호는 듀티 선택 신호로 결정할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 클럭 신호 제어 회로는 입력 신호 결정부 및 논리 연산 회로를 포함한다. 입력 신호 방법은 동작 모드에 따라 클럭 신호를 포함하는 복수의 입력 신호들의 형태를 결정하는 단계, 및 상기 형태가 결정된 복수의 입력 신호들을 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호를 생성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 클럭 신호 제어 회로 및 클럭 신호 제어 방법은 클럭 신호와 이를 쉬프트한 신호를 이용하여 주파수를 조절할 수 있고, 주파수를 조절함과 동시에 듀티비를 조절할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하 는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 클럭 신호 제어 회로를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 클럭 신호 제어 회로(100)는 입력 신호 결정부(110) 및 논리 연산 회로(120)를 포함한다.
클럭 신호 제어 회로(110)는 클럭 신호의 주파수 또는 듀티비를 조절하기 위해 동작 모드에 따라 복수의 입력 신호들(IN1, IN2, IN3, IN4)의 형태를 결정한다. 복수의 입력 신호들(IN1, IN2, IN3, IN4) 중 적어도 하나는 클럭 신호를 포함한다. 형태가 결정된 복수의 입력 신호들(IN1, IN2, IN3, IN4)는 복수의 포트(PORT1, PORT2, PORT3, PORT4)를 통해 논리 연산 회로(120)로 제공된다. 일 실시예에서, 입력 신호 결정부(110)에 의해 결정된 복수의 입력 신호들(IN1, IN2, IN3, IN4) 각각의 형태는 클럭 신호, 클럭 신호를 쉬프트한 신호, 제1 논리 값 및 제2 논리 값 중 하나일 수 있다. 즉, 입력 신호 결정부(110)는 클럭 신호를 쉬프트하거나, 논리 값을 결정하고, 이들 신호들 각각이 제공될 입력 포트를 결정하여 논리 연산 회로(120)가 클럭 신호의 주파수를 증가시키거나 듀티비가 조절된 신호를 생성하게 한다. 클럭 신호는 제1 입력 포트 내지 제4 입력 포트(PORT1, PORT2, PORT3, PORT4)중 적어도 하나에 제공될 수 있으며, 어느 포트로 클럭 신호를 제공하는지에 따라 논리 연산 회로(120)가 출력 신호의 형태가 달라질 수 있다. 또한 입력 신호 결정부(110)는 클럭 신호 또는 클럭 신호의 주파수를 체배한 신호의 듀티비를 조절 하기 위해 클럭 신호를 쉬프트하여 복수의 입력 신호들(IN1, IN2, IN3, IN4) 중 하나로 제공할 수 있는데, 이 때 조절되는 듀티비의 크기에 따라 클럭 신호의 쉬프트 정도를 결정할 수 있다. 입력 신호 결정부(110)에 의해 결정된 제1 논리 값 및 제2 논리 값은 각각 논리 로우 및 논리 하이 값일 수 있다.
논리 연산 회로(120)는 제1 논리 연산 회로(121) 및 제2 논리 연산 회로(122)를 포함할 수 있다. 제1 논리 연산 회로(121)는 동작 모드에 따라 복수의 입력 신호들 중 일부(IN2, IN3, IN4)에 대해 논리 합, 논리 곱 및 선택 연산을 선택적으로 수행할 수 있다. 제2 논리 연산 회로(122)는 복수의 입력 신호들(IN1, IN2, IN3, IN4) 중 제1 논리 연산 회로(121)에 입력되지 않은 나머지 신호(IN1) 및 상기 제1 논리 연산 회로(121)의 출력 신호(OUT1)를 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호(OUT2)를 출력할 수 있다.
도 2는 동작 모드에 따른 복수의 입력 신호들의 형태를 나타낸 표이다.
도 2를 참조하면, 클럭 신호 제어 회로(100)의 동작 모드는 클럭 신호의 주파수 체배여부와 듀티비의 증가, 감소 여부에 따라, 노멀 모드(NORMAL MODE)(210), 듀티 업 모드(DUTY UP MODE)(220), 듀티 다운 모드(DUTY DOWN MODE)(230), 주파수 체배 모드(HSC, High Speed Clock)(240), 주파수 체배 듀티 조절 모드(250, 260)를 포함할 수 있다. 주파수 체배 듀티 조절 모드는 주파수 체배 듀티 업 모드(HSC DUTY UP MODE)(250)와 주파수 체배 듀티 다운 모드(HSC DUTY DOWN MODE)(260)로 나뉠 수 있다. 일 실시예에서, 클럭 신호 제어 회로(100)의 동작 모드는 도 2에 도시 된 동작 모드들 중 적어도 하나 이상을 포함할 수 있으며, 실시예에 따라서는 도 2의 동작 모드 전부를 포함할 수 있다.
일 실시예에서 클럭 신호 제어 회로(100)의 입력 신호 결정부(110)는 동작 모드에 따라 도 2에 도시된 바와 같이 복수의 입력 신호들(IN1, IN2, IN3, IN4)를 결정할 수 있다. 도 2를 참조하면, 복수의 입력 신호들(1N1, IN2, IN3, IN4) 중 적어도 하나는 클럭 신호(CLOCK)로 결정되어 논리 연산 회로(120)로 제공될 수 있다. 듀티비를 조절하는 듀티 업 모드(220), 듀티 다운 모드(230), 주파수 체배 듀티 조절 모드(250, 260)에는 클럭 신호를 쉬프트시킨 신호를 복수의 입력 신호들(IN1, IN2, IN3, IN4) 중 하나로 결정할 수 있다. 입력 신호 결정부(110)는 조절하고자 하는 듀티비의 크기에 따라서 클럭 신호의 쉬프트 정도를 조절할 수 있다.
또한, 입력 신호 결정부(110)는 주파수가 체배되는 주파수 체배 모드(240), 주파수 체배 듀티비 조절 모드(250, 260)에서는 복수의 입력 신호들(IN1, IN2, IN3, IN4)를 적어도 하나는 클럭 신호(CLOCK)를 90도 쉬프트시킨 신호로 결정할 수 있다. 클럭 신호의 주파수를 체배하거나 듀티비를 조절하기 위한 클럭 신호를 쉬프트하는 방향은 실시예에 따라서 달라질 수 있다.
이하, 클럭 신호 제어 회로(100)의 동작을 구체적으로 설명하기 위해 클럭 신호 제어 회로(100)에 포함된 제1 논리 연산 회로(121)의 동작을 도 3a 내지 도 3e를 참조하여 설명한다.
도 3a는 제1 논리 연산 회로(121)를 나타낸 회로도이며, 도 3b 내지 도 3e는 제1 논리 연산 회로(121)의 입출력 신호를 나타낸 진리표이다.
도 3a 내지 도 3e를 참조하면, 일 실시예에 따른 제1 논리 연산 회로(121)는 세 개 입력 신호(IN2, IN3, IN4)를 입력 받아 이를 논리 조합하여 출력한다. 이 때, 입력 신호(IN2, IN3, IN4)의 형태를 조절하여, 논리 곱 게이트(도 3b), 논리 합 게이트(도 3c)), 배타 논리 합 게이트(도 3d), 멀티플렉서(도 3e)로 사용할 수 있다. 실시예에 따라, 세 개의 입력 신호를 수신하여 특정 시점에서 한 입력 신호의 논리 값에 따라 나머지 두 신호 중 하나를 선택하는 논리 소자를 이용할 수도 있을 것이다.
도 3b를 참조하면, 제2 입력 신호(IN2)를 제1 논리 값으로 고정할 경우, 제1 논리 연산 회로(121)는 제3 입력 신호(IN3)와 제4 입력 신호(IN4)의 논리 곱 연산을 수행하는 논리 곱 게이트로 이용할 수 있다.
도 3c를 참조하면, 제3 입력 신호(IN3)를 제2 논리 값으로 고정할 경우, 제1 논리 연산 회로(121)는 제2 입력 신호(IN2)와 제4 입력 신호(IN4)의 논리 합 연산을 수행하는 논리 합 게이트로 이용할 수 있다.
도 3d를 참조하면, 제3 입력 신호(IN3)를 제2 입력 신호(IN2)의 반전 신호로 제공할 경우, 제1 논리 연산 회로(121)는 제2 입력 신호(IN2)와 제4 입력 신호(IN4)의 배타 논리 합 연산을 수행하는 배타 논리 합 게이트로 이용할 수 있다.
도 3e를 참조하면, 제1 논리 연산 회로(121)는 제4 입력 신호(IN4)에 따라 제2 입력 신호(IN2)와 제3 입력 신호(IN3) 중 하나를 선택하는 멀티플렉서로 이용할 수 있다.
도 4 내지 도 9는 동작 모드에 따른 복수의 입력 신호들과 클럭 신호 제어 회로의 출력 신호를 나타낸 파형도이다. 이하, 도 1 내지 도 9를 참조하여 동작 모드에 따른 클럭 신호 제어 회로의 동작을 상세히 설명한다.
도 4는 노멀 모드에서 클럭 신호 제어 회로(100)의 입력 신호와 출력 신호를 나타낸 파형도이다.
노멀 모드에서는 클럭 신호와 동일한 주파수와 듀티비를 가진 신호를 그대로 출력할 수 있다. 일 실시예에서, 입력 신호 결정부(110)는 노멀 모드에서 제1 입력 신호(IN1)는 클럭 신호(CLOCK)로 결정하고 제2 내지 제4 입력 신호(IN2, IN3, IN4)는 제1 논리 값으로 결정할 수 있다. 이 때 제1 논리 연산 회로(121)의 출력 신호(OUT1)는 제1 논리 값이 되어 제2 논리 연산 회로(122)로 제공된다. 제2 논리 연산 회로(122)는 클럭 신호(CLOCK)인 제1 입력 신호(IN1)와 제1 논리 연산 회로(121)의 출력 신호(OUT1)를 배타 논리 합 연산하여 출력한다.
도 5는 노멀 모드와 듀티 업 모드에서 클럭 신호 제어 회로(100) 입력 신호와 출력 신호를 나타낸 파형도이다. 클럭 신호 제어 회로(100)는 노멀 모드(510, 530)에서 클럭 신호(CLOCK)를 출력하고, 듀티 업 모드(520)에서 클럭 신호(CLOCK)의 듀티비를 증가시킨 신호를 출력한다.
도 5 및 도 2를 참조하면, 입력 신호 결정부(110)는 듀티 업 모드에서 제1 입력 신호(IN1)를 제1 논리 값으로 결정하고, 제2 입력 신호를 클럭 신호(CLOCK)로 결정하며, 제3 입력 신호를 제2 논리 값으로 결정하고, 제4 입력 신호는 증가시키고자 하는 듀티비의 크기에 따라 클럭 신호를 쉬프트시킨 신호를 제공할 수 있다.
제1 논리 연산 회로(121)는 제2 입력 신호(IN2)와 제4 입력 신호(IN4)를 논 리 합 연산하여 제2 논리 연산 회로(122)로 제공하고, 제2 논리 연산 회로(122)는 제1 논리 연산 회로(121)의 출력 신호(OUT1)와 제1 논리 값인 제1 입력 신호(IN1)를 논리 연산하여 클럭 신호보다 듀티비가 증가된 신호를 출력한다. 따라서 클럭 신호 제어 회로(100)의 출력 신호(OUT2)의 듀티비(521)는 클럭 신호의 듀티비(511, 531)보다 더 크다.
도 6은 노멀 모드와 듀티 다운 모드에서 클럭 신호 제어 회로(100)의 입력 신호와 출력 신호를 나타낸 파형도이다. 클럭 신호 제어 회로(100)는 노멀 모드(610, 630)에서 클럭 신호(CLOCK)를 출력하고, 듀티 업 모드(620)에서 클럭 신호(CLOCK)의 듀티비를 감소시킨 신호를 출력한다.
도 6 및 도 2를 참조하면, 입력 신호 결정부(110)는 듀티 업 모드에서 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)를 제1 논리 값으로 결정하고, 제3 입력 신호를 클럭 신호(CLOCK)로 결정하며, 제4 입력 신호는 감소하고자 하는 듀티비에 크기에 따라 클럭 신호를 쉬프트시킨 신호를 제공할 수 있다.
제1 논리 연산 회로(121)는 제3 입력 신호(IN3)와 제4 입력 신호(IN4)를 논리 곱 연산하여 제2 논리 연산 회로(122)로 제공하고, 제2 논리 연산 회로(122)는 제1 논리 연산 회로(121)의 출력 신호(OUT1)와 제1 논리 값인 제1 입력 신호(IN1)를 논리 연산하여 듀티비가 감소된 신호를 출력한다. 듀티 다운 모드(620)에서 클럭 신호 제어 회로(100)의 출력 신호(OUT2)의 듀티비(621)는 클럭 신호의 듀티비(611, 631)보다 더 작다.
도 7은 주파수 체배 모드에서 클럭 신호 제어 회로(100)의 입력 신호와 출력 신호를 나타낸 파형도이다. 클럭 신호 제어 회로(100)는 주파수 체배 모드에서 클럭 신호(CLOCK)의 주파수를 체배하여 출력한다.
도 7 및 도 2를 참조하면, 입력 신호 결정부(110)는 주파수 체배 모드에서 제1 입력 신호(IN1)를 클럭 신호(CLOCK)로 결정하고 제2 입력 신호(IN2)를 클럭 신호를 90도의 위상만큼 쉬프트시킨 신호로 결정하고 제3 입력 신호(IN3) 및 제4 입력 신호(IN4)는 제1 논리 값으로 결정할 수 있다.
제1 논리 연산 회로(121)는 제3 입력 신호(IN3)와 제4 입력 신호(IN4) 중 제3 입력 신호를 선택하여 제2 논리 연산 회로(122)로 제공하고, 제2 논리 연산 회로(122)는 제1 논리 연산 회로(121)의 출력 신호(OUT1)와 클럭 신호인 제1 입력 신호(IN1)와 배타 논리 합 연산을 수행하여 클럭 신호(CLOCK)의 주파수의 2배의 주파수를 가진 신호를 출력할 수 있다.
도 8은 주파수 체배 모드와 주파수 체배 듀티 업 모드에서 클럭 신호 제어 회로(100)의 입력 신호와 출력 신호를 나타낸 파형도이다. 클럭 신호 제어 회로(100)는 주파수 체배 모드(810, 830)에서 클럭 신호의 주파수를 체배하여 출력하고, 주파수 체배 듀티 업 모드(820)에서 주파수를 체배함과 동시에 듀티비를 증가시킨 신호를 생성한다.
도 8 및 도 2를 참조하면, 입력 신호 결정부(110)는 듀티 업 모드에서 제1 입력 신호(IN1)를 클럭 신호(CLOCK)로 결정하고, 제2 입력 신호를 클럭 신호를 90도 쉬프트한 신호로 결정하며, 제3 입력 신호(IN3)는 증가시키고자 듀티비의 크기에 따라 클럭 신호를 쉬프트하여 논리 연산 회로(120)로 제공한다.
제1 논리 연산 회로(121)는 주파수 체배 듀티 업 모드(820)에서 제2 입력 신호(IN2)와 제3 입력 신호(IN3) 중 제3 입력 신호(IN3)를 선택하여 제2 논리 연산 회로(122)로 제공하고, 제2 논리 연산 회로(122)는 제1 논리 연산 회로(121)의 출력 신호(OUT1)와 클럭 신호(CLOCK)인 제1 입력 신호를 배타 논리 합 연산을 수행하여 듀티비가 증가된 신호를 출력 할 수 있다. 클럭 신호 제어 회로(100)의 출력 신호(OUT2)의 듀티비(821)는 클럭 신호가 체배된 신호의 듀티비(811, 831)보다 더 크다.
도 9는 주파수 체배 모드와 주파수 체배 듀티 다운 모드에서 클럭 신호 제어 회로(100) 입력 신호와 출력 신호를 나타낸 파형도이다. 클럭 신호 제어 회로(100)는 주파수 체배 모드(910, 930)에서 클럭 신호의 주파수를 체배하여 출력하고, 주파수 체배 듀티 업 모드(920)에서 주파수 체배함과 동시에 듀티비를 감소시킨 신호를 생성한다.
도 9 및 도 2를 참조하면, 입력 신호 결정부(110)는 듀티 업 모드에서 제1 입력 신호(IN1)를 클럭 신호(CLOCK)로 결정하고, 제2 입력 신호를 클럭 신호를 90도 쉬프트한 신호로 결정하며, 제3 입력 신호(IN3)는 감소시키고자 하는 듀티비의 정도에 따라 클럭 신호를 쉬프트하여 논리 연산 회로(120)로 제공한다. 이 때 듀티비 감소를 위한 클럭 신호의 쉬프트 방향은 듀티비 증가를 위한 쉬프트 방향과 반대일 수 있다.
제1 논리 연산 회로(121)는 주파수 체배 듀티 다운 모드(820)에서 제2 입력 신호(IN2)와 제3 입력 신호(IN3) 중 제3 입력 신호(IN3)를 선택하여 제2 논리 연산 회로(122)로 제공하고, 제2 논리 연산 회로(122)는 제1 논리 연산 회로(121)의 출력 신호(OUT1)와 클럭 신호(CLOCK)인 제1 입력 신호를 배타 논리 합 연산을 수행하여 듀티비가 감소된 신호를 출력 할 수 있다. 클럭 신호 제어 회로(100)의 출력 신호(OUT2)의 듀티비(921)는 클럭 신호의 주파수가 체배된 신호의 듀티비(911, 931)보다 더 크다.
도 2 및 도 4 내지 도 9에 도시된 복수의 입력 신호들의 형태는 일 실시예에 따른 것이며, 본 발명의 사상에서 벗어나지 않는 범위에서, 신호가 전달되는 경로 상에 추가적인 논리 소자를 배치하거나, 복수의 입력 신호들의 형태를 자유롭게 변형할 수 있을 것이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 클럭 신호 제어 회로는 클럭 신호와 클럭 신호를 쉬프트시킨 신호를 이용하여 클럭 신호의 주파수 및 듀티비를 조절할 수 있으며, 이러한 클럭 신호 제어 회로는 반도체 테스트 장치에 적용될 수 있을 것이다.
본 발명의 일 실시예에 따른 클럭 신호 제어 회로는 클럭 신호와 클럭 신호를 쉬프트시킨 신호를 이용하여 클럭 신호의 주파수를 체배한 신호를 생성할 수 있고, 클럭 신호의 쉬프트 정도를 조절하여 클럭 신호 또는 클럭 신호를 체배한 신호의 듀티비를 조절할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발 명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 클럭 신호 제어 회로를 나타낸 블록도이다.
도 2는 동작 모드에 따른 복수의 입력 신호들의 형태를 나타낸 표이다.
도 3a는 제1 논리 연산 회로를 나타낸 회로도이며, 도 3b 내지 도 3e는 제1 논리 연산 회로의 입출력 신호를 나타낸 진리표이다.
도 4는 노멀 모드에서 클럭 신호 제어 회로의 입력 신호와 출력 신호를 나타낸 파형도이다.
도 5는 노멀 모드와 듀티 업 모드에서 클럭 신호 제어 회로의 입력 신호와 출력 신호를 나타낸 파형도이다.
도 6은 노멀 모드와 듀티 다운 모드에서 클럭 신호 제어 회로(100)의 입력 신호와 출력 신호를 나타낸 파형도이다.
도 7은 주파수 체배 모드에서 클럭 신호 제어 회로의 입력 신호와 출력 신호를 나타낸 파형도이다.
도 8은 주파수 체배 모드와 주파수 체배 듀티 업 모드에서 클럭 신호 제어 회로의 입력 신호와 출력 신호를 나타낸 파형도이다.
도 9는 주파수 체배 모드와 주파수 체배 듀티 다운 모드에서 클럭 신호 제어 회로 입력 신호와 출력 신호를 나타낸 파형도이다.
<도면의 주요 부분에 대한 설명>
100: 클럭 신호 제어 회로 110: 입력 신호 결정부
120: 논리 연산 회로 121: 제1 논리 연산 회로
122: 제2 논리 연산 회로

Claims (12)

  1. 동작 모드에 따라 클럭 신호를 포함하는 복수의 제1 내지 제4 입력 신호들의 형태를 결정하는 입력 신호 결정부; 및
    상기 형태가 결정된 상기 복수의 제1 내지 제4 입력 신호들을 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절하는 논리 연산 회로를 포함하는 클럭 신호 제어 회로에 있어서,
    상기 동작 모드는 상기 클럭 신호의 주파수 체배 여부와 듀티비 조절여부에 따라, 듀티 업 모드, 듀티 다운 모드, 주파수 체배 모드, 주파수 체배 듀티 조절 모드 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 클럭 신호 제어 회로.
  2. 제1항에 있어서, 상기 입력 신호 결정부는
    상기 동작 모드에 따라 상기 복수의 제1 내지 제4 입력 신호들 각각의 형태를 상기 클럭 신호, 상기 클럭 신호를 쉬프트한 신호, 제1 논리 값 및 제2 논리 값 중 하나로 결정하는 것을 특징으로 하는 것을 특징으로 하는 클럭 신호 제어 회로.
  3. 제2항에 있어서,
    상기 입력 신호 결정부는 상기 클럭 신호의 듀티비의 크기를 조절하기 위해 상기 쉬프트된 클럭 신호의 쉬프트된 정도를 조절하는 것을 특징으로 하는 클럭 신호 제어 회로.
  4. 제2항에 있어서,
    상기 입력 신호 결정부는 상기 클럭 신호의 주파수를 체배하기 위해 상기 클럭 신호의 위상을 90도 쉬프트시킨 신호를 상기 복수의 제1 내지 제4 입력 신호들 중 하나로 결정하는 것을 특징으로 하는 클럭 신호 제어 회로.
  5. 제2항에 있어서, 상기 논리 연산 회로는
    상기 동작 모드에 따라 상기 복수의 제1 내지 제4 입력 신호들 중 일부에 대해 논리 합, 논리 곱 및 선택 연산을 선택적으로 수행하는 적어도 하나의 제1 논리 연산 회로; 및
    상기 복수의 제1 내지 제4 입력 신호들 중 상기 제1 논리 회로에 입력되지 않은 나머지 신호 및 상기 제1 논리 연산 회로의 출력 신호를 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호를 출력하는 제2 논리 연산 회로를 포함하는 것을 특징으로 하는 클럭 신호 제어 회로.
  6. 삭제
  7. 제1항에 있어서, 상기 논리 연산 회로는
    상기 제4 입력 신호에 응답하여 상기 제2 입력 신호 또는 상기 제3 입력 신호를 선택하는 제1 논리 소자; 및
    상기 제1 논리 소자에 의해 선택된 신호와 상기 제1 입력 신호에 기초하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호를 출력하는 제2 논리 소자를 포함하는 것을 특징으로 클럭 신호 제어 회로.
  8. 제7항에 있어서,
    상기 입력 신호 결정부는 상기 듀티 업 모드일 때, 제1 내지 제4 입력 신호를 각각 제1 논리 값, 상기 클럭 신호, 제2 논리 값 및 상기 클럭 신호를 쉬프트한 신호로 결정하는 것을 특징으로 하는 클럭 신호 제어 회로.
  9. 제7항에 있어서,
    상기 입력 신호 결정부는 상기 듀티 다운 모드일 때, 제1 및 제2 입력 신호를 제1 논리 값을 결정하고, 제3 및 제4 입력 신호를 각각 상기 클럭 신호 및 상기 클럭 신호를 쉬프트한 신호로 결정하는 것을 특징으로 하는 클럭 신호 제어 회로.
  10. 제7항에 있어서,
    상기 입력 신호 결정부는 상기 주파수 체배 모드일 때, 제1 및 제2 입력 신호를 각각 상기 클럭 신호 및 상기 클럭 신호를 쉬프트한 신호로 결정하고, 제3 및 제4 입력 신호를 제1 논리 값으로 결정하는 것을 특징으로 하는 클럭 신호 제어 회로.
  11. 제7항에 있어서,
    상기 입력 신호 결정부는 상기 주파수 체배 듀티 조절 모드일 때, 제1 입력 신호를 상기 클럭 신호로 결정하고, 제2 및 제3 입력 신호는 상기 클럭 신호를 쉬프트시킨 신호로 결정하며, 상기 제4 입력 신호는 듀티 선택 신호로 결정하는 것을 특징으로 하는 클럭 신호 제어 회로.
  12. 동작 모드에 따라 클럭 신호를 포함하는 복수의 제1 내지 제4 입력 신호들의 형태를 결정하는 단계; 및
    상기 형태가 결정된 상기 복수의 제1 내지 제4 입력 신호들을 논리 연산하여 상기 클럭 신호의 주파수를 체배하거나 상기 클럭 신호의 듀티비를 조절한 신호를 생성하는 단계를 포함하는 클럭 신호 제어 방법에 있어서,
    상기 동작 모드는 상기 클럭 신호의 주파수 체배 여부와 듀티비 조절 여부에 따라, 듀티 업 모드, 듀티 다운 모드, 주파수 체배 모드, 주파수 체배 듀티 조절 모드 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 클럭 신호 제어 방법.
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KR20000043233A (ko) * 1998-12-28 2000-07-15 김영환 듀티 사이클 보정장치
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