JPH1069792A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPH1069792A JPH1069792A JP22554096A JP22554096A JPH1069792A JP H1069792 A JPH1069792 A JP H1069792A JP 22554096 A JP22554096 A JP 22554096A JP 22554096 A JP22554096 A JP 22554096A JP H1069792 A JPH1069792 A JP H1069792A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- storage element
- supplied
- circuit
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 混成集積回路の実装後にプログラムの書き込
みができ、しかも書き込み用の電圧を供給する外部端子
をなくす。 【解決手段】 基板１上に、ＥＰＲＯＭ２内蔵のマイコ
ンＩＣ３が形成され、さらに書き込み用の電圧を供給す
るためのパッド４と、マイコンＩＣ３に電源電圧ＶPPお
よびＶDDを供給するための電圧供給回路１００が形成さ
れている。電圧供給回路１００は第１、第２のトランジ
スタ５、６を有し、パッド４に書き込み用の高電圧が印
加されたとき、第１のトランジスタ５がオン、第２のト
ランジスタがオフし、ＥＰＲＯＭ２に書き込み用の電圧
を供給する。パッケージ後にプログラムの読み出しを行
う場合、パッド４には電圧が印加されないため、第１の
トランジスタ５がオフ、第２のトランジスタがオンし、
外部端子Ａから動作電圧ＶDDをＥＰＲＯＭ２に供給し、
プログラムの読み出しが行えるようにする。
みができ、しかも書き込み用の電圧を供給する外部端子
をなくす。 【解決手段】 基板１上に、ＥＰＲＯＭ２内蔵のマイコ
ンＩＣ３が形成され、さらに書き込み用の電圧を供給す
るためのパッド４と、マイコンＩＣ３に電源電圧ＶPPお
よびＶDDを供給するための電圧供給回路１００が形成さ
れている。電圧供給回路１００は第１、第２のトランジ
スタ５、６を有し、パッド４に書き込み用の高電圧が印
加されたとき、第１のトランジスタ５がオン、第２のト
ランジスタがオフし、ＥＰＲＯＭ２に書き込み用の電圧
を供給する。パッケージ後にプログラムの読み出しを行
う場合、パッド４には電圧が印加されないため、第１の
トランジスタ５がオフ、第２のトランジスタがオンし、
外部端子Ａから動作電圧ＶDDをＥＰＲＯＭ２に供給し、
プログラムの読み出しが行えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
が可能な記憶素子と、この記憶素子にデータの書き込み
および読み出しを行う回路素子とが基板上に形成され、
パッケージ化されてなる混成集積回路装置に関する。
が可能な記憶素子と、この記憶素子にデータの書き込み
および読み出しを行う回路素子とが基板上に形成され、
パッケージ化されてなる混成集積回路装置に関する。
【０００２】
【従来の技術】図１１に従来の混成集積回路装置の模式
的な部分回路構成を示す。基板１上には、電気的に書き
込みが可能な記憶素子としてのＥＰＲＯＭ２と、このＥ
ＰＲＯＭ２にプログラムなどのデータ（以下、単にデー
タという）の書き込みおよび読み出しを行う回路素子、
具体的にはマイクロコンピュータを含む各種回路からな
るＩＣ（以下、マイコンＩＣという）３が形成されてい
る。なお、ＥＰＲＯＭ２は、図に示すように、マイコン
ＩＣ３に内蔵されている。
的な部分回路構成を示す。基板１上には、電気的に書き
込みが可能な記憶素子としてのＥＰＲＯＭ２と、このＥ
ＰＲＯＭ２にプログラムなどのデータ（以下、単にデー
タという）の書き込みおよび読み出しを行う回路素子、
具体的にはマイクロコンピュータを含む各種回路からな
るＩＣ（以下、マイコンＩＣという）３が形成されてい
る。なお、ＥＰＲＯＭ２は、図に示すように、マイコン
ＩＣ３に内蔵されている。
【０００３】基板１上に混成集積回路を実装した後に、
ＥＰＲＯＭ２にデータの書き込みを行う場合、外部端子
Ｂに書き込みに必要な高電圧（書き込み用の電圧）を印
加し、その電圧をマイコンＩＣ３の電源端子３ａからＥ
ＰＲＯＭ２に供給し、また外部端子Ａから電源端子３ｂ
を介しマイコンＩＣ３に動作電圧ＶDD（ロジック電源）
を供給する。
ＥＰＲＯＭ２にデータの書き込みを行う場合、外部端子
Ｂに書き込みに必要な高電圧（書き込み用の電圧）を印
加し、その電圧をマイコンＩＣ３の電源端子３ａからＥ
ＰＲＯＭ２に供給し、また外部端子Ａから電源端子３ｂ
を介しマイコンＩＣ３に動作電圧ＶDD（ロジック電源）
を供給する。
【０００４】また、パッケージ後において、ＥＰＲＯＭ
２に書き込まれたデータを読み出す場合、外部端子Ｂか
ら電源端子３ａを介して読み出しに必要な電圧（読み出
し用の電圧）をＥＰＲＯＭ２に供給し、また外部端子Ａ
から電源端子３ｂを介してマイコンＩＣ３にロジック電
源を供給する。この場合、読み出し用の電圧は、マイコ
ンＩＣ３のロジック電源と同等の電圧である。
２に書き込まれたデータを読み出す場合、外部端子Ｂか
ら電源端子３ａを介して読み出しに必要な電圧（読み出
し用の電圧）をＥＰＲＯＭ２に供給し、また外部端子Ａ
から電源端子３ｂを介してマイコンＩＣ３にロジック電
源を供給する。この場合、読み出し用の電圧は、マイコ
ンＩＣ３のロジック電源と同等の電圧である。
【０００５】
【発明が解決しようとする課題】近年、システムの高機
能化に伴い、外部端子の使用頻度が上がっており、外部
端子数を少なくする必要が生じている。ＥＰＲＯＭの書
き込み用の電圧としては、読み出し用の電圧、ロジック
電源より高い電圧を必要とするため、図１１に示すよう
に、書き込み用の電圧を供給するための外部端子Ｂが必
要となっている。
能化に伴い、外部端子の使用頻度が上がっており、外部
端子数を少なくする必要が生じている。ＥＰＲＯＭの書
き込み用の電圧としては、読み出し用の電圧、ロジック
電源より高い電圧を必要とするため、図１１に示すよう
に、書き込み用の電圧を供給するための外部端子Ｂが必
要となっている。
【０００６】この場合、混成集積回路の実装前にＥＰＲ
ＯＭにデータの書き込みを行い、読み出し用の電圧を外
部端子Ｂ以外のところ、例えばロジック電源からとるよ
うにすれば、書き込みに用いる外部端子Ｂを不要とする
ことができるが、データを書き込んでから混成集積回路
が出来上がるまでの時間が長くかかり、ＥＰＲＯＭのメ
リットが失われてしまう。
ＯＭにデータの書き込みを行い、読み出し用の電圧を外
部端子Ｂ以外のところ、例えばロジック電源からとるよ
うにすれば、書き込みに用いる外部端子Ｂを不要とする
ことができるが、データを書き込んでから混成集積回路
が出来上がるまでの時間が長くかかり、ＥＰＲＯＭのメ
リットが失われてしまう。
【０００７】本発明は上記問題に鑑みたもので、混成集
積回路の実装後にデータの書き込みができ、しかも書き
込み用の電圧を供給する外部端子をなくすことを目的と
している。
積回路の実装後にデータの書き込みができ、しかも書き
込み用の電圧を供給する外部端子をなくすことを目的と
している。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至４に記載の発明においては、電気的に
書き込みが可能な記憶素子（２）と、この記憶素子
（２）にデータの書き込みおよび読み出しを行う回路素
子（３）とが基板（１）上に形成され、パッケージ化さ
れてなる混成集積回路装置であって、パッケージ前に記
憶素子（２）に書き込み用の電圧を供給するためのパッ
ド（４）を、基板（１）上に形成したことを特徴として
いる。
め、請求項１乃至４に記載の発明においては、電気的に
書き込みが可能な記憶素子（２）と、この記憶素子
（２）にデータの書き込みおよび読み出しを行う回路素
子（３）とが基板（１）上に形成され、パッケージ化さ
れてなる混成集積回路装置であって、パッケージ前に記
憶素子（２）に書き込み用の電圧を供給するためのパッ
ド（４）を、基板（１）上に形成したことを特徴として
いる。
【０００９】このようなパッド（４）を用いパッケージ
前に記憶素子（２）に書き込み用の電圧を供給すること
により、混成集積回路の実装後にデータの書き込みがで
き、しかも書き込み用の電圧を供給する外部端子をなく
すことができる。請求項２、３、４に記載の発明におい
ては、パッド（４）に書き込み用の電圧が印加されたと
き、その電圧を記憶素子（２）に供給し、パッケージ後
に外部端子（Ａ）から回路素子（３）に供給する動作電
圧を記憶素子（２）に読み出し用の電圧として供給する
電圧供給回路（１００）を基板（１）上に形成している
から、書き込み用の電圧と読み出し用の電圧を自動的に
切り換えて記憶素子（２）に供給することができる。
前に記憶素子（２）に書き込み用の電圧を供給すること
により、混成集積回路の実装後にデータの書き込みがで
き、しかも書き込み用の電圧を供給する外部端子をなく
すことができる。請求項２、３、４に記載の発明におい
ては、パッド（４）に書き込み用の電圧が印加されたと
き、その電圧を記憶素子（２）に供給し、パッケージ後
に外部端子（Ａ）から回路素子（３）に供給する動作電
圧を記憶素子（２）に読み出し用の電圧として供給する
電圧供給回路（１００）を基板（１）上に形成している
から、書き込み用の電圧と読み出し用の電圧を自動的に
切り換えて記憶素子（２）に供給することができる。
【００１０】なお、「特許請求の範囲」および「課題を
解決するための手段」に記載した括弧内の符号は、後述
する実施形態記載の具体的な構成要素との対応関係を示
すためのものである。
解決するための手段」に記載した括弧内の符号は、後述
する実施形態記載の具体的な構成要素との対応関係を示
すためのものである。
【００１１】
（第１実施形態）図１に本発明の一実施形態を示す混成
集積回路装置の模式的な部分回路構成を示す。基板１上
に、ＥＰＲＯＭ２内蔵のマイコンＩＣ３が形成され、さ
らにＥＰＲＯＭ２に書き込み用の電圧を供給するための
パッド４と、マイコンＩＣ３の電源端子３ａ、３ｂに電
圧ＶPPおよびＶDDを供給するための電圧供給回路１００
が形成されている。なお、電圧ＶPPは、ＥＰＲＯＭ２の
書き込み用および読み出し用に用いられる。
集積回路装置の模式的な部分回路構成を示す。基板１上
に、ＥＰＲＯＭ２内蔵のマイコンＩＣ３が形成され、さ
らにＥＰＲＯＭ２に書き込み用の電圧を供給するための
パッド４と、マイコンＩＣ３の電源端子３ａ、３ｂに電
圧ＶPPおよびＶDDを供給するための電圧供給回路１００
が形成されている。なお、電圧ＶPPは、ＥＰＲＯＭ２の
書き込み用および読み出し用に用いられる。
【００１２】電圧供給回路１００は、ＰＮＰ型の第１、
第２のトランジスタ５、６、および抵抗７、８から構成
されている。第１のトランジスタ５は、パッド４からの
電源供給線Ｌ１に設けられ、パッド４に書き込み用の電
圧が印加されたとき、書き込み用の電圧をＥＰＲＯＭ２
に供給する。第２のトランジスタ６は、電源供給線Ｌ１
と、外部端子Ａからの電源供給線Ｌ２との間に設けら
れ、第１のトランジスタ５がオフしているときに、外部
端子Ａからの電圧ＶDD（５Ｖ）をＥＰＲＯＭ２に供給す
る。
第２のトランジスタ５、６、および抵抗７、８から構成
されている。第１のトランジスタ５は、パッド４からの
電源供給線Ｌ１に設けられ、パッド４に書き込み用の電
圧が印加されたとき、書き込み用の電圧をＥＰＲＯＭ２
に供給する。第２のトランジスタ６は、電源供給線Ｌ１
と、外部端子Ａからの電源供給線Ｌ２との間に設けら
れ、第１のトランジスタ５がオフしているときに、外部
端子Ａからの電圧ＶDD（５Ｖ）をＥＰＲＯＭ２に供給す
る。
【００１３】なお、抵抗７、８は、基板１上に印刷して
形成される他、ディスクリート抵抗を用いることも可能
である。ＥＰＲＯＭ２へのデータの書き込みは、基板１
上に全ての部品を実装した後、パッケージ（ケースへ挿
入し樹脂等で覆う）を行う前に行う。この場合、図２に
示すように、外部端子ＡからマイコンＩＣ３に電圧ＶDD
を供給するとともにＧＮＤの接続を行い、針９もしくは
ポコピンなどを用いてパッド４に書き込みに必要な高電
圧ＶIN（約１０〜１６Ｖ）を印加する。
形成される他、ディスクリート抵抗を用いることも可能
である。ＥＰＲＯＭ２へのデータの書き込みは、基板１
上に全ての部品を実装した後、パッケージ（ケースへ挿
入し樹脂等で覆う）を行う前に行う。この場合、図２に
示すように、外部端子ＡからマイコンＩＣ３に電圧ＶDD
を供給するとともにＧＮＤの接続を行い、針９もしくは
ポコピンなどを用いてパッド４に書き込みに必要な高電
圧ＶIN（約１０〜１６Ｖ）を印加する。
【００１４】図３に、データの書き込みを行う場合の回
路図を示す。第１のトランジスタ５は、抵抗７にベース
電流が流れるためオン状態になり、マイコンＩＣ３の電
源端子３ａには、ＶIN−ＶCE1(SAT)の電圧（ＶCE1(SAT)
は、第１のトランジスタ５のコレクタ−エミッタ間飽和
電圧）が、書き込み時の電圧ＶPPとして印加される。
路図を示す。第１のトランジスタ５は、抵抗７にベース
電流が流れるためオン状態になり、マイコンＩＣ３の電
源端子３ａには、ＶIN−ＶCE1(SAT)の電圧（ＶCE1(SAT)
は、第１のトランジスタ５のコレクタ−エミッタ間飽和
電圧）が、書き込み時の電圧ＶPPとして印加される。
【００１５】また、第１のトランジスタ５のベース電圧
は、ＶIN−Ｖbe1 （Ｖbe1 は第１のトランジスタ５のベ
ース−エミッタ間電圧）となり、５Ｖの電圧ＶDDより大
きいため、第２のトランジスタ６はオフしている。従っ
て、マイコンＩＣ３の電源端子３ｂには、高電圧ＶINの
影響を受けず、外部端子Ａから供給される電圧ＶDDが印
加される。
は、ＶIN−Ｖbe1 （Ｖbe1 は第１のトランジスタ５のベ
ース−エミッタ間電圧）となり、５Ｖの電圧ＶDDより大
きいため、第２のトランジスタ６はオフしている。従っ
て、マイコンＩＣ３の電源端子３ｂには、高電圧ＶINの
影響を受けず、外部端子Ａから供給される電圧ＶDDが印
加される。
【００１６】マイコンＩＣ３は、電源端子３ａ、３ｂに
上記した電圧が供給されることにより、ＥＰＲＯＭ２へ
のデータ書き込み動作を行う。ＥＰＲＯＭ２からのデー
タの読み出しは、パッケージ後に行う。図４にパッケー
ジされた状態を示す。図中の符号１０はケースである。
この場合、外部端子Ａから電圧ＶDDを供給するとともに
ＧＮＤの接続を行って、データの読み出しを行う。
上記した電圧が供給されることにより、ＥＰＲＯＭ２へ
のデータ書き込み動作を行う。ＥＰＲＯＭ２からのデー
タの読み出しは、パッケージ後に行う。図４にパッケー
ジされた状態を示す。図中の符号１０はケースである。
この場合、外部端子Ａから電圧ＶDDを供給するとともに
ＧＮＤの接続を行って、データの読み出しを行う。
【００１７】図５に、データの読み出しを行う場合の回
路図を示す。パッケージ後はパッド４を電気的に外部と
接続することができないため、第１のトランジスタ５は
オフ状態となっている。また、第２のトランジスタ６の
エミッタに電圧ＶDDが印加され、抵抗７にベース電流が
流れるため、第２のトランジスタ６はオン状態となって
いる。従って、マイコンＩＣ３の電源端子３ａには、Ｖ
DD−Ｖce2(sat)の電圧（Ｖce2(sat)は、第２のトランジ
スタ６のコレクタ−エミッタ間飽和電圧）が、読み出し
時の電圧ＶPPとして印加される。
路図を示す。パッケージ後はパッド４を電気的に外部と
接続することができないため、第１のトランジスタ５は
オフ状態となっている。また、第２のトランジスタ６の
エミッタに電圧ＶDDが印加され、抵抗７にベース電流が
流れるため、第２のトランジスタ６はオン状態となって
いる。従って、マイコンＩＣ３の電源端子３ａには、Ｖ
DD−Ｖce2(sat)の電圧（Ｖce2(sat)は、第２のトランジ
スタ６のコレクタ−エミッタ間飽和電圧）が、読み出し
時の電圧ＶPPとして印加される。
【００１８】また、マイコンＩＣ３の電源端子３ｂに
は、外部端子Ａから供給される電圧Ｖ DDが印加されてい
る。マイコンＩＣ３は、電源端子３ａ、３ｂに上記した
電圧が供給されることにより、ＥＰＲＯＭ２からのデー
タ読み出し動作を行う。上述した実施形態によれば、Ｅ
ＰＲＯＭ２を内蔵したマイコンＩＣ３を基板１に実装し
た後に、パッド４に高電圧を印加してデータの書き込み
を行い、またパッケージ後に、外部端子Ａに電圧ＶDDを
印加してデータの読み出しを行うようにしている。従っ
て、図１１に示す従来のものに対し、ＥＰＲＯＭ２の電
源電圧を供給するために用いる外部端子Ｂを不要にする
ことができる。
は、外部端子Ａから供給される電圧Ｖ DDが印加されてい
る。マイコンＩＣ３は、電源端子３ａ、３ｂに上記した
電圧が供給されることにより、ＥＰＲＯＭ２からのデー
タ読み出し動作を行う。上述した実施形態によれば、Ｅ
ＰＲＯＭ２を内蔵したマイコンＩＣ３を基板１に実装し
た後に、パッド４に高電圧を印加してデータの書き込み
を行い、またパッケージ後に、外部端子Ａに電圧ＶDDを
印加してデータの読み出しを行うようにしている。従っ
て、図１１に示す従来のものに対し、ＥＰＲＯＭ２の電
源電圧を供給するために用いる外部端子Ｂを不要にする
ことができる。
【００１９】また、抵抗８はパッケージ後にノイズ等に
よりトランジスタ５が誤動作することを防止する。図６
に、上記した実施形態の変形例を示す。図６に示すよう
に、第１のトランジスタ５のコレクタと第２のトランジ
スタ６のコレクタ間に抵抗１１を介在させている。この
抵抗１１での電圧降下により、第２のトランジスタ６の
エミッタ−ベース間のｐｎ接合が順バイアスされること
を確実に防止でき、データ書き込み時に、第２のトラン
ジスタ６のコレクタ−エミッタ間に電流が流れるのを確
実に防止し、書き込み用の電圧ＶPPが変動するのを防止
することができる。また、図７に示すように、抵抗１１
の代わりにダイオード１２を介在させてもよい。
よりトランジスタ５が誤動作することを防止する。図６
に、上記した実施形態の変形例を示す。図６に示すよう
に、第１のトランジスタ５のコレクタと第２のトランジ
スタ６のコレクタ間に抵抗１１を介在させている。この
抵抗１１での電圧降下により、第２のトランジスタ６の
エミッタ−ベース間のｐｎ接合が順バイアスされること
を確実に防止でき、データ書き込み時に、第２のトラン
ジスタ６のコレクタ−エミッタ間に電流が流れるのを確
実に防止し、書き込み用の電圧ＶPPが変動するのを防止
することができる。また、図７に示すように、抵抗１１
の代わりにダイオード１２を介在させてもよい。
【００２０】また、図８に示すように、第２のトランジ
スタ６の代わりにＰチャンネル型ＭＯＳトランジスタ１
３を用いるようにしてもよい。なお、１３ａはＰチャン
ネル型ＭＯＳトランジスタ１３の基板バイアス電位を設
定するための抵抗である。この抵抗１３ａは、パッド４
に書き込み用高電圧ＶINを印加した際に第１のトランジ
スタ５のコレクタに接続されているＭＯＳトランジスタ
１３のドレイン（あるいはソース）の電位が抵抗１３ａ
がない場合にはドレインと基板とのｐｎ接合が順バイア
スされてしまい、ＶDD＋ＶF （ＶF はｐｎ接合の順バイ
アス）となり、本来電源端子３ａに印加したい電圧ＶIN
−ＶCE1(SAT)より低下してしまいＥＰＲＯＭ２の書き込
み動作ができなくなることを防止するためのものであ
り、これによりＭＯＳトランジスタ１３のドレイン電位
をＶDD＋ＶF ＋Ｒ・Ｉ（Ｒは抵抗１３ａの抵抗値、Ｉは
ＭＯＳトランジスタ１３のドレインと基板および抵抗１
３ａを介して流れる電流値）として、書き込みが可能な
電圧となるようにするものである。
スタ６の代わりにＰチャンネル型ＭＯＳトランジスタ１
３を用いるようにしてもよい。なお、１３ａはＰチャン
ネル型ＭＯＳトランジスタ１３の基板バイアス電位を設
定するための抵抗である。この抵抗１３ａは、パッド４
に書き込み用高電圧ＶINを印加した際に第１のトランジ
スタ５のコレクタに接続されているＭＯＳトランジスタ
１３のドレイン（あるいはソース）の電位が抵抗１３ａ
がない場合にはドレインと基板とのｐｎ接合が順バイア
スされてしまい、ＶDD＋ＶF （ＶF はｐｎ接合の順バイ
アス）となり、本来電源端子３ａに印加したい電圧ＶIN
−ＶCE1(SAT)より低下してしまいＥＰＲＯＭ２の書き込
み動作ができなくなることを防止するためのものであ
り、これによりＭＯＳトランジスタ１３のドレイン電位
をＶDD＋ＶF ＋Ｒ・Ｉ（Ｒは抵抗１３ａの抵抗値、Ｉは
ＭＯＳトランジスタ１３のドレインと基板および抵抗１
３ａを介して流れる電流値）として、書き込みが可能な
電圧となるようにするものである。
【００２１】この場合、図９に示すように、第１のトラ
ンジスタ５、抵抗７、８、Ｐチャンネル型ＭＯＳトラン
ジスタ１３、抵抗１３ａをマイコンＩＣ３内に構成する
ようにしてもよい。この場合のマイコンＩＣ３の模式的
な縦断面の構成を図１０に示す。なお、ＥＰＲＯＭ２
は、マイコンＩＣ３に内蔵されるものに限らず、別体に
て構成されたものでもよい。
ンジスタ５、抵抗７、８、Ｐチャンネル型ＭＯＳトラン
ジスタ１３、抵抗１３ａをマイコンＩＣ３内に構成する
ようにしてもよい。この場合のマイコンＩＣ３の模式的
な縦断面の構成を図１０に示す。なお、ＥＰＲＯＭ２
は、マイコンＩＣ３に内蔵されるものに限らず、別体に
て構成されたものでもよい。
【００２２】また、上記実施形態では、電圧供給回路１
００を設け、パッケージ後でパッド４に電圧が印加され
ないときに、第２のトランジスタ６をオンさせて外部端
子Ａからの動作電圧をＥＰＲＯＭ２に供給するものを示
したが、第１、第２のトランジスタ５、６をなくし、パ
ッド４からマイコンＩＣ３の電源端子３ａに書き込み電
圧を直接供給し、書き込み終了後、外部端子Ａとマイコ
ンＩＣ３の電源端子３ａとの間に電源供給線を形成し
て、外部端子Ａから読み出し用の電圧をＥＰＲＯＭ２に
供給できるようにしてもよい。
００を設け、パッケージ後でパッド４に電圧が印加され
ないときに、第２のトランジスタ６をオンさせて外部端
子Ａからの動作電圧をＥＰＲＯＭ２に供給するものを示
したが、第１、第２のトランジスタ５、６をなくし、パ
ッド４からマイコンＩＣ３の電源端子３ａに書き込み電
圧を直接供給し、書き込み終了後、外部端子Ａとマイコ
ンＩＣ３の電源端子３ａとの間に電源供給線を形成し
て、外部端子Ａから読み出し用の電圧をＥＰＲＯＭ２に
供給できるようにしてもよい。
【図１】本発明の一実施形態を示す混成集積回路装置の
模式的な部分回路構成を示す図である。
模式的な部分回路構成を示す図である。
【図２】図１に示す混成集積回路装置において、データ
の書き込みを行う状態を示す図である。
の書き込みを行う状態を示す図である。
【図３】図１に示す混成集積回路装置において、データ
の書き込みを行う場合の回路図である。
の書き込みを行う場合の回路図である。
【図４】図１に示す混成集積回路装置をパッケージ化し
た状態を示す図である。
た状態を示す図である。
【図５】図１に示す混成集積回路装置において、データ
の読み出しを行う場合の回路図である。
の読み出しを行う場合の回路図である。
【図６】本発明の他の実施形態を示す混成集積回路装置
の模式的な部分回路構成を示す図である。
の模式的な部分回路構成を示す図である。
【図７】本発明のさらに他の実施形態を示す混成集積回
路装置の模式的な部分回路構成を示す図である。
路装置の模式的な部分回路構成を示す図である。
【図８】本発明のさらに他の実施形態を示す混成集積回
路装置の模式的な部分回路構成を示す図である。
路装置の模式的な部分回路構成を示す図である。
【図９】本発明のさらに他の実施形態を示す混成集積回
路装置の模式的な部分回路構成を示す図である。
路装置の模式的な部分回路構成を示す図である。
【図１０】図９に示すものの、マイコンＩＣ３の模式的
な縦断面構成を示す図である。
な縦断面構成を示す図である。
【図１１】従来の混成集積回路装置の模式的な部分回路
構成を示す図である。
構成を示す図である。
１…基板、２…ＥＰＲＯＭ、３…マイコンＩＣ、４…パ
ッド、５…第１のトランジスタ、６…第２のトランジス
タ、７、８…抵抗、１００…電圧供給回路。
ッド、５…第１のトランジスタ、６…第２のトランジス
タ、７、８…抵抗、１００…電圧供給回路。
Claims (4)
- 【請求項１】 電気的に書き込みが可能な記憶素子
（２）と、この記憶素子（２）にデータの書き込みおよ
び読み出しを行う回路素子（３）とが基板（１）上に形
成され、パッケージ化されてなる混成集積回路装置であ
って、 パッケージ前に前記記憶素子（２）に書き込み用の電圧
を供給するためのパッド（４）が、前記基板（１）上に
形成されていることを特徴とする混成集積回路装置。 - 【請求項２】 前記パッド（４）に前記書き込み用の電
圧が印加されたとき、その電圧を前記記憶素子（２）に
供給し、パッケージ後に外部端子（Ａ）から前記回路素
子（３）に供給する動作電圧を前記記憶素子（２）に読
み出し用の電圧として供給する電圧供給回路（１００）
が、前記基板（１）上に形成されていることを特徴とす
る請求項１に記載の混成集積回路装置。 - 【請求項３】 前記電圧供給回路（１００）は、 前記パッド（４）から前記記憶素子（２）への電源供給
線（Ｌ１）に設けられ、前記パッド（４）に前記書き込
み用の電圧が印加されたときオン動作する第１のトラン
ジスタ（５）と、 前記記憶素子（２）への電源供給線（Ｌ１）と前記回路
素子（３）への電源供給線（Ｌ２）との間に設けられ、
前記第１のトランジスタ（５）がオフ状態のときに前記
動作電圧を前記記憶素子（２）に供給する第２のトラン
ジスタ（６、１３）とを有することを特徴とする請求項
２に記載の混成集積回路装置。 - 【請求項４】 電気的に書き込みが可能な記憶素子
（２）と、この記憶素子（２）にデータの書き込みおよ
び読み出しを行う回路素子（３）とが基板（１）上に形
成され、パッケージ化されてなる混成集積回路装置であ
って、 前記回路素子（３）に動作電圧が供給され、前記記憶素
子（２）に前記動作電圧よりも高い書き込み用の電圧が
供給されることによって前記記憶素子（２）に前記デー
タの書き込みが行われ、また前記回路素子（３）に前記
動作電圧が供給され、前記記憶素子（２）に前記書き込
み用の電圧より低い読み出し用の電圧が供給されること
によって前記記憶素子（２）に書き込まれたデータの読
み出しが行われるように構成されており、 前記書き込み用の電圧を供給するためのパッド（４）
と、 前記パッケージ前で前記パッド（４）に前記書き込み用
の電圧が印加されているときに、前記書き込み用の電圧
を前記記憶素子（２）に供給するとともに外部端子
（Ａ）から前記動作電圧を前記回路素子（３）に供給
し、前記パッケージ後に前記外部端子（Ａ）からの前記
動作電圧を前記回路素子（３）に供給するとともに前記
動作電圧を用いて前記記憶素子（２）に前記読み出し用
の電圧を供給する電圧供給回路（１００）とが前記基板
（１）上に形成され、 前記電圧供給回路（１００）は、 前記パッド（４）に前記書き込み用の電圧が印加されて
いるときに、前記書き込み用の電圧を前記記憶素子
（２）に供給作動する第１のスイッチング素子（５）
と、 前記記憶素子（２）への電源供給線（Ｌ１）と前記回路
素子（３）への電源供給線（Ｌ２）との間に設けられ、
前記第１のスイッチング素子の前記電圧供給作動時に前
記書き込み用の電圧が前記回路素子（３）への電源供給
線に供給されるのを禁止し、前記第１のスイッチング素
子が前記電圧供給作動を行っていない時に前記外部端子
（Ａ）からの前記動作電圧を前記記憶素子（２）に供給
する第２のスイッチング素子（６、１３）とを有するこ
とを特徴とする混成集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22554096A JPH1069792A (ja) | 1996-08-27 | 1996-08-27 | 混成集積回路装置 |
| US08/917,131 US5889722A (en) | 1996-08-27 | 1997-08-25 | Hybrid integrated circuit device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22554096A JPH1069792A (ja) | 1996-08-27 | 1996-08-27 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069792A true JPH1069792A (ja) | 1998-03-10 |
Family
ID=16830902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22554096A Pending JPH1069792A (ja) | 1996-08-27 | 1996-08-27 | 混成集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5889722A (ja) |
| JP (1) | JPH1069792A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970011A (en) * | 1998-11-23 | 1999-10-19 | United Microelectronics Corp. | Power source design for embedded memory |
| TW561491B (en) | 2001-06-29 | 2003-11-11 | Toshiba Corp | Semiconductor memory device |
| US7823279B2 (en) * | 2002-04-01 | 2010-11-02 | Intel Corporation | Method for using an in package power supply to supply power to an integrated circuit and to a component |
| KR101177555B1 (ko) * | 2006-02-01 | 2012-08-27 | 삼성전자주식회사 | 메모리 카드, 메모리 카드의 데이터 구동 방법, 그리고메모리 카드 시스템 |
| JP2012234591A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN105185763B (zh) * | 2015-09-28 | 2017-10-20 | 无锡中感微电子股份有限公司 | 内置可编程电路的芯片 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135746A (en) * | 1982-01-13 | 1982-08-21 | Masayuki Miyauchi | Glass laminatings with hollow parts |
| JPS62243356A (ja) * | 1986-04-15 | 1987-10-23 | Nec Corp | 半導体装置の製造方法 |
| JP2756873B2 (ja) * | 1991-06-04 | 1998-05-25 | 三菱電機株式会社 | 半導体集積回路装置および半導体メモリ装置 |
| US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
| JPH0729386A (ja) * | 1993-07-13 | 1995-01-31 | Hitachi Ltd | フラッシュメモリ及びマイクロコンピュータ |
| JP3839873B2 (ja) * | 1996-07-03 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1996
- 1996-08-27 JP JP22554096A patent/JPH1069792A/ja active Pending
-
1997
- 1997-08-25 US US08/917,131 patent/US5889722A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5889722A (en) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0463261B1 (en) | IC card with improved power supply switching circuitry | |
| JPH1069792A (ja) | 混成集積回路装置 | |
| JPH03172017A (ja) | パワーｆｅｔ用適応ゲート放電回路 | |
| JPH11306086A (ja) | メモリモジュール装置 | |
| JPH0377666B2 (ja) | ||
| JP2578819B2 (ja) | Ｉｃメモリカ−ド | |
| US6204702B1 (en) | Arrangement for supplying circuits with direct currents | |
| JP3281127B2 (ja) | Ｏｔｐマイコン | |
| JP4172076B2 (ja) | 定電圧電源装置 | |
| JP2002271183A (ja) | 過電圧保護回路 | |
| JPS5933059Y2 (ja) | 揮発性メモリの電源供給回路 | |
| JPH06104720A (ja) | 半導体集積回路装置 | |
| JP3916928B2 (ja) | トリミング回路 | |
| JPS5912824Y2 (ja) | トランジスタ回路 | |
| JP3486892B2 (ja) | 測温抵抗体入力の過大電圧入力保護回路 | |
| JPH0145156Y2 (ja) | ||
| JP3580956B2 (ja) | リセット信号発生回路 | |
| JP3091545B2 (ja) | 半導体集積回路装置 | |
| JPH0631724Y2 (ja) | 電源集積回路 | |
| JPH07105333A (ja) | Ｉｃカード | |
| JPH0441382Y2 (ja) | ||
| US5693978A (en) | Reset signal output circuit and semiconductor integrated circuit device | |
| JPS61227633A (ja) | 電源回路 | |
| JPS62266918A (ja) | Ｉ↑２ｌ回路 | |
| JPS61995A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051025 |