JPH08129627A - メモリカード及び集積回路 - Google Patents

Abstract

(57)【要約】 【目的】複数のメモリ、例えば、４個の１Ｍバイト・マ
スクＲＯＭを実装できる配線基板を備え、３個の１Ｍバ
イト・マスクＲＯＭを実装してなるメモリカードに関
し、試験時、４個の１Ｍバイト・マスクＲＯＭを実装し
てなるメモリカードと同一の製品型格を有するものとし
て取り扱うことができるようにし、製品型格を減らす。 【構成】アドレス信号Ａ２０＝Ｈレベル、アドレス信号
Ａ２１＝Ｈレベルとし、実装されていないマスクＲＯＭ
７をアクセスするアドレス信号が入力された場合、コン
トロールＩＣ７１から全ビットがＬレベルからなるデー
タＤ０〜Ｄ７を出力させ、これを出力データとして外部
に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カード基材の内部にメ
モリを実装してなるメモリカード及びメモリカードに使
用する集積回路に関する。

【０００２】

【従来の技術】従来、メモリカードとして、たとえば、
図９、図１１、図１３、図１５に、それぞれ、その回路
図を示すようなものが知られている。

【０００３】ここに、図９は４Ｍバイト品を示してお
り、図９中、１はＩＣ（集積回路）が実装される配線基
板、２は本体機器との接続を図る端子接続部、３は制御
用のＩＣ（以下、コントロールＩＣという）、４〜７は
１Ｍバイトの記憶容量を有するマスクＲＯＭ（図では、
ＭＲＯＭと記載する）、８〜１３は内部端子である。

【０００４】また、端子接続部２において、１４は高電
圧側の電源電圧ＶＣＣが入力される電源電圧入力端子、
１５は低電圧側の電源電圧ＶＳＳが入力される電源電圧
入力端子であり、この例では、電源電圧入力端子１５に
は、接地電圧０Ｖが入力される。

【０００５】また、１６はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子、１７は出
力イネーブル信号／ＯＥが入力される出力イネーブル信
号入力端子である。

【０００６】また、１８₀、１８₁₉、１８₂₀、１８₂₁は
アドレス信号Ａ０、Ａ１９、Ａ２０、Ａ２１が入力され
るアドレス信号入力端子であり、アドレス信号Ａ１〜Ａ
１８が入力されるアドレス信号入力端子１８₁〜１８₁₈
は、図示を省略している。

【０００７】また、１９₀、１９₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子１９₁〜１９₆は、図示を省略
している。

【０００８】また、コントロールＩＣ３において、２０
は電源電圧ＶＣＣが入力される電源電圧入力端子、２１
は電源電圧ＶＳＳが入力される電源電圧入力端子であ
り、この例では、電源電圧入力端子２１には、接地電圧
０Ｖが入力される。

【０００９】また、２２はメモリ選択信号Ｐ１が入力さ
れるメモリ選択信号入力端子、２３はメモリ選択信号Ｐ
２が入力されるメモリ選択信号入力端子である。

【００１０】この４Ｍバイト品では、内部端子８は内部
端子９に接続され、内部端子１１は内部端子１２に接続
されており、メモリ選択信号Ｐ１、Ｐ２として、アドレ
ス信号Ａ２０、Ａ２１が入力されるように構成されてい
る。

【００１１】また、２４はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子、２５は出
力イネーブル信号／ＯＥが入力される出力イネーブル信
号入力端子である。

【００１２】また、２６₀、２６₁₉はアドレス信号Ａ
０、Ａ１９が入力されるアドレス信号入力端子であり、
アドレス信号Ａ１〜Ａ１８が入力されるアドレス信号入
力端子２６₁〜２６₁₈は、図示を省略している。

【００１３】また、２７₀、２７₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子２７₁〜２７₆は、図示を省略
している。

【００１４】また、２８はチップイネーブル信号／ＣＥ
１が出力されるチップイネーブル信号出力端子、２９は
チップイネーブル信号／ＣＥ２が出力されるチップイネ
ーブル信号出力端子である。

【００１５】また、３０はチップイネーブル信号／ＣＥ
３が出力されるチップイネーブル信号出力端子、３１は
チップイネーブル信号／ＣＥ４が出力されるチップイネ
ーブル信号出力端子である。

【００１６】また、３２は出力イネーブル信号／ＯＥが
出力される出力イネーブル信号出力端子である。

【００１７】また、３３₀、３３₁₉はアドレス信号Ａ
０、Ａ１９が出力されるアドレス信号出力端子であり、
アドレス信号Ａ１〜Ａ１８が出力されるアドレス信号出
力端子３３₁〜３３₁₈は、図示を省略している。

【００１８】また、３４₀、３４₇はデータＤ０、Ｄ７が
入力されるデータ入力端子であり、データＤ１〜Ｄ６が
入力されるデータ入力端子３４₁〜３４₆は、図示を省略
している。

【００１９】ここに、このコントロールＩＣ３において
は、チップイネーブル信号／ＣＥ１〜／ＣＥ４は、チッ
プイネーブル信号／ＣＥ及びメモリ選択信号Ｐ１、Ｐ２
をデコードすることにより得られるように構成されてお
り、表１は、チップイネーブル信号／ＣＥ及びメモリ選
択信号Ｐ１、Ｐ２と、チップイネーブル信号／ＣＥ１〜
／ＣＥ４との関係を示している。

【００２０】

【表１】

【００２１】また、マスクＲＯＭ４において、３５は電
源電圧ＶＣＣが入力される電源電圧入力端子、３６は電
源電圧ＶＳＳが入力される電源電圧入力端子であり、こ
の例では、電源電圧入力端子３６には、接地電圧０Ｖが
入力される。

【００２２】また、３７はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子であり、こ
の例では、チップイネーブル信号／ＣＥ１がチップイネ
ーブル信号／ＣＥとして入力される。

【００２３】また、３８は出力イネーブル信号／ＯＥが
入力される出力イネーブル信号入力端子である。

【００２４】また、３９₀、３９₁₉はアドレス信号Ａ
０、Ａ１９が入力されるアドレス信号入力端子であり、
アドレス信号Ａ１〜Ａ１８が入力されるアドレス信号入
力端子３９₁〜３９₁₈は、図示を省略している。

【００２５】また、４０₀、４０₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子４０₁〜４０₆は、図示を省略
している。

【００２６】また、マスクＲＯＭ５において、４１は電
源電圧ＶＣＣが入力される電源電圧入力端子、４２は電
源電圧ＶＳＳが入力される電源電圧入力端子であり、こ
の例では、電源電圧入力端子４２には、接地電圧０Ｖが
入力される。

【００２７】また、４３はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子であり、こ
の例では、チップイネーブル信号／ＣＥ２がチップイネ
ーブル信号／ＣＥとして入力される。

【００２８】また、４４は出力イネーブル信号／ＯＥが
入力される出力イネーブル信号入力端子である。

【００２９】また、４５₀、４５₁₉はアドレス信号Ａ
０、Ａ１９が入力されるアドレス信号入力端子であり、
アドレス信号Ａ１〜Ａ１８が入力されるアドレス信号入
力端子４５₁〜４５₁₈は、図示を省略している。

【００３０】また、４６₀、４６₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子４６₁〜４６₆は、図示を省略
している。

【００３１】また、マスクＲＯＭ６において、４７は電
源電圧ＶＣＣが入力される電源電圧入力端子、４８は電
源電圧ＶＳＳが入力される電源電圧入力端子であり、こ
の例では、電源電圧入力端子４８には、接地電圧０Ｖが
入力される。

【００３２】また、４９はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子であり、こ
の例では、チップイネーブル信号／ＣＥ３がチップイネ
ーブル信号／ＣＥとして入力される。

【００３３】また、５０は出力イネーブル信号／ＯＥが
入力される出力イネーブル信号入力端子である。

【００３４】また、５１₀、５１₁₉はアドレス信号Ａ
０、Ａ１９が入力されるアドレス信号入力端子であり、
アドレス信号Ａ１〜Ａ１８が入力されるアドレス信号入
力端子５１₁〜５１₁₈は、図示を省略している。

【００３５】また、５２₀、５２₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子５２₁〜５２₆は、図示を省略
している。

【００３６】また、マスクＲＯＭ７において、５３は電
源電圧ＶＣＣが入力される電源電圧入力端子、５４は電
源電圧ＶＳＳが入力される電源電圧入力端子であり、こ
の例では、電源電圧入力端子５４には、接地電圧０Ｖが
入力される。

【００３７】また、５５はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子であり、こ
の例では、チップイネーブル信号／ＣＥ４がチップイネ
ーブル信号／ＣＥとして入力される。

【００３８】また、５６は出力イネーブル信号／ＯＥが
入力される出力イネーブル信号入力端子である。

【００３９】また、５７₀、５７₁₉はアドレス信号Ａ
０、Ａ１９が入力されるアドレス信号入力端子であり、
アドレス信号Ａ１〜Ａ１８が入力されるアドレス信号入
力端子５７₁〜５７₁₈は、図示を省略している。

【００４０】また、５８₀、５８₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子５８₁〜５８₆は、図示を省略
している。

【００４１】この４Ｍバイト品においては、コントロー
ルＩＣ３に入力すべきメモリ選択信号Ｐ１、Ｐ２とし
て、前述したように、アドレス信号Ａ２０、Ａ２１が入
力されるように構成されている。

【００４２】したがって、表１から明らかなように、チ
ップイネーブル信号／ＣＥ＝Ｌレベル、アドレス信号Ａ
２０（メモリ選択信号Ｐ１）＝Ｌレベル、アドレス信号
Ａ２１（メモリ選択信号Ｐ２）＝Ｌレベルとされる場合
には、チップイネーブル信号／ＣＥ１＝Ｌレベル、チッ
プイネーブル信号／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレ
ベルとなり、マスクＲＯＭ４が選択される。

【００４３】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ２＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ５が選
択される。

【００４４】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ３＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ６が選
択される。

【００４５】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ４＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ３＝Ｈレベルとなり、マスクＲＯＭ７が選
択される。

【００４６】なお、図１０は、この４Ｍバイト品の概略
的断面図であり、図１０中、６０はポリカーボネイトか
らなるフレーム、６１、６２はステンレスからなるラベ
ルである。

【００４７】また、図１１は、３Ｍバイト品を示してお
り、この３Ｍバイト品においては、図９に示す４Ｍバイ
ト品が実装しているマスクＲＯＭ７が実装されていな
い。

【００４８】また、３Ｍバイト品においては、４Ｍバイ
ト品の場合と同様に、２２ビットのアドレス信号Ａ０〜
Ａ２１が有効なアドレス信号となるので、内部端子８、
１１の接続は、４Ｍバイト品の場合と同一とされてい
る。

【００４９】また、図１２に概略的断面図を示すよう
に、マスクＲＯＭ７の非実装部分をガラスエポキシ樹脂
からなる補強材６４で補強するように構成されており、
その他については、図９に示す４Ｍバイト品と同様に構
成されている。

【００５０】この３Ｍバイト品においては、表１から明
らかなように、チップイネーブル信号／ＣＥ＝Ｌレベ
ル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌレ
ベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝Ｌ
レベルとされる場合には、チップイネーブル信号／ＣＥ
１＝Ｌレベル、チップイネーブル信号／ＣＥ２、／ＣＥ
３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ４が選択
される。

【００５１】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ２＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ５が選
択される。

【００５２】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ３＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ６が選
択される。

【００５３】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ４＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ３＝Ｈレベルとなるが、マスクＲＯＭ７は
実装されていないので、不定データが出力されてしま
う。

【００５４】また、図１３は、２Ｍバイト品を示してお
り、この２Ｍバイト品においては、図９に示す４Ｍバイ
ト品が実装しているマスクＲＯＭ６、７が実装されてい
ない。

【００５５】また、２Ｍバイト品においては、２１ビッ
トのアドレス信号Ａ０〜Ａ２０が有効なアドレス信号と
なることから、内部端子１１は、内部端子１２には接続
されず、内部端子１３に接続され、メモリ選択信号Ｐ２
＝Ｌレベルに固定されるように構成されている。

【００５６】また、図１４に概略的断面図を示すよう
に、マスクＲＯＭ６、７の非実装部分をガラスエポキシ
樹脂からなる補強材６６で補強するように構成されてお
り、その他については、図９に示す４Ｍバイト品と同様
に構成されている。

【００５７】この２Ｍバイト品においては、表１から明
らかなように、チップイネーブル信号／ＣＥ＝Ｌレベ
ル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌレ
ベルとされる場合には、チップイネーブル信号／ＣＥ１
＝Ｌレベル、チップイネーブル信号／ＣＥ２、／ＣＥ
３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ４が選択
される。

【００５８】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベルとされる場合には、チップイネーブル信号／ＣＥ
２＝Ｌレベル、チップイネーブル信号／ＣＥ１、／ＣＥ
３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ５が選択
される。

【００５９】また、図１５は、１Ｍバイト品を示してお
り、この１Ｍバイト品においては、図９に示す４Ｍバイ
ト品が実装しているマスクＲＯＭ５、６、７が実装され
ていない。

【００６０】また、１Ｍバイト品においては、２０ビッ
トのアドレス信号Ａ０〜Ａ１９が有効なアドレス信号と
なることから、内部端子８は、内部端子９には接続され
ず、内部端子１０に接続されると共に、内部端子１１
は、内部端子１２には接続されず、内部端子１３に接続
され、メモリ選択信号Ｐ１＝Ｌレベル、メモリ選択信号
Ｐ２＝Ｌレベルに固定されるように構成されている。

【００６１】また、図１６に概略的断面図を示すよう
に、マスクＲＯＭ５、６、７の非実装部分をガラスエポ
キシ樹脂からなる補強材６８で補強するように構成され
ており、その他については、図９に示す４Ｍバイト品と
同様に構成されている。

【００６２】この１Ｍバイト品においては、表１から明
らかなように、チップイネーブル信号／ＣＥ＝Ｌレベル
とされる場合には、チップイネーブル信号／ＣＥ１＝Ｌ
レベル、チップイネーブル信号／ＣＥ２〜／ＣＥ４＝Ｈ
レベルとなり、マスクＲＯＭ４が選択される。

【００６３】このように、図９、図１１、図１３、図１
５に示すメモリカードは、配線基板１に実装するマスク
ＲＯＭの個数の違いにより、製品型格を変え、４Ｍバイ
ト品、３Ｍバイト品、２Ｍバイト品、１Ｍバイト品とさ
れている。

【００６４】

【発明が解決しようとする課題】ここに、製造工程上、
例えば、３Ｍバイト品を４Ｍバイト品として取り扱うこ
とができれば、その分、製品型格を少なくすることがで
き、データ読出し試験や、実装状態試験を行う上で便利
である。

【００６５】しかし、３Ｍバイト品は、４Ｍバイト品と
同様に、２２ビットのアドレス信号Ａ０〜Ａ２１を有効
アドレス信号とするが、図１１に示す３Ｍバイト品の場
合、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈレ
ベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝Ｈ
レベルとすると、チップイネーブル信号／ＣＥ４＝Ｌレ
ベルとなってしまう。

【００６６】ここに、図１１に示す３Ｍバイト品におい
ては、チップイネーブル信号／ＣＥ４により選択される
べきマスクＲＯＭ７が実装されておらず、このため、チ
ップイネーブル信号／ＣＥ４＝Ｌレベルとされると、出
力データとして不定データが出力されてしまうため、試
験時、図１１に示す３Ｍバイト品を４Ｍバイト品として
取り扱うことはできない。

【００６７】また、図１１に示す３Ｍバイト品、図１３
に示す２Ｍバイト品、図１５に示す１Ｍバイト品におい
ては、それぞれ、ガラスエポキシ樹脂からなる補強部材
６４、６６、６８による補強を行うとしているので、そ
の分、４Ｍバイト品が必要としない特別な製造装置が必
要となると共に、製造工程数が増加してしまうという問
題点があった。

【００６８】本発明は、かかる点に鑑み、複数のメモリ
を実装できる配線基板を備え、実装できる最大数のメモ
リを実装していないメモリカードであって、試験時、実
際に実装しているよりも多数のメモリを実装してなるメ
モリカードと同一の製品型格を有するものとして取り扱
うことができ、その分、製品型格を減らし、利便性を高
めることができるようにしたメモリカードを提供するこ
とを第１の目的とする。

【００６９】また、複数のメモリを実装できる配線基板
を備え、実装できる最大数のメモリを実装していないメ
モリカードであって、試験時、実際に実装しているより
も多数のメモリを実装してなるメモリカードと同一の製
品型格を有するものとして取り扱うことができ、その
分、製品型格を減らし、利便性を高めることができるよ
うにすると共に、メモリの非実装部分の補強を図ること
ができ、しかも、特別な製造装置を必要とせず、実際に
実装しているよりも多数のメモリを実装してなるメモリ
カードと同一の製造装置及び同一の製造工程数で製造す
ることができるようにしたメモリカードを提供すること
を第２の目的とする。

【００７０】また、複数のメモリを実装できる配線基板
を備えてなるメモリカードに使用される集積回路であっ
て、これを使用する場合には、実装していないメモリを
アクセスするアドレス信号が入力された場合、出力デー
タとして、既知データを外部に出力し、試験時、実際に
実装しているよりも多数のメモリを実装していないメモ
リカードを、実際に実装しているよりも多数のメモリを
実装してなるメモリカードと同一の製品型格を有するも
のとして取り扱うことができる利便性の高いメモリカー
ドを構成することができる集積回路を提供することを第
３の目的とする。

【００７１】

【課題を解決するための手段】本発明によるメモリカー
ドは、複数のメモリを実装できる配線基板を備え、実装
できる最大数のメモリを実装していないメモリカードを
改良するものであり、メモリの実装状態を示すメモリ実
装状態信号が入力されるメモリ実装状態信号入力端子を
有し、実装していないメモリをアクセスするアドレス信
号が入力された場合、メモリ実装状態信号入力端子に入
力されるメモリ実装状態信号に従って、既知データを出
力する既知データ出力手段を備え、実装していないメモ
リをアクセスするアドレス信号が入力された場合には、
出力データとして、既知データ出力手段が出力する既知
データを外部に出力するように構成されるものである。

【００７２】本発明による集積回路は、複数のメモリを
実装できる配線基板を備えてなるメモリカードに使用さ
れる集積回路であって、メモリの実装状態を示すメモリ
実装状態信号が入力されるメモリ実装状態信号入力端子
を有し、配線基板が実装できる最大数のメモリを実装し
ていない場合において、実装していないメモリをアクセ
スするアドレス信号が入力された場合には、メモリ実装
状態信号入力端子に入力されるメモリ実装状態信号に従
って、既知データを出力するように構成されるものであ
る。

【００７３】

【作用】本発明によるメモリカードにおいては、実装し
ていないメモリをアクセスするアドレス信号が入力され
た場合、出力データとして、既知データ出力手段から出
力される既知データが外部に出力され、不定データが出
力されることはない。

【００７４】したがって、試験時、実際に実装している
よりも多数のメモリを実装してなるメモリカードと同一
の製品型格を有するものとして取り扱い、製品型格を減
らすことができる利便性の高いメモリカードを得ること
ができる。

【００７５】なお、実装していないメモリの代わりに、
メモリチップを封止せず、かつ、実装していないメモリ
と同一形状のパッケージを実装する場合には、メモリの
非実装部分の補強を図ることができ、しかも、特別な製
造装置を必要とせず、実際に実装しているよりも多数の
メモリを実装してなるメモリカードと同一の製造装置及
び同一の製造工程数で製造することができる。

【００７６】また、本発明による集積回路においては、
これを、複数のメモリを実装できる配線基板を備えてな
るメモリカードに実装する場合には、実装していないメ
モリをアクセスするアドレス信号が入力された場合、出
力データとして、既知データを外部に出力することがで
き、不定データが出力されることを避けることができ
る。

【００７７】即ち、本発明による集積回路によれば、こ
れを実装してなるメモリカードを、試験時、実際に実装
しているよりも多数のメモリを実装してなるメモリカー
ドと同一の製品型格を有するものとして取り扱うことが
できるので、製品型格を減らすことができる利便性の高
いメモリカードを得ることができる。

【００７８】

【実施例】以下、図１〜図８を参照して、本発明の第１
実施例〜第３実施例及び本発明の第１実施例〜第３実施
例が製品型格を同一にしようとする４Ｍバイト品につい
て説明する。なお、これら図１〜図８において、図９〜
図１６に対応する部分には同一符号を付し、その重複説
明は省略する。

【００７９】（１）本発明の第１実施例〜第３実施例が
製品型格を同一にしようとする４Ｍバイト品・・図１、
図２ 図１及び図２は、それぞれ、本発明の第１実施例〜第３
実施例が製品型格を同一にしようとする４Ｍバイト品を
示す回路図及び概略的断面図である。

【００８０】図１中、７０は図９に示す従来の４Ｍバイ
ト品が設けている配線基板１と回路構成の異なる配線基
板、７１は図９に示す従来の４Ｍバイト品が設けている
コントロールＩＣ３と機能の異なるコントロールＩＣで
ある。

【００８１】このコントロールＩＣ７１において、７２
は電源電圧ＶＣＣが入力される電源電圧入力端子、７３
は電源電圧ＶＳＳが入力される電源電圧入力端子であ
り、この例では、電源電圧入力端子７３には、接地電圧
０Ｖが入力される。

【００８２】また、７４はメモリ選択信号Ｐ１が入力さ
れるメモリ選択信号入力端子、７５はメモリ選択信号Ｐ
２が入力されるメモリ選択信号入力端子である。

【００８３】また、７６はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子、７７は出
力イネーブル信号／ＯＥが入力される出力イネーブル信
号入力端子である。

【００８４】また、７８₀、７８₁₉はアドレス信号Ａ
０、Ａ１９が入力されるアドレス信号入力端子であり、
アドレス信号Ａ１〜Ａ１８が入力されるアドレス信号入
力端子７８₁〜７８₁₈は、図示を省略している。

【００８５】また、７９₀、７９₇はデータＤ０、Ｄ７が
出力されるデータ出力端子であり、データＤ１〜Ｄ６が
出力されるデータ出力端子７９₁〜７９₆は、図示を省略
している。

【００８６】また、８０はチップイネーブル信号／ＣＥ
１が出力されるチップイネーブル信号出力端子、８１は
チップイネーブル信号／ＣＥ２が出力されるチップイネ
ーブル信号出力端子である。

【００８７】また、８２はチップイネーブル信号／ＣＥ
３が出力されるチップイネーブル信号出力端子、８３は
チップイネーブル信号／ＣＥ４が出力されるチップイネ
ーブル信号出力端子である。

【００８８】また、８４は出力イネーブル信号／ＯＥが
出力される出力イネーブル信号出力端子である。

【００８９】また、８５₀、８５₁₉はアドレス信号Ａ
０、Ａ１９が出力されるアドレス信号出力端子であり、
アドレス信号Ａ１〜Ａ１８が出力されるアドレス信号出
力端子８５₁〜８５₁₈は、図示を省略している。

【００９０】また、８６₀、８６₇はデータＤ０、Ｄ７が
入力されるデータ入力端子であり、データＤ１〜Ｄ６が
入力されるデータ入力端子８６₁〜８６₆は、図示を省略
している。

【００９１】また、８７、８８は実装されているマスク
ＲＯＭの状態を示すメモリ実装状態信号Ｓ１、Ｓ２を入
力すべきメモリ実装状態信号入力端子である。

【００９２】このコントロールＩＣ７１においては、表
２に示すように、マスクＲＯＭ４〜７が実装される場合
には、メモリ実装状態信号Ｓ１＝Ｈレベル、メモリ実装
状態信号Ｓ２＝Ｈレベルとする必要があるとされてい
る。

【００９３】また、マスクＲＯＭ４〜６が実装され、マ
スクＲＯＭ７が実装されない場合には、メモリ実装状態
信号Ｓ１＝Ｌレベル、メモリ実装状態信号Ｓ２＝Ｈレベ
ルとする必要があるとされている。

【００９４】また、マスクＲＯＭ４、５が実装され、マ
スクＲＯＭ６、７が実装されない場合には、メモリ実装
状態信号Ｓ１＝Ｈレベル、メモリ実装状態信号Ｓ２＝Ｌ
レベルとする必要があるとされている。

【００９５】また、マスクＲＯＭ４が実装され、マスク
ＲＯＭ５〜７が実装されない場合には、メモリ実装状態
信号Ｓ１＝Ｌレベル、メモリ実装状態信号Ｓ２＝Ｌレベ
ルとする必要があるとされている。

【００９６】

【表２】

【００９７】このコントロールＩＣ７１は、このメモリ
実装状態信号Ｓ１、Ｓ２として、実装可能な４個のマス
クＲＯＭ４〜７が実装されていないことを示す信号が入
力される場合において、実装されていないマスクＲＯＭ
をアクセスするアドレス信号が入力された場合、全ビッ
トがＨレベル又はＬレベルからなるデータＤ０〜Ｄ７を
出力するように構成されている。

【００９８】ここに、８９は実装可能な４個のマスクＲ
ＯＭ４〜７が実装されていない場合において、実装され
ていないマスクＲＯＭをアクセスするアドレス信号が入
力された場合、全ビットがＨレベルからなるデータＤ０
〜Ｄ７を出力するか、又は、全ビットがＬレベルからな
るデータＤ０〜Ｄ７を出力するかを設定するための既知
データ設定信号ＳＬを入力すべき既知データ設定信号入
力端子である。

【００９９】このコントロールＩＣ７１においては、既
知データ設定信号ＳＬ＝Ｌレベルに設定する場合には、
全ビットがＨレベルからなるデータＤ０〜Ｄ７が出力さ
れ、既知データ設定信号ＳＬ＝Ｈレベルに設定される場
合、全ビットがＬレベルからなるデータＤ０〜Ｄ７を出
力するように構成されている。

【０１００】また、このコントロールＩＣ７１において
は、チップイネーブル信号／ＣＥ１〜／ＣＥ４は、チッ
プイネーブル信号／ＣＥ、メモリ選択信号Ｐ１、Ｐ２及
びメモリ実装状態信号Ｓ１、Ｓ２をデコードすることに
より得られるように構成されており、表３は、チップイ
ネーブル信号／ＣＥ、メモリ選択信号Ｐ１、Ｐ２及びメ
モリ実装状態信号Ｓ１、Ｓ２と、チップイネーブル信号
／ＣＥ１〜／ＣＥ４との関係を示している。

【０１０１】

【表３】

【０１０２】また、９０、９１、９２₀、９２₁₉は抵抗
値を同一とする高抵抗値の抵抗であり、抵抗９０はメモ
リ選択信号入力端子７４と接地との間に接続され、抵抗
９１はメモリ選択信号入力端子７５と接地との間に接続
されている。

【０１０３】また、抵抗９２₀はアドレス信号入力端子
７８₀と接地との間に接続され、抵抗９２₁₉はアドレス
信号入力端子７８₁₉と接地との間に接続されており、ア
ドレス信号入力端子７８₁〜７８₁₈と接地との間に接続
されている抵抗９２₁〜９２₁₈は、図示を省略してい
る。

【０１０４】また、この例では、端子接続部２のアドレ
ス信号入力端子１８₂₀、１８₂₁は、それぞれ、コントロ
ールＩＣ７１のメモリ選択信号入力端子７４、７５に接
続されている。

【０１０５】ここに、メモリ選択信号入力端子７４、７
５と接地との間に抵抗９０、９１が接続されているが、
これら抵抗９０、９１は、高抵抗値とされているので、
入力されるアドレス信号Ａ２０、Ａ２１がＨレベルの場
合であっても、その論理レベルに影響を与えることはな
い。

【０１０６】また、抵抗９２₀〜９２₁₉は、メモリ選択
信号入力端子７４、７５と接地との間に抵抗９０、９１
を接続したことから、回路の等価性を求めるために設け
たものである。

【０１０７】また、９３〜９８はコントロールＩＣ７１
に供給すべきメモリ実装状態信号Ｓ１、Ｓ２の論理値を
設定するための内部端子であり、この例では、内部端子
９３は内部端子９４に接続され、内部端子９６は内部端
子９７に接続されている。

【０１０８】この結果、この４Ｍバイト品においては、
メモリ実装状態信号Ｓ１＝Ｈレベル、メモリ実装状態信
号Ｓ２＝Ｈレベルに設定される。

【０１０９】また、９９〜１０１はコントロールＩＣ７
１に供給すべき既知データ設定信号ＳＬの論理値を設定
するための内部端子であり、この例では、内部端子９９
は、内部端子１００に接続されている。

【０１１０】この結果、この４Ｍバイト品においては、
既知データ設定信号ＳＬ＝Ｈレベルに設定される。

【０１１１】したがって、この４Ｍバイト品の場合に
は、入力されるアドレス信号Ａ２０、Ａ２１と、外部に
出力されるデータＤ０〜Ｄ７との関係は、表２及び表３
から明らかなように、表４に示すようになる。

【０１１２】

【表４】

【０１１３】即ち、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１＝Ｌレベル、チップイネーブル信号／ＣＥ２、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ４が選
択され、マスクＲＯＭ４から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１１４】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ２＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ５が選
択され、マスクＲＯＭ５から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１１５】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ３＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ６が選
択され、マスクＲＯＭ６から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１１６】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ４＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ３＝Ｈレベルとなり、マスクＲＯＭ７が選
択され、マスクＲＯＭ７から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１１７】（２）第１実施例・・図３、図４ 図３及び図４は、それぞれ、本発明の第１実施例を示す
回路図及び概略的断面図であり、この第１実施例は、図
１、図２に示す４Ｍバイト品の配線基板７０を使用して
３Ｍバイト品を構成したものである。

【０１１８】この第１実施例においては、図１、図２に
示す４Ｍバイト品が実装しているマスクＲＯＭ７が実装
されておらず、このマスクＲＯＭ７の代わりに、マスク
ＲＯＭチップを封止していない、かつ、マスクＲＯＭ７
と同一形状のパッケージ（以下、メカサンプルという）
１０３が実装されている。

【０１１９】また、内部端子９３は内部端子９５に接続
され、内部端子９６は内部端子９７に接続され、メモリ
実装状態信号Ｓ１＝Ｌレベル、メモリ実装状態信号Ｓ２
＝Ｈレベルに設定されており、その他については、図
１、図２に示す４Ｍバイト品と同様に構成されている。

【０１２０】したがって、この第１実施例の３Ｍバイト
品の場合には、入力されるアドレス信号Ａ２０、Ａ２１
（メモリ選択信号Ｐ１、Ｐ２）と、外部に出力されるデ
ータＤ０〜Ｄ７との関係は、表２及び表３から明らかな
ように、表５に示すようになる。

【０１２１】

【表５】

【０１２２】即ち、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１＝Ｌレベル、チップイネーブル信号／ＣＥ２、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ４が選
択され、マスクＲＯＭ４から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１２３】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ２＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ５が選
択され、マスクＲＯＭ５から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１２４】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ３＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ２、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ６が選
択され、マスクＲＯＭ６から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１２５】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレベルとな
り、この場合には、コントロールＩＣ７１から出力され
る全ビットがＬレベルからなるデータＤ０〜Ｄ７が出力
データとして外部に出力される。

【０１２６】このように、この第１実施例においては、
アドレス信号Ａ２０＝Ｈレベル、アドレス信号Ａ２１＝
Ｈレベルとし、実装されていないマスクＲＯＭ７をアク
セスするアドレス信号が入力された場合、全ビットがＬ
レベルからなるデータＤ０〜Ｄ７が出力データとして外
部に出力され、出力データとして不定データが出力され
ることはない。

【０１２７】したがって、この第１実施例によれば、３
Ｍバイト品に関し、試験時、図１、図２に示す４Ｍバイ
ト品と同一の製品型格を有するものとして取り扱い、製
品型格を減らすことができる利便性の高いメモリカード
を得ることができる。

【０１２８】また、この第１実施例によれば、図１、図
２に示す４Ｍバイト品が実装しているマスクＲＯＭ７を
実装していないが、この代わりに、マスクＲＯＭチップ
を封止していないメカサンプル１０３を実装するように
しているので、マスクＲＯＭ７の非実装部分の補強を図
ることができ、しかも、特別な製造装置を必要とせず、
図１、図２に示す４Ｍバイト品と同一の製造装置及び同
一の製造工程数で製造することができる。

【０１２９】なお、内部端子９９を内部端子１００に接
続せず、内部端子１０１に接続し、既知データ設定信号
ＳＬ＝Ｌレベルに設定する場合においては、入力される
アドレス信号Ａ２０、Ａ２１（メモリ選択信号Ｐ１、Ｐ
２）と、外部に出力されるデータＤ０〜Ｄ７との関係
は、表２及び表３から明らかなように、表６に示すよう
になる。

【０１３０】

【表６】

【０１３１】このようにする場合においても、第１実施
例の場合と同様の作用、効果を得ることができる。

【０１３２】（３）第２実施例・・図５、図６ 図５及び図６は、それぞれ、本発明の第２実施例を示す
回路図及び概略的断面図であり、この第２実施例は、図
１、図２に示す４Ｍバイト品の配線基板７０を使用して
２Ｍバイト品を構成したものである。

【０１３３】この第２実施例においては、図１、図２に
示す４Ｍバイト品が実装しているマスクＲＯＭ６、７が
実装されておらず、これらマスクＲＯＭ６、７の代わり
に、マスクＲＯＭチップを封止していないメカサンプル
１０３、１０５が実装されている。

【０１３４】また、内部端子９３は内部端子９４に接続
され、内部端子９６は内部端子９８に接続され、メモリ
実装状態信号Ｓ１＝Ｈレベル、メモリ実装状態信号Ｓ２
＝Ｌレベルに設定されており、その他については、図
１、図２に示す４Ｍバイト品と同様に構成されている。

【０１３５】したがって、この第２実施例の２Ｍバイト
品の場合には、入力されるアドレス信号Ａ２０、Ａ２１
（メモリ選択信号Ｐ１、Ｐ２）と、外部に出力されるデ
ータＤ０〜Ｄ７との関係は、表２及び表３から明らかな
ように、表７に示すようになる。

【０１３６】

【表７】

【０１３７】即ち、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１＝Ｌレベル、チップイネーブル信号／ＣＥ２、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ４が選
択され、マスクＲＯＭ４から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１３８】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ２＝Ｌレベル、チップイネーブル信号／ＣＥ１、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ５が選
択され、マスクＲＯＭ５から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１３９】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレベルとな
り、この場合には、コントロールＩＣ７１から出力され
る全ビットがＬレベルからなるデータＤ０〜Ｄ７が出力
データとして外部に出力される。

【０１４０】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレベルとな
り、この場合には、コントロールＩＣ７１から出力され
る全ビットがＬレベルからなるデータＤ０〜Ｄ７が出力
データとして外部に出力される。

【０１４１】このように、この第２実施例においては、
アドレス信号Ａ２０＝Ｌレベル、アドレス信号Ａ２１＝
Ｈレベルとし、実装されていないマスクＲＯＭ６をアク
セスするアドレス信号が入力された場合、全ビットがＬ
レベルからなるデータＤ０〜Ｄ７が出力データとして外
部に出力され、出力データとして不定データが出力され
ることはない。

【０１４２】また、アドレス信号Ａ２０＝Ｈレベル、ア
ドレス信号Ａ２１＝Ｈレベルとし、実装されていないマ
スクＲＯＭ７をアクセスするアドレス信号が入力された
場合においても、全ビットがＬレベルからなるデータＤ
０〜Ｄ７が出力データとして外部に出力され、出力デー
タとして不定データが出力されることはない。

【０１４３】したがって、この第２実施例によれば、２
Ｍバイト品に関し、試験時、図１、図２に示す４Ｍバイ
ト品と同一の製品型格を有するものとして取り扱い、製
品型格を減らすことができる利便性の高いメモリカード
を得ることができる。

【０１４４】また、この第２実施例によれば、図１、図
２に示す４Ｍバイト品が実装しているマスクＲＯＭ６、
７を実装していないが、この代わりに、マスクＲＯＭチ
ップを封止していないメカサンプル１０３、１０５を実
装するようにしているので、マスクＲＯＭ６、７の非実
装部分の補強を図ることができ、しかも、特別な製造装
置を必要とせず、図１、図２に示す４Ｍバイト品と同一
の製造装置及び同一の製造工程数で製造することができ
る。

【０１４５】なお、この第２実施例の２Ｍバイト品が本
来の２Ｍバイト品として使用される場合には、アドレス
信号として２１ビットのアドレス信号Ａ０〜Ａ２０が入
力され、アドレス信号Ａ２１は入力されないが、メモリ
選択信号入力端子７５は抵抗９１を介して接地され、メ
モリ選択信号Ｐ２＝Ｌレベルに設定されているので、マ
スクＲＯＭ４、５の選択動作に支障が生じることはな
い。

【０１４６】また、内部端子９９を内部端子１００に接
続せず、内部端子１０１に接続し、既知データ設定信号
ＳＬ＝Ｌレベルに設定する場合においては、入力される
アドレス信号Ａ２０、Ａ２１（メモリ選択信号Ｐ１、Ｐ
２）と、外部に出力されるデータＤ０〜Ｄ７との関係
は、表２及び表３から明らかなように、表８に示すよう
になる。

【０１４７】

【表８】

【０１４８】このようにする場合においても、第２実施
例の場合と同様の作用、効果を得ることができる。

【０１４９】（４）第３実施例・・図７、図８ 図７及び図８は、それぞれ、本発明の第３実施例を示す
回路図及び概略的断面図であり、この第３実施例は、図
１、図２に示す４Ｍバイト品の配線基板７０を使用して
１Ｍバイト品を構成したものである。

【０１５０】この第３実施例においては、図１、図２に
示す４Ｍバイト品が実装しているマスクＲＯＭ５、６、
７が実装されておらず、これらマスクＲＯＭ５、６、７
の代わりに、マスクＲＯＭチップを封止していないメカ
サンプル１０３、１０５、１０７が実装されている。

【０１５１】また、内部端子９３は内部端子９５に接続
され、内部端子９６は内部端子９８に接続され、メモリ
実装状態信号Ｓ１＝Ｌレベル、メモリ実装状態信号Ｓ２
＝Ｌレベルに設定されており、その他については、図
１、図２に示す４Ｍバイト品と同様に構成されている。

【０１５２】したがって、この第３実施例の場合には、
入力されるアドレス信号Ａ２０、Ａ２１（メモリ選択信
号Ｐ１、Ｐ２）と、外部に出力されるデータＤ０〜Ｄ７
との関係は、表２及び表３から明らかなように、表９に
示すようになる。

【０１５３】

【表９】

【０１５４】即ち、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１＝Ｌレベル、チップイネーブル信号／ＣＥ２、／Ｃ
Ｅ３、／ＣＥ４＝Ｈレベルとなり、マスクＲＯＭ４が選
択され、マスクＲＯＭ４から出力されるデータＤ０〜Ｄ
７が出力データとして外部に出力される。

【０１５５】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｌレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレベルとな
り、この場合には、コントロールＩＣ７１から出力され
る全ビットがＬレベルからなるデータＤ０〜Ｄ７が出力
データとして外部に出力される。

【０１５６】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｌ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレベルとな
り、この場合にも、コントロールＩＣ７１から出力され
る全ビットがＬレベルからなるデータＤ０〜Ｄ７が出力
データとして外部に出力される。

【０１５７】また、チップイネーブル信号／ＣＥ＝Ｌレ
ベル、アドレス信号Ａ２０（メモリ選択信号Ｐ１）＝Ｈ
レベル、アドレス信号Ａ２１（メモリ選択信号Ｐ２）＝
Ｈレベルとされる場合には、チップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２、／ＣＥ３、／ＣＥ４＝Ｈレベルとな
り、この場合にも、コントロールＩＣ７１から出力され
る全ビットがＬレベルからなるデータＤ０〜Ｄ７が出力
データとして外部に出力される。

【０１５８】このように、この第３実施例においては、
アドレス信号Ａ２０＝Ｈレベル、アドレス信号Ａ２１＝
Ｌレベルとし、実装されていないマスクＲＯＭ５をアク
セスするアドレス信号が入力された場合、全ビットがＬ
レベルからなるデータＤ０〜Ｄ７が出力データとして外
部に出力され、出力データとして不定データが出力され
ることはない。

【０１５９】また、アドレス信号Ａ２０＝Ｌレベル、ア
ドレス信号Ａ２１＝Ｈレベルとし、実装されていないマ
スクＲＯＭ６をアクセスするアドレス信号が入力された
場合、全ビットがＬレベルからなるデータＤ０〜Ｄ７が
出力データとして外部に出力され、出力データとして不
定データが出力されることはない。

【０１６０】また、アドレス信号Ａ２０＝Ｈレベル、ア
ドレス信号Ａ２１＝Ｈレベルとし、実装されていないマ
スクＲＯＭ７をアクセスするアドレス信号が入力された
場合、全ビットがＬレベルからなるデータＤ０〜Ｄ７が
出力データとして外部に出力され、出力データとして不
定データが出力されることはない。

【０１６１】したがって、この第３実施例によれば、１
Ｍバイト品に関し、試験時、図１、図２に示す４Ｍバイ
ト品と同一の製品型格を有するものとして取り扱い、製
品型格を減らすことができる利便性の高いメモリカード
を得ることができる。

【０１６２】また、この第３実施例によれば、図１、図
２に示す４Ｍバイト品が実装しているマスクＲＯＭ５、
６、７を実装していないが、この代わりに、マスクＲＯ
Ｍチップを封止していないメカサンプル１０３、１０
５、１０７を実装するようにしているので、マスクＲＯ
Ｍ５、６、７の非実装部分の補強を図ることができ、し
かも、特別な製造装置を必要とせず、図１、図２に示す
４Ｍバイト品と同一の製造装置及び同一の製造工程数で
製造することができる。

【０１６３】なお、この第３実施例の１Ｍバイト品が本
来の１Ｍバイト品として使用される場合には、アドレス
信号として２０ビットのアドレス信号Ａ０〜Ａ１９が入
力され、アドレス信号Ａ２０、Ａ２１は入力されない
が、メモリ選択信号入力端子７４、７５は、それぞれ、
抵抗９０、９１を介して接地され、メモリ選択信号Ｐ１
＝Ｌレベル、メモリ選択信号Ｐ２＝Ｌレベルに設定され
ているので、マスクＲＯＭ４の選択動作には何ら支障が
生じることはない。

【０１６４】また、内部端子９９を内部端子１００に接
続せず、内部端子１０１に接続し、既知データ設定信号
ＳＬ＝Ｌレベルに設定する場合においては、入力される
アドレス信号Ａ２０、Ａ２１（メモリ選択信号Ｐ１、Ｐ
２）と、外部に出力されるデータＤ０〜Ｄ７との関係
は、表２及び表３から明らかなように、表１０に示すよ
うになる。

【０１６５】

【表１０】

【０１６６】このようにする場合においても、第３実施
例の場合と同様の作用、効果を得ることができる。

【０１６７】なお、上述の実施例においては、４Ｍバイ
ト品を基準型格品とした場合について説明したが、基準
型格品は、この４Ｍバイト品に限定されることはなく、
８Ｍバイト品、１６Ｍバイト品などを基準型格品として
選択することもできる。

【０１６８】また、上述の実施例においては、マスクＲ
ＯＭを実装してなるメモリカードに本発明を適用した場
合について説明したが、本発明は、その他のＲＯＭある
いはＲＡＭを実装する場合にも適用することができる。

【０１６９】

【発明の効果】以上のように、本発明によるメモリカー
ドによれば、実装していないメモリをアクセスするアド
レス信号が入力された場合、出力データとして、既知デ
ータ出力手段から出力される既知データが外部に出力さ
れ、不定データが出力されることはないので、試験時、
実際に実装しているよりも多数のメモリを実装してなる
メモリカードと同一の製品型格を有するものとして取り
扱い、製品型格を減らすことができる利便性の高いメモ
リカードを得ることができる。

【０１７０】なお、実装していないメモリの代わりに、
メカサンプル、即ち、メモリチップを封止せず、かつ、
実装していないメモリと同一形状のパッケージを実装す
る場合には、メモリの非実装部分の補強を図ることがで
き、しかも、特別な製造装置を必要とせず、実際に実装
しているよりも多数のメモリを実装してなるメモリカー
ドと同一の製造装置及び同一の製造工程数で製造するこ
とができる。

【０１７１】また、本発明による集積回路によれば、こ
れを実装してなるメモリカードを、試験時、実際に実装
しているよりも多数のメモリを実装してなるメモリカー
ドと同一の製品型格を有するものとして取り扱うことが
できるので、製品型格を減らすことができる利便性の高
いメモリカードを得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例（３Ｍバイト品）、第２実
施例（２Ｍバイト品）、第３実施例（１Ｍバイト品）が
製品型格を同一にしようとする４Ｍバイト品を示す回路
図である。

【図２】図１に示す４Ｍバイト品の概略的断面図であ
る。

【図３】本発明の第１実施例（３Ｍバイト品）を示す回
路図である。

【図４】本発明の第１実施例（３Ｍバイト品）を示す概
略的断面図である。

【図５】本発明の第２実施例（２Ｍバイト品）を示す回
路図である。

【図６】本発明の第２実施例（２Ｍバイト品）を示す概
略的断面図である。

【図７】本発明の第３実施例（１Ｍバイト品）を示す回
路図である。

【図８】本発明の第３実施例（１Ｍバイト品）を示す概
略的断面図である。

【図９】従来の４Ｍバイト品の一例を示す回路図であ
る。

【図１０】図９に示す４Ｍバイト品の概略的断面図であ
る。

【図１１】従来の３Ｍバイト品の一例を示す回路図であ
る。

【図１２】図１１に示す３Ｍバイト品の概略的断面図で
ある。

【図１３】従来の２Ｍバイト品の一例を示す回路図であ
る。

【図１４】図１３に示す２Ｍバイト品の概略的断面図で
ある。

【図１５】従来の１Ｍバイト品の一例を示す回路図であ
る。

【図１６】図１５に示す１Ｍバイト品の概略的断面図で
ある。

【符号の説明】

（図１、図３、図５、図７） Ｓ１、Ｓ２ メモリ実装状態信号 ＳＬ 既知データ設定信号 Ｐ１、Ｐ２ メモリ選択信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数のメモリを実装できる配線基板を備
   え、実装できる最大数のメモリを実装していないメモリ
   カードにおいて、メモリの実装状態を示すメモリ実装状
   態信号が入力されるメモリ実装状態信号入力端子を有
   し、実装していないメモリをアクセスするアドレス信号
   が入力された場合、前記メモリ実装状態信号入力端子に
   入力される前記メモリ実装状態信号に従って、既知デー
   タを出力する既知データ出力手段を備え、前記実装して
   いないメモリをアクセスするアドレス信号が入力された
   場合、出力データとして、前記既知データ出力手段が出
   力する既知データを外部に出力するように構成されてい
   ることを特徴とするメモリカード。
2. 【請求項２】前記メモリ実装状態信号は、前記配線基板
   上の電源線を利用して得ることができるように構成され
   ていることを特徴とする請求項１記載のメモリカード。
3. 【請求項３】前記既知データ出力手段は、既知データ指
   定信号により指定される既知データを出力するように構
   成されていることを特徴とする請求項１又は２記載のメ
   モリカード。
4. 【請求項４】前記既知データ指定信号は、前記配線基板
   上の電源線を利用して得ることができるように構成され
   ていることを特徴とする請求項３記載のメモリカード。
5. 【請求項５】前記実装していないメモリの代わりに、メ
   モリチップを封止せず、かつ、前記実装していないメモ
   リと同一形状のパッケージを実装してなることを特徴と
   する請求項１、２、３又は４記載のメモリカード。
6. 【請求項６】複数のメモリを実装できる配線基板を備え
   てなるメモリカードに使用される集積回路であって、メ
   モリの実装状態を示すメモリ実装状態信号が入力される
   メモリ実装状態信号入力端子を有し、前記配線基板が実
   装できる最大数のメモリを実装していない場合におい
   て、実装していないメモリをアクセスするアドレス信号
   が入力された場合、前記メモリ実装状態信号入力端子に
   入力される前記メモリ実装状態信号に従って、既知デー
   タを出力するように構成されていることを特徴とする集
   積回路。