JP3437322B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP3437322B2 JP3437322B2 JP08213495A JP8213495A JP3437322B2 JP 3437322 B2 JP3437322 B2 JP 3437322B2 JP 08213495 A JP08213495 A JP 08213495A JP 8213495 A JP8213495 A JP 8213495A JP 3437322 B2 JP3437322 B2 JP 3437322B2
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Description
し、特に、一つのチップ内に、汎用のマイクロコントロ
ーラと該マイクロコントローラによって制御されるカス
タム回路等の回路を搭載した半導体集積装置に関する。
半導体集積技術の進歩に伴って、今まで別々のチップで
構成されていたマイクロコントローラ応用システムのワ
ンチップ化が行なわれるようになってきた。
ブロック図である。１はチップ（若しくはチップを含む
パッケージ）である。チップ１には、電源、アドレス、
データおよびコントロールなどに割り当てられた多数の
端子Ｐ1〜Ｐnが設けられており、その中の一つの端子Ｐ
nは、テストモード切換用である。
ロコントローラ（以下「ＭＣＵ」と略す）、４は第二の
入／出力部、５はカスタム回路等の回路（以下便宜的に
「カスタム回路」で代表する）、６〜８は第一〜第三の
バスである。第一のバス６は、第一の入／出力部２とＭ
ＣＵ３の間およびＭＣＵ３と第二の入／出力部４の間を
接続するもの、第二のバス８は、第二の入／出力部４と
カスタム回路５との間を接続するもの、第三のバス７
は、第一の入／出力部２と第二の入／出力部４との間を
接続するものである。
の論理状態に応じて何れか一方が使用されるようになっ
ている。すなわち、論理状態が通常モードの場合には第
一のバス６が使用されるが、テストモードの場合には第
一のバス６に代えて第三のバス７が使用される（言い換
えればＭＣＵ３が切り離される）ようになっている。こ
のような構成において、端子Ｐnを通常モードに設定す
ると、第一のバス６および第二のバス８を介して、第一
の入／出力部２、ＭＣＵ３、第二の入／出力部４および
カスタム回路５の間が接続される。この場合には、ＭＣ
Ｕ３によってカスタム回路５がアクセスされる。一方、
端子Ｐnをテストモードに設定すると、第一のバス６の
代わりに第三のバス７が使用されるため、ＭＣＵ３が切
り離され、カスタム回路５は外部からの直接アクセスが
可能になる。
レス空間に従ってカスタム回路５をアクセスするが、実
際のアクセスは、同アドレス空間内の所定の領域（第二
の入／出力部４に割り当てられたアドレス領域）を介し
て行なわれる。たとえば、当該アドレス領域内の任意の
アドレス（便宜的にｘｘｘｘ番地）を、カスタム回路５
それ自体またはカスタム回路５内の特定デバイスのアド
レス（以下「デバイスアドレス」と言う）と仮定する
と、ＭＣＵ３は、アドレス空間内のｘｘｘｘ番地を指定
することにより、デバイスアドレスを間接的にアクセス
する。
回路５の側から見た場合、必ずしもｘｘｘｘ番地になる
とは限らない。オフセットされているかもしれないし、
あるいは、全く別のアドレス値（またはアドレス以外の
値）を持っているかもしれない。何れにしても、第二の
バス８やカスタム回路５の設計次第で様々な値をとる可
能性がある。このため、第二の入／出力部４は、アドレ
ス空間のｘｘｘｘ番地を指定すると、第二のバス８を介
してｙｙｙｙ番地をアクセスできるようにアドレス整合
（若しくはデータ変換）を行なう機能を有している。
半導体集積装置にあっては、テストモード時、ＭＣＵ３
を切り離し第二の入／出力部４を直接的にアクセスする
構成となっていたため、たとえば、カスタム回路５それ
自体またはカスタム回路５内の特定デバイスをアクセス
する際には、上記例示によれば、アドレス空間内のｘｘ
ｘｘ番地を指定する必要があるが、デバイスアドレスが
それとは違ったｙｙｙｙ番地の場合には、第二のバス８
に対して正しい番他（ｙｙｙｙ番地）が出力されている
かどうかを確かめる術がない。したがって、カスタム回
路５からの応答が意図した結果と違う場合には、カスタ
ム回路５の障害か、または、第二の入／出力部４や第二
のバス８の障害かを外部から特定できないという問題点
がある。
外部から観測できるようにして、チップ内部に搭載され
たカスタム回路等の所定のアドレス情報に従って制御さ
れる回路や第二の入／出力部等に対する正確な外部動作
試験を可能にすることを目的とする。
成するために、モード切換端子と複数の外部端子と接続
された第一の入／出力部と、前記第一の入／出力部と第
一のバスを介して接続されたマイクロコントローラと、
前記第一のバス及び前記第一のバスとは独立に設けられ
前記マイクロコントローラに接続されない第三のバスを
介して前記第一の入／出力部と接続され、前記第一のバ
ス又は前記第三のバスを介して供給される第一のアドレ
ス情報を第二のアドレス情報に変換する第二の入／出力
部と、前記第二の入／出力部と第二のバスを介して接続
され、前記第二のバスを介して供給される前記第二のア
ドレス情報に従って制御される回路と、前記第二の入／
出力部と前記第二のバスを介して接続され、前記回路に
入力される前記第二のアドレス情報を保持するアドレス
保持手段とを有する半導体集積装置であって、前記モー
ド切換端子の論理状態が通常モードを示す場合、前記第
二の入／出力部は前記第一のバスを介してアクセスさ
れ、前記アドレス保持手段は前記第二のバス、前記第二
の入／出力部及び前記第一のバスを介してアクセスさ
れ、前記モード切換端子の論理状態がテストモードを示
す場合、前記第二の入／出力部は前記第三のバスを介し
てアクセスされ、前記アドレス保持手段は前記第二のバ
ス、前記第二の入／出力部及び前記第三のバスを介して
アクセスされることを特徴とする。
とは好ましい。
段の内容を外部から読み取るだけで、マイクロコントロ
ーラからのアドレス情報と第二の入／出力部の出力アド
レスとの対応関係を外部で検査できる。
する。図１は本発明に係る半導体集積装置の一実施例を
示す図である。なお、従来例と共通する構成要素には同
一の符号を付してある。図１において、１０は本実施例
におけるチップ（若しくはチップを含むパッケージ）で
ある。チップ１０には、従来例と同様に、電源、アドレ
ス、データおよびコントロールなどに割り当てられた多
数の端子Ｐ1〜Ｐnが設けられており、その中の一つの端
子（便宜的にＰn；黒く塗りつぶしてある）は、通常モ
ードとテストモードの切換端子である。
ロコントローラ（以下「ＭＣＵ」と略す）、４は第二の
入／出力部、５は回路（便宜的に「カスタム回路」）、
６〜８は第一〜第三のバス、２０はレジスタである。こ
こで、第一の入／出力部２はチップ１０外部とＭＣＵ３
との間のインターフェースをとるもの、第二の入／出力
部４はＭＣＵ４とカスタム回路５との間のインターフェ
ースをとるもの、第一のバス６は第一の入／出力部２と
ＭＣＵ３の間およびＭＣＵ３と第二の入／出力部４の間
を接続するもの、第二のバス８は第二の入／出力部４と
カスタム回路５との間を接続するもの、第三のバス７は
第一の入／出力部２と第二の入／出力部４との間を接続
するものである。第一のバス６と第三のバス７は、端子
Ｐnの論理状態に応じて、何れか一方が使用されるよう
になっている。すなわち、端子Ｐnの論理状態が通常モ
ードの場合には、第一のバス６が使用され、端子Ｐnの
論理状態がテストモードの場合には、第三のバス７が使
用される（言い換えればＭＣＵ３が切り離される）よう
になっている。したがって、第三のバス７は、テストモ
ードのときに、ＭＣＵ３を介さずに第一の入／出力部２
と第二の入／出力部４との間を接続する接続手段として
の機能を有している。
特徴的な構成要素であり、第二のバス８上のアドレス情
報を保持するアドレス保持手段として機能するものであ
る。このような構成によれば、端子Ｐnを通常モードに
設定すると、第一のバス６および第二のバス８を介し
て、第一の入／出力部２、ＭＣＵ３、第二の入／出力部
４およびカスタム回路５の間が接続され、ＭＣＵ３によ
ってカスタム回路５をアクセスできる一方、端子Ｐnを
テストモードに設定したときは、ＭＣＵ３を介さずにカ
スタム回路５を外部から直接にアクセスすることができ
るという従来同様の作用が得られるほか、以下に述べる
特有な作用が得られる。
定のアドレス（便宜的にｘｘｘｘ番地）を与えると、こ
のアドレスは、第一の入／出力部２および第三のバス７
を通して第二の入／出力部４に与えられる。このとき、
ｘｘｘｘ番地に応答して、第二の入／出力部４からｙｙ
ｙｙ番地（カスタム回路５それ自体若しくはカスタム回
路５に含まれる特定デバイスのアドレス）が出力された
とすると、カスタム回路５それ自体若しくはカスタム回
路５に含まれる特定デバイスは、上記のアドレス（ｘｘ
ｘｘ番地）によって外部アクセスされたことになる。
したものでない場合は、その障害箇所の特定が必要にな
る。予想される障害箇所は、カスタム回路５、第二の入
／出力部４または第二のバス８であるが、従来例ではこ
の切り分けが行なえなかった。第二のバス８上のアドレ
ス（ｙｙｙｙ番地）を外部から見ることができなかった
からである。
を保持するレジスタ２０を備えたので、このレジスタ２
０の内容を外部に読み出すだけの簡単な手続で、ｘｘｘ
ｘ番地とｙｙｙｙ番地との対応関係を検査できる。した
がって、上記例示のように、ｘｘｘｘ番地を与えたとき
に、ｙｙｙｙ番地が保持されていなければ、第二の入／
出力部４若しくは第二のバス８の障害を特定でき、また
は、ｙｙｙｙ番地が保持されているときには、カスタム
回路５の障害を特定できるから、第二の入／出力部、第
二のバス８およびカスタム回路５を含む正確な外部試験
を行なうことができる。
第二の入／出力部４または第二のバス８の障害切り分け
試験を例にしているが、この例だけに本発明の効果を限
定するものではない。要は、第二のバス８に現れるアド
レスを外部モニターできるようにすればよく、その結果
得られる様々な効果を当然含むものである。また、実施
例では、カスタム回路５を搭載した半導体集積装置を例
にしているが、これに限定されない。要は、所定のアド
レス情報に従って制御される回路であればよく、たとえ
ば、マイクロコントローラの周辺回路であってもよい。
レス保持手段の内容を外部から読み取るだけで、マイク
ロコントローラからのアドレス情報と第二の入／出力部
の出力アドレスとの対応関係を外部で検査できる。
ある。
る。
Claims (2)
- 【請求項１】モード切換端子と複数の外部端子と接続さ
れた第一の入／出力部と、 前記第一の入／出力部と第一のバスを介して接続された
マイクロコントローラと、 前記第一のバス及び前記第一のバスとは独立に設けられ
前記マイクロコントローラに接続されない第三のバスを
介して前記第一の入／出力部と接続され、前記第一のバ
ス又は前記第三のバスを介して供給される第一のアドレ
ス情報を第二のアドレス情報に変換する第二の入／出力
部と、 前記第二の入／出力部と第二のバスを介して接続され、
前記第二のバスを介して供給される前記第二のアドレス
情報に従って制御される回路と、 前記第二の入／出力部と前記第二のバスを介して接続さ
れ、前記回路に入力される前記第二のアドレス情報を保
持するアドレス保持手段とを有する半導体集積装置であ
って、 前記モード切換端子の論理状態が通常モードを示す場
合、前記第二の入／出力部は前記第一のバスを介してア
クセスされ、前記アドレス保持手段は前記第二のバス、
前記第二の入／出力部及び前記第一のバスを介してアク
セスされ、 前記モード切換端子の論理状態がテストモードを示す場
合、前記第二の入／出力部は前記第三のバスを介してア
クセスされ、前記アドレス保持手段は前記第二のバス、
前記第二の入／出力部及び前記第三のバスを介してアク
セスされる ことを特徴とする半導体集積装置。 - 【請求項２】前記回路はカスタム回路であることを特徴
とする請求項１記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08213495A JP3437322B2 (ja) | 1995-04-07 | 1995-04-07 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08213495A JP3437322B2 (ja) | 1995-04-07 | 1995-04-07 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08278899A JPH08278899A (ja) | 1996-10-22 |
| JP3437322B2 true JP3437322B2 (ja) | 2003-08-18 |
Family
ID=13765951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08213495A Expired - Lifetime JP3437322B2 (ja) | 1995-04-07 | 1995-04-07 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3437322B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208706B2 (en) * | 2000-05-22 | 2007-04-24 | Haimer Gmbh | Shrinking arrangement for a tool holder |
-
1995
- 1995-04-07 JP JP08213495A patent/JP3437322B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208706B2 (en) * | 2000-05-22 | 2007-04-24 | Haimer Gmbh | Shrinking arrangement for a tool holder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08278899A (ja) | 1996-10-22 |
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