KR910004311B1

KR910004311B1 - 집적회로 마이크로프로세서 칩과 그 제조방법

Info

Publication number: KR910004311B1
Application number: KR1019850002284A
Authority: KR
Inventors: 누시노브 유진; 제이 브래들리 존
Original assignee: 하니웰 인포오메이숀 시스템즈 인코오포레이티드; 루이스 피. 엘빈저
Priority date: 1984-04-04
Filing date: 1985-04-04
Publication date: 1991-06-25
Also published as: FI851331L; KR850007901A; EP0157424B1; AU4077985A; YU56185A; FI851331A0; MX163629B; CA1226953A; AU578084B2; US4654789A; FI91813B; DE3579340D1; EP0157424A2; YU45982B; EP0157424A3; FI91813C

Abstract

내용 없음.

Description

집적회로 마이크로프로세서 칩과 그 제조방법

제 1a 및 1b 도는 본 발명의 원리를 예시하는데 사용된 칩을 도시한 도면.

제 2a,2c 및 2b,2d 도는 각각 1a 및 1b 도의 마이크로프로세서 칩의 일부에 대한 블록도.

제 3 도는 제 2a 및 2b 도의 칩에 의해 처리된 세그먼트디스크립터의 포맷을 도시한 도면.

제 4 도는 본 발명의 원리에 따라 구성된 제 2 도의 칩의 일부에 대한 상세도.

제 5a 내지 5e 도는 제 4 도의 마이크로프로세서 칩의 구성과 동작을 설명하는데 사용되는 표 및 회로도.

* 도면의 주요부분에 대한 부호의 설명

10,12 : 칩 1,14,16,17,31,65 : 핀

2,3 : 핀 40-51 : ROS 어드레스핀

32-34 : 데이터요구핀 59-62 : 메모리테스트브랜치핀

64-67 : 인터럽트요구핀

본 발명은 데이터 처리, 특히 마이크로프로세서 칩에 관한 것이다.

기술의 급속한 진보 및 변화에 따라, 마이크로컴퓨터 시스템의 제조자들은 종전보다 더욱 빈번히 시스템을 개량하는 것이 필요하게 되었다. 그러한 개량 공정은 새로운 시스템을 소개하거나 구 시스템을 개조시키거나 또는 양자를 결합하는 형태로 이루어지고 있다.

새로운 마이크로프로세서 칩 설계의 등장은 컴퓨터 시스템의 개량에 있어서 중용한 원동력이 되어왔다.

칩 제조자 뿐만 아니라 미니컴퓨터 시스템 제조자들은 성능과 속도를 개선시킨 새로운 칩을 끊임없이 설계해 오고 있는데, 이러한 새로운 칩들이 새로운 시스템 설계의 기본을 이루고 있다.

칩 제조자 및 컴퓨터 시스템 제조자는 마이크로프로세서간의 호환성의 중요성을 알고 있으며 이는 앞으로도 계속될 것이다. 예를들어, 1983년 소개된 32비트 마이크로프로세서의 몇몇 제조자들은 그에 앞서 소개된 마이크로프로세서를 위해 쓰여진 기능 운용 소프트웨어를 강조해왔다.

대부분 이러한 경우에 있어서의 호환성은 마이크로프로그래밍을 통한 에뮬레이션(emulation), 오퍼레이팅 시스템의 일부에 대한 수정 또는 유사한 아키텍춰(architecture : 설계 기법)의 활용에 의하여 달성하였다. 이와같은 호환성이 달성되었지만, 아직도, 이 칩들은 다운워드(downward : 소프트웨어 호환성만을 제공할 수 있다. 이것은 8 또는 16비트 마이크로프로세서 용으로 쓰여진 동일 소프트웨어가 32비트 칩상에 실행될 수 있음을 의미한다.

그러나, 칩 설계로 미니컴퓨터가 계속 개량되었지만, 여전히 제조자들은 신, 구 미니컴퓨터 설계에 이용된 그 상이한 마이크로프로세서 칩의 목록을 유지하는 것이 필요한 것이다. 즉, 다운워드 소프트웨어 호환성은 다운워드 하드웨어 호환성을 필요로 하지 않는다.

실제로, 그 역의 경우도 보통 그러하다. 이것은 구 미니컴퓨터 시스템이 새로운 칩을 이용하기 위해서는 시스템으로 하여금 칩 핀 할당에 있어서의 호환성에도 불구하고 새로운 칩을 받아들이도록 성능을 포함하기 때문이다. 이것은 장비 보수와 재고의 관점에서 손해가 될 수 있다.

따라서, 본 발명의 주목적은 개선된 설계 방법론과 칩 설계에 있어 호환성을 제공하는 장치를 제공하는 것이다.

또한 본 발명의 특별한 목적은 그러한 구 시스템을 변경할 필요없이 신, 구 시스템 양자에 사용될 수 있는 칩을 사용하는 것이다.

상기 목적 및 그 밖의 목적은 본 발명의 장치와 방법론을 결합한 마이크로프로세서 칩의 양호한 실시예로서 달성된다. 진보된 기술을 사용한 대규모 집적회로(LSI)로 구성된 칩은 기존의 컴퓨터 시스템을 대체하게될 비사용 칩의 핀에 대응하는 핀에 접속하는 호환성회로를 포함하도록 설계된다. 그 호환성회로는 새로 부가되거나 변경된 기능을 가진 새로운 LSI 칩의 내부에 접속한다. 새로운 LSI 칩이 기존의 미니컴퓨터 시스템에 끼워질 때, 호환성회로는 부가/변경된 기능의 동작을 금지한다. 동시에, 이 회로는 대치된 칩과 동일한 방식으로 동작시키는데 필요한 정도로 부가된 기능 이외에 칩의 다른 부분을 조절하면서도, 새로운 기술을 사용함으로써 얻을 수 있는 보다 신속한 속도 및 개선된 성능을 갖게 한다. 새로운 칩이 설계된 시스템에 배치될 때, 호환성 회로는 칩으로 하여금 마찬가지로 보다 신속한 속도와 개선된 성능으로 부가된 기능을 갖고서 동작할 수 있도록 한다.

보다 구체적으로 말하여, 양호한 실시예에 있어서, 새로운 LSI 마이크로프로세서 칩은 그것의 구성에 있어서 진보된 솔리드 스테이트 기술(새로운 기술)을 이용한다. 이것은 종래의 LSI 마이트로프로세서 칩에 비래 우수한 속도, 개선된 성능, 낮은 전력 소모 및 간단한 제조공정의 효과를 가져다준다. 그 밖에도, 새로운 칩은 향상된 어드레싱 성능으로 나타나는 비트에 새로운 성능을 결합한 것이다. 이것은 다른 어드레스 비트에 대하여 추가 핀을 할당하는 것으로 나타낸다. 그 추가 핀은 대치된 다른 비사용 핀에 대응한다. 따라서, 새로운 칩의 종전의 칩과 완전한 다운워드 하드웨어 호환성을 갖는다. 즉 새로운 칩은 종전의 칩과 백워드(backward) 핀 호환성을 갖는다.

본 발명의 교시에 의하면, 새로 부가된 기능의 최소한 일부는 새로운 시스템과 기존의 시스템내에서 적절한 동작에 필요한 응답을 제공하는데 사용된다. 이것은 새로운 칩에 부가되어야 할 논리회로의 양을 상당히 감소시켜 준다. 그러므로, 부가된 기능에 할당되어야 하는 여분의 칩 영역이 소량이기 때문에 저렴한 추가 비용으로 칩을 구성하는 것이 가능하다.

백워드 핀 호환성으로 이루어진 상기 사항 때문에, 본 발명의 칩은 시스템을 전혀 변경시키지 않고서도 두가지 다른 시스템 (즉 새로운 시스템과 기존의 시스템 설계)에 사용될 수 있다. 따라서, 재고 및 보수 요건이 상당히 감소된다. 또한, 새로운 칩을 이용하기 위해 기존의 시스템을 개조할 필요성이 없다.

본 발명의 구성과 동작 방법 면에서 본 발명의 특성이라고 생각되는 신규의 특징을 그 밖의 목적 및 장점과 더불어 첨부 도면을 참조로 한 다음의 설명으로부터 보다 잘 이해될 것이다. 그러나 각 도면은 예시 및 설명의 목적상 주어진 것으로 본 발명을 한정하고자 하는 것이 아님을 명백히 이해하여야 한다.

제 1a 도와 1b 도는 단일 집적회로 기판, 즉 칩상에 조립된 마이크로프로세서의 입출력 핀 접속부를 도시한 것이다. 도시된 바와같이 각각의 칩은 68개의 핀들을 갖는데, 이들 핀들중 몇몇은 상기 핀들이 사용되는 소형컴퓨터 시스템 내부에 아무런 접속부도 갖지 않는다. 이러한 핀들은 단지 제 1a 도 및 1b 도에서 단지 여분의 핀으로 지정되어 있다.

칩들(10) 및 (12)의 각각은 예컨대 핀(1),(14),)(16),(17),(32) 및 (65)과 같은 다수의 비공유 핀들을 갖는다. 도시된 바와같이, 공급전압, 크럭신호, 타이머와 클리어신호를 수신하기 위하여 상기 핀들이 접속된다.

마이크로프로세서버스의 어드레스 및 인터페이스선에는 2개의 칩들(10) 및 (12)에 대한 제 2 핀군을 연결한다. 상기 제 2 핀군은 ROS 어드레스버스핀(40) 내지 (51)과 그리고 어드레스/데이타버스핀(6) 내지 (29)를 포함한다. 여기에 설명된 바와같이, LSI 칩(12)도 또한 어드레스인터페이스선에 접속된 핀(3)을 가지며, 반면에 칩(10)의 핀(3)은 그것의 시스템에 접속되어 있지 않다.

칩들(10) 및 (12)의 제 3 핀군은 모니터/인터럽트와 메모리관리장치(MMU) 의 회로로 접속된다. 상기 제 3 군핀은 데이타요구핀(32) 내지 (36), 메모리테스트브랜치핀(59) 내지 (62), 인터럽트요구핀(04) 내지 (67), 제어입력핀(56) 내지 (63)과 그리고 메모리제어입력핀(30) 내지 (36)과, 이외에 메모리에러방지출력핀(34)을 포함한다.

칩(10)의 핀(2)와 (3)은 이 시스템에 접속되어 있지 않은 반면에 칩 (12)에 대한 핀(2)와 (3)은 그 시스템에 접속되어 있다는 사실은 아주 중요하다. 칩이 통상의, 혹은 새로운 소형컴퓨터에 사용된 것을 정의하는 신호를 수신하기 위해서는 칩(12)의 핀(2)의 그것의 시스템에 접속된다.

여기서 설명되는 것처럼, 칩(12)의 통상의 시스템에 포함되어 있을때는 핀(2)이 칩(10)에서와 같이 접속되지 않는다. 그러나, 칩(12)이 새로운 시스템에 포함될때는 핀(2)이 접지와 같은 기준 전압에 연결된다. 이와 마찬가지로, 칩(12)이 통상의 시스템에 포함될 때 핀(3)은 비접속되고, 칩(12)이 새로운 시스템에 포함되어 있을때는 핀(3)이 부가적인, 즉 확대된 기능을 제공하기 위하여 접속된다.

제 2a 도, 2c 도, 및 2b 도, 2d 도는 칩(10) 및 (12)의 구성을 부분적으로 예시한 것이다. 칩(10)의 마이크로프로세서는 1982년 7월 20일 허여된 미합중국 특허 제 430933호에 기재된 중앙처리장치와 기능적으로 등가인 구성을 갖는데, 이는 본 출원의 동일 양수인에게 양도되어 있다. 요약해서 말하면, 상기 칩(10)이 메모리관리장치 MMU(10-2), 블럭(10-4)의 메모리제어회로, 블럭(10-6)의 인터럽트처리회로를 포함한다.

제 2c 도에서 알수 있는 바와같이, MMU(10-2)는 12비트 가산기(10-20)과 블럭(10-24)의 에러회로를 포함한다. 이러한 MMU(10-2)는 20비트 메모리가상(논리)어드레스를 제 3a 도의 형태로 가진 세그먼트디스크립터를 활용하여 20비트 물리적 어드레스로서 변환시키기 위해 동작한다.

이와같은 디스크립터들은 32비트×31 워어드 레지스터 화일 RAM에 기억되어 있다. 디스크립터포오멧을 더욱 상세하게 고찰하면, 비트 0이 유효비트라는 사실을 알 수 있다. 비트 0이 0(A0=1)일 때 블럭(10-24)의 OR 회로는 이용할 수 없는 리소오스신호 T15E를 1로 되게 하여 세그먼트를 무효화되게 한다. 비트 1-3과 비트 22를 포함하는 피일드는 모두 세그먼트를 무효화하게 하는 0 또는 MMU(10-2)신호들이어야 한다. 즉, 이와같은 검증은 비트 A1,A2,A3 또는 A22가 1일때 신호 T15E를 1로 되게 하는 블록(10-24)의 OR 회로에 의해 수행된다.

비트(4-15)는 MMU가산기(10-20)를 칩(10)의 어드레스/데이타버스에 인가된 가상적 또는 논리적 어드레스의 8비트 블럭피일드(BIO-7)에 가산하는 12비트 세그먼트를 구성한다. 그리고 논리적 어드레스의 불변된 오프셋피일드를 20비트 물리적 어드레스를 나타내는 칩 핀(29-18)에 인가된 12비트 합에 부가되게 한다. 이와같이 부가합이 가산기 (10-20)로부터 수행(CY3)할 때 MMU(10-20)신호는 액세스될 세그먼트를 메모리의 물리적 크기에 종속되게 한다. 이러한 검증은 신호CY3가 1일 때 신호 T15E를 1로 되게 하는 블럭(10-24)의 OR 회로에 의해 수행된다.

비트(16-21)는 메모리 액세스권(즉, RR-리이드, RW-라이트 및 RE-익스큐트)을 3개의 2비트 링보호피일드이다. 이와같이 피일드는 본 발명의 이해를 위해 적합한 것이 아니기 때문에 여기서는 언급하지 않는다. 그리고 최종 비트(23-31)는 세그먼트디스크립터와 관련된 메모리세그먼트용 9비트 피일드이다. 디스크립터피일드가 블럭피일드의 비트보다 크거나 같다는 것을 입증하기 위하여 MMU(10-2)가 사이즈피일드를 9비트 블럭피일드에 비교되게 한다. 이와같은 조건이 부합하지 않을 때 신호 CMP는 101된다. 이러한 검증은 신호 CMP가 1일 때 신호 T15E를 1로 되게 하는 블럭(10-24)의 OR 회로에 의해 수행된다. 이것은 정상 액세스가 메모리의 이용 가능 영역에 있다는 것을 확인하게 해준다. 이와같은 검증이 어떻게 이루어질 수 있는가에 대한 더욱 상세한 설명이 1983년 3월 29일 허여된 미합중국 특허 제 4,378,591호에 기재되어 있는데, 상기 발명도 또한 본 출원의 동일 양수인에게 양도되어 있다.

상술된 바와같이, 어드레스 변환 동작동안, MMU(10-2)는 지시된 다수의 검증을 수행하며, 메모리 액세스가 정당한가, 즉 유효한가 아닌가의 여부를 지시하는 신호 xT15E등의 적합한 에러신호를 발생한다. 상기 MMU(10-2)에 포함된 몇 개의 플립플롭(도시되어 있지 않음)중 하나는 에러신호 T15E가 기억된다. 이러한 제어 플립플롭으로부터의 출력이 MMU(10-2)에 의하여 적합한 트랩벡터신호로서 블럭(10-6)의 인터럽트 처리회로에 인가된다. 상기 트랩백터신호는 1978년 2월 14일 허여된 미합중국 특허 제 4,074,353호에 기술된 방식으로 처리되는데, 이러한 특허는 본 출원의 동일 양수인에게 양도되어 있다. 아울러 MMU(10-2)에 의해 발생된 동일한 에러 신호 T15가 블럭(10-4)의 메모리제어회로에 인가된다. 이와같은 회로는 MMU(10-2)가 위법 액세스를 검출할 때 시스템 내부의 메모리 장치에 기억된 정보의 변경을 방지하기 위해 사용되는 칩(10)의 핀(34)에 출력신호 MEMKIL를 차례로 인가한다.

칩의 편성 및 구성과 기준에 대한 추가의 정보에 대해서는 다니엘 에이, 보 더루씨 등에 의해 1983년 6월 9일 출원된 "최적화 치환 가능 장치의 검출 및 진단을 용이하게 하기 위한 메모리 아키텍춰"라는 제하의 특허 출원 06/509,265호와 그리고 존 데팔코, 피터 해슬린 및 로날드 스프링거씨에 의해 전자 전기 기술 연구소(IEEE)의 1982커스톰 집적회로에 대한 진행중에 발표된 "LSI-6A 16-비트 미니컴퓨터 콤패티블 마이크로프로세서"란 제하의 논문에 기술되어 있다.

마이크로프로세서 칩(12)은 마이크로프로세서 칩(10)의 기능에 비해 새롭고 개선된 기능을 갖도록 구성되어 있다. 제 2d 도로부터 알 수 있는 바와같이 MMU(12-2)는 13비트 가산기(12-20)과 그리고 블럭(12-24)의 에러회로를 포함한다. MMU(12-2)는 20비트 가상적 메모리어드레스를 제 3b 도에 도시된 디스크립트를 활용하는 21비트 물리적 어드레스로 변환시키시 위해 동작한다.

부가 어드레스 비트에 의한 새로운(가상)변환 능력은 메모리어드레스스페이스에 대한 직접 액세스를 허락한다. 즉, 제 3d 도로부터 알 수 있는 바와같이, MMU가산기(12-20)는 세그먼트디스크립터의 13비트 베이스어드레스피일드를 칩의 어드레스 버스로 인가된 논리적 어드레스로부터 유도된 9비트 블럭에 가산한다. 논리적 어드레스의 불변된 오프셋피일드는 21비트 물리적 어드레스를 나타내는 칩의 핀들(3) 및 (29-18)에 인가된 13비트 합에 부가된다.

또한 제 2d 도로부터 알 수 있는 것처럼, 칩(12) 블럭(12-10)의 호환성회로, 블럭(12-4)의 메모리제어회로와 블럭(12-6)의 인터럽트회로를 포함한다. 블럭(12-10)의 호환성회로는 핀(2)에 연결한다. 여기서 설명되는 바와같이 그것들은 2개의 시스템들 중 어느 하나 내부에서 동작하는 칩(12)의 MMU(12-2)의 나머지 회로에 대한 조건을 필요로 한다. 즉, 블럭(12-10)의 회로가 상기 어떤 시스템에서 동작하는 블럭(12-24)및 가산기 (12-24)의 에러회로를 조절하기 위한 적합한 신호를 공급한다.

블럭(12-24)의 에러회로는 블럭(10-24)의 회로로부터 변경되지만, 그러나 블럭(12-24)의 OR 회로는 블럭(10-24)의 OR 회로로서 동일한 다수의 입력을 갖는다. 상세하게 설명한 바와같이 그 이유는 제 13의 가산기단(새로운 기능)이 어떤 시스템에 대한 정당한 에러 응답을 생성하는 신호를 발생시키기 위해 수행되기 때문이다. 이러한 신호에 대한 신호는 블럭(12-10)의 호환성회로에 의해 확립된다.

제 2d 도로부터 알 수 있는 것처럼, 어드레스비트 A3은 블럭(12-24)의 OR 회로에 대한 입력이 아니다. 13비트 디스크립터 베이스피일드의 최상위 비트인 어드레스비트 A3은 도시된 바와같이 가산기 (12-20)의 최종단에 대한 입력이다. 또한, OR 회로는 수행 신호 CY3대신 이러한 가산기단에서의 수행 신호 CYOUT를 수신한다. 이와같은 OR회로는 또한 블럭(12-20)의 호환성회로가 시스템 칩(12)을 동작시키는 기능으로서 가산기단에 발생된 합 비트(MM21)를 수신한다.

제 4 도는 본 발명에 의한 제 2 도의 칩(12)에 대한 다른 부분을 더욱 상세하게 도시한 것이다. 이와같은 회로는 재배치 가산기(12-20)의 제 13 단 및 관련된 출력 버퍼단(12-22)과 또한 블럭(12-10)의 호환성회로와 블럭(12-24)의 에러회로를 포함한다.

가산기(12-20)의 상위 4비트 위치의 각각의 단은 제 13 단과 유사한 방식으로 구성된다. 즉, 이와같은 4개의 단은 세그먼트베이스디스크립터의 비트 3-6 만을 수신하고 반면에 나머지 9개의 단은 세그먼트베이스디스크립터의 비트 7-15와 이것을 가산하는 9블럭 비트를 수신한다.

제 4 도로부터 알 수 있는 바와같이, 최종단은 입력으로서 정부 디스크립터 어드레스 비트 3(즉, A3 및

와 또한 전기단으로부터의 부수행 신호(즉, 제 12단으로부터의

를 수신한다. 제 13 단에 의해 발생된 합 비트 MM21은 버퍼단 (12-22)에 인가되어 블럭(12-10)의 호환성 회로에 인가된다. 버퍼단(12-22)은 통상의 3가지 상태 회로로 구성되어 있다. 메모리관리장치의 인에이블 신호 MME가 1이고 어드레스모우드 신호가 1일때, 회로(12-22)는 클럭구간

동안 신호 MM21를 핀(3)에 인가한다.

가산기단은 부의 익스클루시브 OR 회로 (NEOR)와 수행회로를 부가한 익스클루시브 OR 버퍼회로를 포함한다. 더욱 상세하게 설명하면, 익스클루시브 OR 회로와 버퍼회로는 각기 증강모우드 MOSFET(12-204), (12-206) 및 (12-208), (12-210)로 구성된다. NEOR을 구동하기 위한 정부 자리올림 신호

를 공급하기 위하여 인버어터회로(12-220) 및 (12-222)를 사용한다. 수행 회로는 증강모우드 MOSFET(12-200) 및 (12-202)로 구성된다. 제 4 도의 기호표에 도시된 표시된 증강모우드 MOSFET를 나타내기 위하여 사용되었다.

각각의 인버어터회로는 통상의 방식으로 구성되어 있으며 증강모우드 트랜지스터와 직렬인 디플렉션 모우드 MOSFET를 포함한다. 어떤 MOSFET(예를들면 MOSFET 1-200 및 12-202)의 폭대 길이 비는 도시된 바와같이 소망의 신속한 응답시간을 제공한다. 이러한 MOSFET회로의 동작과 구성에 대한 추가의 정보에 대해서는 카버 메드 및 린 콘웨어에 의해 "VLSI 시스템의 소개"라는 제목의 텍스트에 기술되어 있다.

본 발명의 기술에 의해 블럭(12-10)의 호환성회로가 디플렉션모우드 MOSFET(12-100)와 한쌍의 직렬접속된 증강모우드 MOSFET(12-102) 및 (12-104)를 포함한다. 도시된 바와같이 MOSFET(12-102) 및 (12-100)는 핀(2)에 접속하고 반면에 MOSFET(12-104)는 가산기의 제 13 단에 대한 합출력에 접속된다.

그리고 MOSFET(12-102)의 출력은 블럭(12-24)의 에러회로에 하나의 입력으로 인가된다. 제 2d 도에 있어서, MOSFET(12-100)가 전압원 +V와 직렬 레지스터에 의해 블럭(12-10)내에 논리적으로 표시된다.

블럭(12-24)의 에러회로는 증강모우드 MOSFET(12-244) 내지 (12-250), 한쌍의 인버어터회로(1-240) 및 (1-252)와 그리고 NOR회로(1-242)를 포함한다. MOSFET(12-250)와 함께 인버어터회로(12-252)는 신호

를 수행 신호

에 반응하여 적합한 상태로 되게 한다. 제 2d 도에서는 이와같은 회로들이 입력 CYOUT에 의해 블럭(12-24)의 OR 회로에 논리적으로 표시된다.

또한 MOSFET(12-244), (12-246) 및 (12-248)은 각기 신호

를 어드레스 비트 신호

A1 및 A2에 반응하여 적합한 상태로 되게한다. 제 2d 도에서의 이와 같은 트랜지스터들이 입력

A1 및 A2에 의해 논리적으로 표시되어 있다.

NOR 회로(12-242)와 함께 인버어터회로(12-240)는 크기 비교신호

에 반응하여 신호

를 적합한 상태로 되게한다. 또한 NOR회로(12-242)가 신호

를 어드레스 비트신호 A22에 반응하여 제 2d 도에서의 이러한 회로들은 입력 CMP 및 A22에 의해 논리적으로 표시된다. NOR회로(12-242)와 인버어터회로(12-240)는 참고택스트에 기술된 회로로부터 얻어질 수 있다.

본 발명에 따라서, 칩(12)이 칩(10)보다 더욱 고도의 기술로부터 구성된다. 즉, 칩(12)이 기하학적으로 보다 견고한 회로와 개선된 성능을 갖도록 개발되었다. 이뿐만 아니라 상기 칩(12)을 제조함에 있어서 더 적은 비용으로 생산할 수 있다.

이제, 제 3a 도 및 3b 도 그리고 제 4 도를 참고하면, 본 발명의 동작방법이 제 5a 도 내지 5e 도를 참고하여 기술된다.

먼저, 칩(2)이 칩(10)을 활용하기 위해 설계된 종전시스템내에 설치되어 있다는 것을 가정한다. 이러한 경우에 있어서, 제 4 도의 칩(12)의 핀들(2) 및 (3)은 비접속되어 있다. 따라서, 블럭(12-10)의 회로에 의해 MOSFET(12-102)에 인가되는 호환성신호는 전압 V에서 2진수 1로 표시된다. 그러므로, 신호

는 어드레스 비트 13(즉 MMU12)의 기능으로 상태를 변경시키는데, 상기 어드레스 비트 13는 세그먼트 디스크립터 비트 3(A3)의 합과 가산기의 제 12의 단으로부터의 수행신호

에 대응한다.

블럭(12-10)의 호환성회로와 가산기단(13)은 새로운 기능을 이용가능한 영역내에 포함될 수 있도록 하기 위하여 가산된 회로의 수를 최소화되게 한다. 이것은 종전시스템과 새로운 시스템에 대한 정당한 에러 응답을 제공하기 위하여 가산기단(13)의 회로를 활용함으로써 얻어진다.

제 5a 도 내지 제 5e 도는 상술한 것이 어떻게 얻어지는가를 예시한 것이다. 칩(10)의 응답요구는 제 5a 도에 설명되어 있다. 종전시스템에 유용하게 세그먼트 디스크립터를 활용하기 위해서는 세그먼트 디스크립터 비트 3(A3)이 1과 같아야 한다. 아울러, 가산기단 12로부터 신호 CY3가 전혀 수행되지 않아야 한다. 따라서, 제 5a 도의 표에 의해 칩(10)은 수행신호CY3나 혹은 세그먼트 디스크립터 비트 A3중 어느 하나가 1일 때 이용불가능 리소오스신호

를 2진수 0 으로 되게한다.

제 5b 도는 칩(12)에 의해 수행되는 제 5a 도의 에러응답을 예시한 것이다. 이와 같은 제 5b 도로부터 이용불가능 리소오스신호

는 제 13단으로부터 수행신호(즉, CYOUT)나, 혹은 MMU가산기(12-2)에 의해 발생된 상위 어드레스 비트21(즉, MM21)가 2진수 1에 있을때마다 2진수 0이 되는 것을 알 수 있다. 상기 MM21 및 CYOUT는 그 입력 CY3 및 A3의 기능이라는 사실을 알아야 한다.

이와 같은 것은 다음과 같은 부울방정식으로 표시될 수 있다.

즉 T15E=CY3·A3+(A3·

·CY3) 그러나 CY3·A3=CYOUT이고, 반면에 A3·

·CY=MM21인 것은 제 5b 도의 표로 부터 알수 있다. 따라서, T15=CYOUT+MM21이다. 또, 기호(·) 및 (-)는 각기 AND 및 OR동작을 표시하기 위해 사용된다. 따라서, T15=CYOUT+MM21이다. 또, 기호(·) 및 (+)는 각기 AND 및 OR 동작을 표시하기 위해 사용된다.

제 5c 도는 핀(2)에 가해지는 호환성 신호와, 가산기 스테이지(13)에서 발생된 캐리출력(CYOUT)과 합출력(MM21)으로 제 5b 도의 에러 응답들을 표현한 것이다.

제 5c 도로부터 알 수 있듯이,

T15E(구시스템)=OLD(CYOUT+MM12).

T15E(신시스템)=

(CYOUT).

따라서,

T15E(구시스템 및 신시스템)=OLD(CYOUT+MM21)+

CYOUT)=OLD(CYOUT)+OLD·MM12+

·CYOUT=CYOUT(OLD+

)+OLD·MM12=OLD·MM12+CYOUT=(OLD/NEW) MM21+CYOUT.

제 5c 도의 표의 응답들은 제 5e 도의 MOSFET 회로에 대응하는 제 5d 도의 논리회로에 의해 제공된다. 이에 제 2d 도를 참조하면, 칩(12)이 기존의 또는 현재설계되는 (OLD)시스템에 사용되면, 핀(2)와 (3)은 사용되지 않고 따라서 연결되지 않은 상태가 된다는 것을 알 수 있다.

그러므로, 2진수 "1"이 제 5d 도에서 (12-10)으로 표시된 제 2d 도의 블럭(12-10)의 AND 게이트에 인가된다. 세그먼트 디스크립터 비트 A3와 캐리출력 CY3은 다음과 같은 에러함수 T15E로 인수화된다.

T15E=MM21·OLD+CYOUT=

T15E=(A3·

+A3·CY3)·OLD+A3·CY3;

T15E=A3·

OLD+

·CY3·OLD+A3·CY3;

T15E=A3·

·OLD+

·CY3·OLD+A3·CY3·OLD+A3·CY3·

;

T15E=A3·OLD+CY3·OLD+A3·CY3 ; 및

T15E=OLD(A3+CY3)+A3·CY3.

칩(12)이 새로 설계되는 시스템(NEW)에 사용될 때, 핀(2)(3)은 그러한 시스템내에서 연결된다. 즉, 핀(3)이 그러한 시스템의 어드레스/ 데이타버스에 접속되는 반면 핀(2)은 접지된다. 핀(2)이 접지되면, 합비트(sumbit)(MM21)는 더 이상 에러함수 T15E의 일부분이 아니다. 이것은 이제 선택된 세그먼트 디스크립터의 13-bit 베이스난의 최상위 어드레스 비트이다. 즉, 제 2d 도로부터 알 수 있듯이, MM21은 신호 CY3와 A3의 익스클루시브 OR 이다. 또한 신시스템에서 에러함수 T15E=A3·CY3=CYOUT는 제 5c 도의 표의 요구조건과 일치한다.

제 2d 도로부터 명백하듯이, 합비트 신호 MM21는 MMU(12-2)에 의해 제공된 새로운 21-비트의 물리적 어드레스의 최상위 비트인 핀(3)에 인가된다. 칩(12)의 다른 모든 핀들은 시스템내에서 그들이 실행하는 함수에 관해 불변인 채로 된다(즉, 메모리 쓰기동작의 경우에 악세스를 방지하는 신호 MEMKILL가 핀(34)에 연결된 채로 있다).

전술한 것으로부터 어떻게 본 발명이 칩(12)으로 하여금 상이한 기능을 가진 두시스템내에서 적은 부가회로를 가지고 동작하도록 하는지를 알 수 있다.

본 발명은 적은 비용으로 신기술로 개발된 칩들이 구시스템에 가해지는 어떤 변경을 요구하지 않고서도 그러한 구시스템에 사용가능하게 해준다. 그러므로, 본 발명은 구시스템이 새로운 칩들과 함께 주목할만한 속도와 염가의 비용으로 그리고 시스템의 기능이나 동작에 어떤 변화없이도 동작할 수 있도록 해준다.

지금까지 기술된 양호한 실시예에 본 발명의 가르침을 이탈하지 않고서 본 분야에 익숙한 자들에 의해 여러 가지 변경을 가할 수 있음은 명백하다. 본 발명은 예를 들어 칩의 구성, 기능 및 기술의 특정형태에 관해 제한되지 않는다.

본 발명의 양호한 형태가 지금까지 기술되고 도시되었지만, 첨부된 특허청구의 범위에 나타난 본 발명의 정신을 이탈하지 않고 여러변경이 가능하다.

Claims

진보된 기술을 사용하여 개발되고 복수의 컴퓨터 시스템중 첫번째것에 사용하기 위하여 설계된 집적회로 마이크로프로세서 칩에 있어서, 복수개의 외부핀과, 상기 시스템중 두번째 것에서는 찾아볼 수 없는 기능을 제공하는 최소한 한 개의 기능부를 처리동작의 수행을 위해 상호 접속한 것으로서, 상기 한 기능부가 상기 시스템중 두번째 것에서는 사용되지 않는 상기 외부핀중 하나에 결합되도록 한 복수개의 기능부와, 상기한 기능부, 상기 기능부중 다른것들 및 상기 제 2시스템에서는 사용되지 않은 상기 외부핀들 중 다른것에 접속되며, 상기 칩이 상기 제 2 시스템에 포함될 때 상기 진보된 기술에 의해 얻어진 고속성과 성능을 갖고서 대치된 칩과 동일한 방식으로 상기 제 2 시스템에서 동작하도록 상기한 기능부를 비작동시키는 한편 상기 기능부중 다른것들을 조절하게되어 있는 호환성 수단을 구비한 것을 특징으로 하는 집적회로 마이크로프로세서 칩.
제 1 항에 있어서, 상기 칩이 상기 제 1 시스템에 포함될 경우, 상기 호환성 수단이 상기 새로운 기능을 갖고서 동작하도록, 상기한 기능부를 작동시키는 한편 상기 기능부중 다른것들을 조절하게 되어 있는 것을 특징으로 하는 마이크로프로세서 칩.
제 1 항에 있어서, 상기한 기능부가 가상의 어드레스를 실제의 어드레스로 변환하기 위한 메모리 관리부로서 실제의 어드레스 공간을 증가시켜주는 것을 특징으로 하는 마이크로프로세서 칩.
제 3 항에 있어서, 상기 메모리 관리부가 실제의 어드레스 공간을 증가시키기 위하여 추가 어드레스를 수신 및 발생하는 상기한 외부핀에 접속되도록한 것을 특징으로 하는 마이크로프로세서 칩.
제 2 항에 있어서, 상기 기능부중 다른 것들이 상기 호환성 수단과 상기 한 기능부에 결합된 에러 검출부를 구비하며, 상기 에러 검출부가 상기 칩이 동작중인 임의의 시스템의 기능으로서 상기 호환성 수단에 의해 선택될 수 있는 제 1 또는 제 2 세트의 조건하에서 잘못된 호출을 나타내는 출력신호를 발생하도록 동작되는 것을 특징으로 하는 마이크로프로세서 칩.
새로운 컴퓨터 시스템에 사용하기 위하여 고도의 성능과 저렴한 가격을 실현시킨 진보된 기술을 사용하여 개발된 집적회로 칩에 있어서, 복수개의 외부핀과 기존의 시스템에서는 찾아볼 수 없는 기능을 제공하는 최소한 하나의 기능부를 처리동작의 수행을 위해 상호 접속한 것으로서, 상기한 기능부가 상기 기존의 시스템에서는 사용되지 않는 상기 외부핀들 중 다른것에 접속되며, 상기 칩이 변경없이 상기 기존의 시스템중 하나에 설치될 때 앞서 설치된 칩과 동일한 상기 기존의 시스템의 응답은 발생하고 상기 고도의 성능과 저가격성을 제공하기 위하여 상기한 기능부를 비작동시키는 한편 상기 기능부중 다른것들을 조절하도록 동작되는 호환성 수단을 구비한 것을 특징으로 하는 집적회로 칩.
제 6 항에 있어서, 상기 칩이 상기 새로운 시스템에 설치될 경우, 상기 호환성 수단이 상기 새로운 기능을 갖고서 동작하도록 상기 한 기능부를 작동시키는 한편, 상기 기능부중 다른것들을 조절하게 되어 있는 것을 특징으로 하는 집적회로 칩.
제 6 항에 있어서, 상기 제 1 기능부가 가상 어드레스를 증가된 물리적 어드레스 공간을 가진 물리적 공간으로 변환하기 위한 메모리 관리부인 것을 특징으로 하는 집적회로 칩.
제 8 항에 있어서, 상기 메모리 관리부가 상기 증가된 물리적 어드레스 공간을 제공하도록 부가 어드레스 비트를 수신하고 발생하기 위해 상기 1 외부핀에 결합되는 것을 특징으로 하는 집적회로 칩.
신기능을 갖지 않은 제 1 컴퓨터 시스템에 사용하기 위해 설치된 초기에 설계된 집적회로 마이크로프로세서 칩과 백워드 핀 호화성을 갖기위해 새로 설계된 시스템에 사용하기 위한 상기 신기능을 갖으며, 신기술을 사용하여 만들어지는 집적회로 마이크로프로세서 칩의 제조방법에 있어서, 상기 신기능을 활용하기 위해 설계된 시스템에서 연결 가능하고 상기 초기의 시스템에서는 사용되지 않는 최소한 두 개의 외부 핀 단자들을 마련하는 단계와 ; 처리동작을 실행하기 위해 상호 접속되며, 최소한 하나가 상기 신기능을 제공하기 위해 만들어진 다수의 기능 유니트를 마련하는 단계와 ; 상기 1 기능 유니트를 상기 두 외부 핀 단자중의 하나에 연결하는 단계와 ; 호환성 수단을 상기 외부핀 단자중의 다른 하나에, 상기 1 기능 유니트에, 그리고 상기 기능 유니트들중 다른 하나에 연결하는 단계와 ; 상기 신기술로 달성되는 고속도 및 고성능으로 상기 제 1 컴퓨터내에서 동작하도록 상기 초기에 설계된 칩과 동일한 응답을 제공하기 위해 상기 기능유니트들중 다른 하나를 인에이블링하는 반면, 상기 신기능을 금지하기 위해 어떠한 변화없이 상기 칩이 상기 제 1 시스템에 설치된 때 디스에이블링 신호를 발생하도록 상기 호환성 수단을 구성하는 단계를 포함한 것을 특징으로 하는 집적회로 마이크로프로세서 칩의 제조방법.
어느 기능적 호환성이 요구되는 제 1 시스템 및 상기 호환성 및 추가의 기능적 호환성이 요구되는 제 2 시스템과 함께 사용하고, 사용되는 시스템에 회로를 접속시키기 위한 복수의 단자로 구성되는 마이크로프로세서 칩에 있어서, 상기 제 1 시스템에 접속되지 않고 상기 제 2 시스템에 접속되는 상기 단자들중 최소 하나가 상기 추가의 기능적 호환성중 하나를 제공하는 회로에 상기 칩내에서 결합되고, 상기 제 1 시스템에 접속되지 않는 상기 단자들중 또다른 하나가 상기 제 2 시스템으로부터 제어신호를 수신하게끔 접속되고, 상기 제어신호가 수신되는지의 여부에 따라서 제 1 또는 제 2 모드로 선택적으로 동작하는 회로에 상기 칩내에서 결합되는 것을 특징으로 하는 마이크로프로세서 칩.