KR920005485A - 마이크로 프로세서 및 복합 논리회로 - Google Patents

마이크로 프로세서 및 복합 논리회로 Download PDF

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KR920005485A
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마사히로 이와무라
다쯔미 야마우찌
시게야 다나까
가즈다까 모리
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원본미기재
가부시기 가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

마이크로 프로세서 및 복합 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예인 마이크로 프로세서를 나타낸 도.
제2도는 본 발명의 실시예인 n바이트 패리티 체커를 나타낸 도.
제3도는 본 발명의 실시예인 3입력 기수/우수 판정회로를 나타낸 도.

Claims (22)

  1. 인터페이스 제어부, 메모리 관리부, 명령 제어부, 연산부, 레지스터 파일부, 캐시 메모리부를 구비한 마이크로 프로세서에 있어서, 상기 각부의 적어도 하나에, CMOS트랜지스터를 논리부로하고, 콜렉터가 전원에, 베이스가 상기 CMOS논리부의 출력에, 이미터가 출력에 접속되는 바이폴라 트랜지스터를 출력부로 하는 단위 논리회로를 복수개 설치하고, 그 단위논리 회로의 출력끼리를 접속함과 동시에, 그 접속부와 기준전위 간에 풀다운 수단을 설치하여, 상기 접속부로 부터의 복수의 입력신호에 대한 논리출력을 복합 논리회로를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  2. 제1항의 마이크로 프로세서는 3.3V 또는 그 이하의 전원 전압을 동작하는 것을 특징으로 하는 마이크로 프로세서.
  3. 제1항 또는 제2항에 있어서, 논리부를 구성하는 CMOS 트랜지스터중, PMOS 트랜지스터의 서브 스트레이트는 출력부를 구성하는 NPN 트랜지스터의 콜렉터 영역과는 다른 반도체 영역으로 형성되어 있는 것을 특징으로 하는 마이크로 프로세서.
  4. 제1항 또는 제2항에 있어서, 복합 논리회로의 NPN트랜지스터의 그 콜렉터 영역이 반도체 칩의 서브 스트레이트와 독립인 반도체 영역에 형성되어 있는 것을 특징으로 하는 마이크로 프로세서.
  5. M개(M1)의 입력 신호를 받아 1개의 출력을 생성하는 CMOS논리회로와, 콜렉터가 전원에, 베이스가 CMOS논리회로의 출력에, 이미터가 출력에 접속되는 바이폴라 트랜지스터로 이루어진 단위 논리 회로를 N개 (N2)설치하고, 그들의 출력 끼리를 접속함과 동시에, 그 접속부와 기준전위 간에 적어도 1개의 풀다운 수단을 설치하고, 그 접속부로 부터 MxN개의 입력신호에 응답한 논리출력을 인출하는 것을 특징으로 하는 복합 논리회로.
  6. 제5항에 있어서, 그 출력은 CMOS논리회로, 또는 Bi CMOS 논리회로, 또는 ECL논리회로의 입력에 접속한 것을 특징으로 하는 복합 논리회로.
  7. 복수의 신호를 입력하여 바이트 단위의 기/우 판정을 행하는 CMOS논리회로와, 콜렉터가 전원에 베이스가 CMOS논리회로의 출력에, 이미터가 출력에 접속되는 바이폴라 트랜지스터로 이루어진 것을 특징으로 하는 바이트 패리티 판정회로.
  8. CMOS로 구성되는 3입력의 기수 판정회로와 우수 판정회로의 2단 논리로 구성되는 것을 특징으로 하는 바이트 패리티 판정회로.
  9. 제8항의 바이트 패리티 판정회로에, 콜렉터가 전원에, 베이스가 바이트 패리티 판정회로의 출력에, 이미터가 출력에 접속되는 바이폴라 트랜지스터를 부가한 것을 특징으로 하는 바이트 패리티 판정회로.
  10. 제7항 또는 제9항의 바이트 패리티 판정회로를 M개(M2)설치하고,그들의 출력끼리를 접속함과 동시에, 그 접속부에 적어도 1개의 풀다운 수단을 설치하고, 그 접속부를 출력으로 하여 M바이트 데이터의 패리티 판정을 행하는 것을 특징으로 하는 바이트 패리티 판정회로.
  11. 제7항 또는 제9항의 패리티 판정회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  12. 제7항 또는 제9항의 패리티 판정회로를 포함하는 것을 특징으로 하는 레지스터 파일장치.
  13. 2조의 데이터의 비트 단위의 비교를 행하는 CMOS논리회로와, 콜렉터가 전원에, 베이스가 CMOS논리회로의 출력에, 이미터가 출력에 접속되는 바이폴라 트랜지스터로 이루어진 1비트의 비교 논리회로를 M개 (M2)설치하고, 그들의 출력끼리를 접속함과 동시에, 그 접속부와 기준전위 간에 적어도 1개의 풀다운 수단을 설치하고, 그 접속부를 출력으로 하는 M비트 데이터의 비교를 행하는 것을 특징으로 하는 비교회로.
  14. 한쪽의 입력에 메모리 독출 출력이 접속되고, 다른쪽의 입력에 소정의 비교데이타가 입력되는 제13항의 비교회로를 적어도 1개 포함하는 반도체 기억장치.
  15. 원 칩 캐시와 버스 감시 장치를 포함하는 마이크로 프로세서에 있어서, 한쪽의 입력에 버스의 어드레스정보가 입력되고, 다른쪽의 입력에 캐싱된 어드레스가 입력된 제13항의 비교회로를 적어도 1개 포함하는 버스감시장치를 포함하는 것을 특징으로 하는 마이크로 프로세서.
  16. M입력(M1)의 CMOS NAND게이트와 콜렉터가 전원에 베이스가 CMOS NAND게이트의 출력에, 이미터가 출력에 접속되는 단위 논리회로를 1개 N개(N2)설치하고, 이들의 출력끼리를 접속함과 동시에, 그 접속부와 기준전위 간에 적어도 1개의 풀다운 수단을 설치하고, 그 접속부를 출력으로 하는 것을 특징으로 (MxN)비트입력의 NAND회로.
  17. M입력 (M2)의 CMOS NAND게이트 또는 NOR게이트와 콜렉터가 전원에, 베이스가 CMOS게이트의 출력에, 이미터가 출력에 접속되는 단위 논리회로를 N개(N2)설치하고, 그들의 출력끼리를 접속함과 동시에, 그 접속부와 기준전위 간에 적어도 1개의 풀다운 수단을 설치하고, 그 접속부를 출력하는 것을 특징으로 하는 특징으로 하는 N대 1의 셀렉터 회로.
  18. 소오스가 제1의 전원에, 게이트가 입력에, 드레인이 NPN트랜지스터의 베이스에 접속되는 PMOS트랜지스터와, 드레인이 NPN트랜지스터의 베이스에, 게이트가 입력에, 소오스가 제2전원에 접속되는 NMOS트랜지스터를 포함하는 CMOS논리회로와, 콜렉터가 제3의 전원에, 베이스가 CMOS논리회로의 출력에, 이미터가 출력에 접속되는 NPN트랜지스터로 이루어진 것을 특징으로 하는 복합 논리회로.
  19. 제18항에 있어서, CMOS논리회로를 구성하는 PMOS 트랜지스터의 기판(서브스트레이트)은 NPN트랜지스터의 콜렉터와는 다른 반도체 영역으로 형성되어 있는 것을 특징으로 하는 복합 논리회로.
  20. 제18항 또는 제19항에 있어서, 제1의 전원전압과 제3의 전원전압이 실질적으로 동전위인 것을 특징으로 하는 복합 논리회로.
  21. 제18항 또는 제19항에 있어서, 제1의 전원전압이 제3의 전원전압 보다 낮은 것을 특징으로 하는 복합 논리 회로.
  22. 제18항 또는 19항에 있어서, 출력부와 기준전위 간에 적어도 1개의 풀다운 수단을 가지는 것을 특징으로 하는 복합 논리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019910013989A 1990-08-31 1991-08-14 마이크로 프로세서 및 복합논리회로 KR100188299B1 (ko)

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