KR20080060375A

KR20080060375A - 3-입력 배타적 논리합 회로

Info

Publication number: KR20080060375A
Application number: KR1020060134351A
Authority: KR
Inventors: 김보겸
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-02

Abstract

본 발명은 디지털 논리 회로 기술에 관한 것으로, 특히 3-입력 배타적 논리합 회로에 관한 것이다. 본 발명은 회로 면적을 줄일 수 있는 3-입력 배타적 논리합 회로를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 제1 입력과 제2 입력을 입력으로 하는 2-입력 배타적 논리합 회로; 제3 입력에 응답하여 상기 2-입력 배타적 논리합 회로의 출력신호를 출력하기 위한 제1 스위칭 수단; 및 상기 제3 입력에 응답하여 상기 2-입력 배타적 논리합 회로의 출력신호의 반전신호를 출력하기 위한 제2 스위칭 수단을 구비하는 3-입력 배타적 논리합 회로가 제공된다.

3-입력 배타적 논리합 회로, 칩 면적, MOS 트랜지스터, 2-입력 배타적 논리합 회로, 인버터

Description

3-입력 배타적 논리합 회로{3-INPUT EXCLUSIVE-OR CIRCUIT}

도 1은 도 1은 종래기술에 따른 3-입력 배타적 논리합 회로를 나타낸 도면.

도 2는 도 2는 본 발명의 일 실시예에 따른 3-입력 배타적 논리합 회로를 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

10, 15, 20: 2-입력 XOR 회로

본 발명은 디지털 논리 회로 기술에 관한 것으로, 특히 3-입력 배타적 논리합 회로에 관한 것이다.

배타적 논리합 회로(XOR)는 테스트 회로, 데이터 수신 회로 등에서 널리 사용되는 논리 회로 중 하나이다. 특히, 3-입력 배타적 논리합 회로는 반도체 메모리 소자의 CRC(Cycle Redundancy Check) 회로와 같이 많은 수의 XOR 게이트가 필요한 회로에 사용되고 있다.

3-입력 배타적 논리합 회로는 세 개의 입력을 받아서 '1'이 홀수개이면 '1'을 출력하고, '1'이 짝수개(0개 포함)이면 '0'을 출력한다.

하기의 표 1은 3-입력 배타적 논리합 회로의 진리표이다.

a	b	c	OUT
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	0
1	0	0	1
1	0	1	0
1	1	0	0
1	1	1	1

표 1을 참조하면, 3-입력 배타적 논리합 회로의 부울 함수는 하기의 수학식 1과 같이 나타낼 수 있다.

OUT = a'(b'c + bc') + a(b'c' + bc)

도 1은 종래기술에 따른 3-입력 배타적 논리합 회로를 나타낸 도면이다.

도 1을 참조하면, 종래기술에 따른 3-입력 배타적 논리합 회로는, 입력 a와 입력 b를 입력으로 하는 2-입력 XOR 회로(10)와, 2-입력 XOR 회로(10)의 출력신호와 입력 c를 입력으로 하는 2-입력 XOR 회로(15)를 구비한다.

즉, 종래에는 3-입력 배타적 논리합 회로는 2개의 2-입력 배타적 논리합 회 로로 구성하였다.

따라서, 종래의 3-입력 배타적 논리합 회로는 2-입력 배타적 논리합 회로의 2배에 해당하는 면적을 필요로 한다. 앞서 언급한 CRC 회로와 같이 많은 수의 XOR 게이트가 필요한 회로의 경우, 종래기술을 적용하는 경우 칩 사이즈에 직접적인 영향을 주게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 회로 면적을 줄일 수 있는 3-입력 배타적 논리합 회로를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 입력과 제2 입력을 입력으로 하는 2-입력 배타적 논리합 회로; 제3 입력에 응답하여 상기 2-입력 배타적 논리합 회로의 출력신호를 출력하기 위한 제1 스위칭 수단; 및 상기 제3 입력에 응답하여 상기 2-입력 배타적 논리합 회로의 출력신호의 반전신호를 출력하기 위한 제2 스위칭 수단을 구비하는 3-입력 배타적 논리합 회로가 제공된다.

바람직하게, 상기 제1 스위칭 수단은 상기 제3 입력을 게이트 입력으로 하고 상기 2-입력 배타적 논리합 회로의 출력단과 최종 출력단 사이에 접속된 PMOS 트랜 지스터를 구비한다.

여기서, 상기 제1 스위칭 수단은, 상기 2-입력 배타적 논리합 회로의 출력신호를 반전시키기 위한 인버터와, 상기 제3 입력을 게이트 입력으로 하고 상기 인버터의 출력단과 상기 최종 출력단 사이에 접속된 NMOS 트랜지스터로 구현할 수 있다.

그리고, 상기 제1 스위칭 수단은, 상기 제3 입력을 게이트 입력으로 하고 상기 2-입력 배타적 논리합 회로의 출력신호를 전달하기 위한 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 출력신호를 반전시켜 상기 최종 출력단으로 출력하기 위한 인버터로 구현할 수 있다.

또한, 본 발명의 다른 측면에 따르면, 제1 입력과 제2 입력을 배타적 논리합하는 단계와, 제3 입력에 응답하여 배타적 논리합의 결과신호 또는 결과신호의 반전신호를 선택적으로 출력하는 단계를 포함하는 3-입력 배타적 논리합 방법이 제공된다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 3-입력 배타적 논리합 회로를 나타낸 도면이다.

도 2를 참조하면, 본 실시예에 따른 3-입력 배타적 논리합 회로는, 입력 b와 입력 c를 입력으로 하는 2-입력 XOR 회로(20)와, 2-입력 XOR 회로(20)의 출력신호를 반전시키기 위한 인버터와, 입력 a를 게이트 입력으로 하여 2-입력 XOR 회로(20)의 출력신호를 출력신호(out)로서 출력하기 위한 PMOS 트랜지스터와, 입력 a를 게이트 입력으로 하여 인버터의 출력신호를 출력신호(out)로서 출력하기 위한 NMOS 트랜지스터를 구비한다.

이 회로는 입력 a가 '1'인지 '0'인지에 따라 2-입력 XOR 회로(20)의 출력신호를 그대로 출력하거나 반전시켜 출력하게 됩니다. 다시 말해, 위의 수학식 1의 부울 함수를 만족하고 있습니다.

위의 표 1을 보아도 쉽게 알 수 있는데, 입력 a가 '0'이면 출력신호는 입력 b와 입력 c가 배타적 논리합된 결과가 되고, 입력 a가 '1'이면 출력신호는 입력 b와 입력 c가 배타적 논리합된 결과와 반대값을 가지게 됩니다. 다시 말해, 본 실시예에 따른 회로가 3-입력 배타적 논리합 회로로서 오류 없이 동작한다는 것입니다.

상기와 같이 3-입력 배타적 논리합 회로를 구현하는 경우, 1개의 2-입력 배타적 논리합 회로와, 1개의 인버터와, 1개의 PMOS 트랜지스터와, 1개의 NMOS 트랜지스터를 필요로 합니다. 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구현하므로, 2-입력 배타적 논리합 회로와 4개의 MOS 트랜지스터가 필요한 셈입니다.

현재까지 제안된 2-입력 배타적 논리합 회로는 최소 8개 이상의 MOS 트랜지스터가 필요하므로, 이를 4개의 MOS 트랜지스터로 구현한다는 것은 곧 회로 면적을 크게 줄일 수 있다는 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 인버터와 NMOS 트랜지스터의 위치를 바꾸는 경우에도 똑같은 결과를 얻을 수 있다.

또한, 전술한 실시예에서는 스위칭 소자로서 NMOS 트랜지스터와 PMOS 트랜지스터로 구현하는 경우를 일례로 들어 설명하였으나, 본 발명은 스위칭 소자로서 다른 소자를 사용하는 경우에도 적용된다.

전술한 본 발명은 CRC 회로와 같이 많은 수의 XOR 회로가 필요한 회로를 구현하는데 필요한 회로 면적을 크게 감소시킬 수 있으며, 이로 인하여 칩 면적 감소에도 기여할 수 있다.

Claims

제1 입력과 제2 입력을 입력으로 하는 2-입력 배타적 논리합 회로;

제3 입력에 응답하여 상기 2-입력 배타적 논리합 회로의 출력신호를 출력하기 위한 제1 스위칭 수단; 및

상기 제3 입력에 응답하여 상기 2-입력 배타적 논리합 회로의 출력신호의 반전신호를 출력하기 위한 제2 스위칭 수단

을 구비하는 3-입력 배타적 논리합 회로.
제1항에 있어서,

상기 제1 스위칭 수단은 상기 제3 입력을 게이트 입력으로 하고 상기 2-입력 배타적 논리합 회로의 출력단과 최종 출력단 사이에 접속된 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 3-입력 배타적 논리합 회로.
제2항에 있어서,

상기 제1 스위칭 수단은,

상기 2-입력 배타적 논리합 회로의 출력신호를 반전시키기 위한 인버터와,

상기 제3 입력을 게이트 입력으로 하고 상기 인버터의 출력단과 상기 최종 출력단 사이에 접속된 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 3-입력 배타적 논리합 회로.
제2항에 있어서,

상기 제1 스위칭 수단은,

상기 제3 입력을 게이트 입력으로 하고 상기 2-입력 배타적 논리합 회로의 출력신호를 전달하기 위한 NMOS 트랜지스터와,

상기 NMOS 트랜지스터의 출력신호를 반전시켜 상기 최종 출력단으로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 3-입력 배타적 논리합 회로.
제1 입력과 제2 입력을 배타적 논리합하는 단계와,

제3 입력에 응답하여 배타적 논리합의 결과신호 또는 결과신호의 반전신호를 선택적으로 출력하는 단계

를 포함하는 3-입력 배타적 논리합 방법.