KR20130113085A - 배타적 논리합 회로 - Google Patents
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Abstract
배타적 논리합 회로는 로우 패스부, 하이 패스부 및 디스차지부를 포함한다.상기 로우 패스부는 제 1 데이터가 로우 레벨인 경우 제 2 데이터를 출력 노드로 인가하고, 상기 제 2 데이터가 로우 레벨인 경우 상기 제 1 데이터를 상기 출력 노드로 인가한다. 상기 하이 패스부는 상기 제 1 데이터가 하이 레벨인 경우 상기 제 2 데이터를 디스차지 신호로 출력하고, 상기 제 2 데이터가 하이 레벨인 경우 상기 제 1 데이터를 상기 디스차지 신호로 출력한다. 상기 디스차지부는 상기 디스차지 신호에 응답하여 상기 출력 노드의 전압 레벨을 디스차지시킨다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더 상세하게는 배타적 논리합 회로 관한 것이다.
반도체 장치는 다수의 논리 회로를 사용하여 설계된다. 이 중 배타적 논리합 회로는 ECC(Error Correcting Code) 혹은 CRC(Cyclical Redundancy Check) 등과 같이, 신뢰도 증가를 위해 데이터 내에 패리티 비트(parity bit)를 포함하는 회로 설계 분야에 광범위하게 사용될 수 있다. 이러한 회로는 디램(DRAM) 뿐만 아니라 ASIC(Application Specific integrated Circuits), 통신 설계, 그래픽 디램(Graphic DRAM)등과 같은 다양한 설계 분야에 응용될 수 있다.
도 1은 종래의 배타적 논리합 회로의 단위 회로도를 나타낸 도면이다.
상기 종래의 배타적 논리합 회로는 제 1 오어 게이트(OR1), 제 1 낸드 게이트(ND1) 및 제 1 앤드 게이트(AD1)를 포함한다.
상기 제 1 오어 게이트(OR1) 및 제 1 낸드 게이트(ND1)는 각각 제 1 및 제 2 데이터(A, B)를 수신하고 논리 연산하여 출력한다.
상기 제 1 앤드 게이트(AD1)는 상기 제 1 오어 게이트(OR1) 및 제 1 낸드 게이트(ND1)의 출력을 연산하여 최종 데이터(C)로 출력한다.
결국, 제 1 및 제 2 데이터(A, B)를 수신하여 다음과 같은 연산 결과를 얻게 된다.
| 제 1 데이터(A) | 제 2 데이터(B) | 최종 데이터(C) |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
이와 같이 도 1에 도시된 회로는 서로 상보적인 두 개의 데이터가 입력되는 경우 하이 레벨을 출력하는, 일반적인 배타적 논리합 회로로 동작 한다.
오늘날의 반도체 장치는 저전압화, 고집적화 및 소형화 추세로 발전하고 있다. 그러나 상기와 같은 종래의 배타적 논리합 회로는 수많은 트랜지스터로 구성되기 때문에, 반도체 칩의 면적을 증가시키고 데이터 처리 시간을 지연시키는 등의 설계 비효율 문제를 야기하였다.
본 발명은 반도체 칩의 면적을 감소시키는 배타적 논리합 회로를 제공한다.
본 발명의 일 실시예에 따른 배타적 논리합 회로는 제 1 데이터가 로우 레벨인 경우 제 2 데이터를 출력 노드로 인가하고, 상기 제 2 데이터가 로우 레벨인 경우 상기 제 1 데이터를 상기 출력 노드로 인가하는 로우 패스부; 및 상기 제 1 데이터 및 상기 제 2 데이터가 하이 레벨인 경우 상기 출력 노드의 전압 레벨을 디스차지시키는 디스차지부를 포함한다.
본 발명의 일 실시예에 따른 배타적 논리합 회로는 제 1 데이터가 로우 레벨인 경우 제 2 데이터를 출력 노드로 인가하고, 상기 제 2 데이터가 로우 레벨인 경우 상기 제 1 데이터를 상기 출력 노드로 인가하는 로우 패스부; 상기 제 1 데이터가 하이 레벨인 경우 상기 제 2 데이터를 디스차지 신호로 출력하고, 상기 제 2 데이터가 하이 레벨인 경우 상기 제 1 데이터를 상기 디스차지 신호로 출력하는 하이 패스부; 및 상기 디스차지 신호에 응답하여 상기 출력 노드의 전압 레벨을 디스차지시키는 디스차지부를 포함한다.
본 발명의 일 실시예에 따른 배타적 논리합 회로는 제 1 입력단과 출력 노드 사이에 소오스-드레인 경로가 형성되고, 제 2 입력단에 게이트가 연결된 제 1 트랜지스터; 상기 제 2 입력단과 상기 출력 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제 1 입력단에 게이트가 연결된 제 2 트랜지스터; 상기 제 1 입력단과 제어 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제 2 입력단에 게이트가 연결된 제 3 트랜지스터; 상기 제 2 입력단과 상기 제어 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제 1 입력단에 게이트가 연결된 제 4 트랜지스터; 및 상기 출력 노드와 접지 사이에 소오스-드레인 경로가 형성되고, 상기 제어 노드에 게이트가 연결된 제 5 트랜지스터를 포함한다.
본 기술에 의하면 배타적 논리합 회로에 대한 효율적인 설계가 가능하다.
도 1은 종래의 배타적 논리합 회로에 대한 회로도,
도 2는 본 발명의 실시예에 따른 배타적 논리합 회로에 대한 회로도이다.
도 2는 본 발명의 실시예에 따른 배타적 논리합 회로에 대한 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 배타적 논리합 회로의 단위 회로도이다.
상기 도 2에 도시된 배타적 논리합 회로는 디램을 포함한 다양한 메모리 장치뿐만 아니라 통신 설계 분야에도 광범위하게 적용될 수 있음은 물론이다.
본 발명의 실시예에 따른 배타적 논리합 회로는 로우 패스부(10), 하이 패스부(20) 및 디스차지부(30)를 포함한다.
상기 로우 패스부(10)는 제 1 입력단으로 수신하는 제 1 데이터(A)가 로우 레벨인 경우, 제 2 데이터(B)를 출력 노드(ND1)로 인가한다. 그리고 제 2 입력단으로 수신하는 상기 제 2 데이터(B)가 로우 레벨인 경우, 상기 제 1 데이터(A)를 상기 출력 노드(ND1)로 인가한다.
반면, 하이 패스부(20)는 상기 제 1 입력단으로 수신하는 상기 제 1 데이터(A)가 하이 레벨인 경우 상기 제 2 데이터(B)를 제어 노드(ND2)로 인가하고, 상기 제 2 입력단으로 수신하는 제 2 데이터(B)가 하이 레벨인 경우 상기 제 1 데이터(A)를 상기 제어 노드(ND2)로 인가한다. 상기 하이 패스부(20)에 의해 제어 노드(ND2)에 인가된 전압 레벨은, 상기 디스차지부(30)를 제어하는 디스차지 신호(DSC)로 사용된다.
상기 디스차지부(30)는 상기 디스차지 신호(DSC)에 응답하여 상기 출력 노드(ND1)의 전압 레벨을 디스차지시킨다.
결국, 상기 출력 노드(ND1)의 전압 레벨은 상기 로우 패스부(10) 및 상기 하이 패스부(20)에 의해 제어되는 디스차지부(30)에 의해 결정된다. 상기 출력 노드(ND1)의 전압 레벨이 곧 최종 데이터(C)로 출력된다.
본 발명의 실시예에 따른 배타적 논리합 회로의 동작을 설명하면 다음과 같다.
제 1 및 제 2 데이터(A, B)가 모두 로우 레벨인 경우, 상기 로우 패스부(10)에 의해 로우 레벨의 제 1 및 제 2 데이터(A, B)가 출력 노드(ND1)로 인가되므로, 로우 레벨의 최종 데이터(C)가 출력된다.
제 1 및 제 2 데이터(A, B)가 상보 레벨인 경우, 상기 로우 패스부(10)에 의해 하이 레벨의 데이터가 출력 노드(ND1)로 인가되고, 상기 디스차지부(30)가 턴오프되기 때문에 하이 레벨의 최종 데이터(C)가 출력된다.
제 1 및 제 2 데이터(A, B)가 모두 하이 레벨인 경우, 상기 하이 패스부(20)가 하이 레벨의 디스차지 신호(DSC)를 생성하고, 이에 의해 상기 디스차지부(30)가 출력 노드(ND1)을 접지 전압(VSS)으로 디스차지시키기 때문에 로우 레벨의 최종 데이터(C)가 출력된다.
본 발명의 실시예에 따른 배타적 논리합 회로는 구체적으로 CMOS 트랜지스터로 구현될 수 있다.
예컨대, 도 2에 도시된 바와 같이 상기 로우 패스부(10)는 두 개의 피모스 트랜지스터(P1, P2)로 구성될 수 있다. 제 1 피모스 트랜지스터(P1)는 제 1 데이터(A)를 입력 받는 제 1 입력단과 출력 노드(ND1) 사이에 소오스-드레인 경로가 형성되고, 제 2 데이터(B)를 입력 받는 제 2 입력단에 게이트가 연결된다. 제 2 피모스 트랜지스터(P2)는 제 2 데이터(B)를 입력 받는 상기 제 2 입력단과 상기 출력 노드(ND1) 사이에 소오스-드레인 경로가 형성되고, 제 1 데이터(A)를 입력 받는 상기 제 1 입력단에 게이트가 연결된다.
상기 하이 패스부(20)는 두 개의 엔모스 트랜지스터(N1, N2)로 구성될 수 있다. 제 1 엔모스 트랜지스터(N1)는 제 1 데이터(A)를 입력 받는 상기 제 1 입력단과 제어 노드(ND2) 사이에 소오스-드레인 경로가 형성되고, 제 2 데이터(B)를 입력 받는 상기 제 2 입력단에 게이트가 연결된다. 제 2 엔모스 트랜지스터(N2)는 제 2 데이터(B)를 입력 받는 상기 제 2 입력단과 상기 제어 노드(ND2) 사이에 소오스-드레인 경로가 형성되고, 제 1 데이터(A)를 입력 받는 상기 제 1 입력단에 게이트가 연결된다.
상기 디스차지부(30)는 엔모스 트랜지스터(N3)로 구성될 수 있다. 제 3 엔모스 트랜지스터(N3)는 상기 출력 노드(ND1)와 접지(VSS) 사이에 소오스-드레인 경로가 형성되고, 상기 제어 노드(ND2)에 게이트가 연결된다.
CMOS 트랜지스터로 구성된 본 발명의 실시예의 구체적인 동작은 다음과 같다.
제 1 및 제 2 데이터(A, B)가 모두 로우 레벨인 경우, 제 1 및 제 2 피모스 트랜지스터(P1, P2)가 모두 턴온되므로 상기 출력 노드(ND1)에는 로우 레벨의 제 1 및 제 2 데이터(A, B)가 인가된다. 따라서 로우 레벨의 최종 데이터(C)가 출력된다.
제 1 및 제 2 데이터(A, B)가 상보 레벨인 경우, 제 1 및 제 2 피모스 트랜지스터(P1, P2) 중 어느 하나가 턴온되어 하이 레벨의 데이터를 출력 노드(ND1)로 인가한다. 또한, 제 1 및 제 2 엔모스 트랜지스터(N1, N2) 중 어느 하나가 턴온되어 로우 레벨의 디스차지 신호(DSC)를 제어 노드(ND2)로 출력한다. 로우 레벨의 디스차지 신호(DSC)에 의해 제 3 엔모스 트랜지스터(N3)가 턴오프되므로, 결국 하이 레벨의 최종 데이터(C)가 출력된다.
제 1 및 제 2 데이터(A, B)가 모두 하이 레벨인 경우, 제 1 및 제 2 엔모스 트랜지스터(N1, N2)가 모두 턴온므로 상기 제어 노드(ND2)에는 하이 레벨의 제 1 및 제 2 데이터(A, B)가 인가된다. 따라서 하이 레벨의 디스차지 신호(DSC)가 생성되고, 상기 디스차지 신호(DSC)에 의해 제 3 엔모스 트랜지스터(N3)가 턴온된다. 따라서 로우 레벨의 최종 데이터(C)가 출력된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 로우 패스부
20 : 하이 패스부
30 : 디스차지부
20 : 하이 패스부
30 : 디스차지부
Claims (5)
- 제 1 데이터가 로우 레벨인 경우 제 2 데이터를 출력 노드로 인가하고, 상기 제 2 데이터가 로우 레벨인 경우 상기 제 1 데이터를 상기 출력 노드로 인가하는 로우 패스부; 및
상기 제 1 데이터 및 상기 제 2 데이터가 하이 레벨인 경우 상기 출력 노드의 전압 레벨을 디스차지시키는 디스차지부를 포함하는 배타적 논리합 회로. - 제 1 데이터가 로우 레벨인 경우 제 2 데이터를 출력 노드로 인가하고, 상기 제 2 데이터가 로우 레벨인 경우 상기 제 1 데이터를 상기 출력 노드로 인가하는 로우 패스부;
상기 제 1 데이터가 하이 레벨인 경우 상기 제 2 데이터를 디스차지 신호로 출력하고, 상기 제 2 데이터가 하이 레벨인 경우 상기 제 1 데이터를 상기 디스차지 신호로 출력하는 하이 패스부; 및
상기 디스차지 신호에 응답하여 상기 출력 노드의 전압 레벨을 디스차지시키는 디스차지부를 포함하는 배타적 논리합 회로. - 제 2 항에 있어서,
상기 디스차지부는,
상기 디스차지 신호가 하이 레벨인 경우 상기 출력 노드의 전압 레벨을 디스차지시키는 배타적 논리합 회로. - 제 1 입력단과 출력 노드 사이에 소오스-드레인 경로가 형성되고, 제 2 입력단에 게이트가 연결된 제 1 트랜지스터;
상기 제 2 입력단과 상기 출력 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제 1 입력단에 게이트가 연결된 제 2 트랜지스터;
상기 제 1 입력단과 제어 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제 2 입력단에 게이트가 연결된 제 3 트랜지스터;
상기 제 2 입력단과 상기 제어 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제 1 입력단에 게이트가 연결된 제 4 트랜지스터; 및
상기 출력 노드와 접지 사이에 소오스-드레인 경로가 형성되고, 상기 제어 노드에 게이트가 연결된 제 5 트랜지스터를 포함하는 배타적 논리합 회로. - 제 4 항에 있어서,
상기 제 1 및 제 2 트랜지스터는 피모스 트랜지스터이고, 상기 제 3, 4 및 5 트랜지스터는 엔모스 트랜지스터인 배타적 논리합 회로.
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