KR100481846B1 - 익스클루시브 오어/노어 게이트 회로 - Google Patents

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KR100481846B1 KR10-1998-0025175A KR19980025175A KR100481846B1 KR 100481846 B1 KR100481846 B1 KR 100481846B1 KR 19980025175 A KR19980025175 A KR 19980025175A KR 100481846 B1 KR100481846 B1 KR 100481846B1
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Abstract

여기에 개시된 익스클루시브 오어/노어 게이트 회로는 인버터, 트랜스미션 게이트 그리고 삼상 버퍼를 포함한다. 삼상 버퍼는 외부 입력 신호를 받아들이는 입력단들 중 제 2 입력단에 연결되는 입력단과 인버터의 출력단과 제 1 입력단에 연결되는 제어단자들을 포함한다. 이와 같은 구성을 갖는 게이트 회로는 입력 신호가 입력되더라도 삼상 버퍼가 비활성화 상태로 유지되면 전원 단자에서 접지로의 전류 경로를 차단하여 전류 소모를 줄일 수 있다.

Description

익스클루시브 오어/노어 게이트 회로{EXCLUSIVE OR/NOR GATE CIRCUIT}
본 발명은 익스클루시브 오어/노어 게이트 회로 (exclusive OR/NOR gate circuit)에 관한 것으로서, 더 구체적으로는 전력 소모를 줄일 수 있는 익스클루시브 오어/노어 게이트 회로에 관한 것이다.
아더/이븐 패리티 회로(odd/even parity circuit)나 전가산기(full adder)는 익스클루시브 오어 게이트 및 익스클루시브 노어 게이트 회로들(이하 XOR, XNOR로 칭함)로 구성된다. CMOS 로직으로 구현되는 XOR 및 XNOR 게이트 회로는 게이트 크기 뿐만 아니라 전류소모도 많아지게 된다. 상기 문제점을 해결하기 위하여 트랜스미션 게이트를 이용하여 XOR 및 XNOR를 구성하게 되면 CMOS 로직 구현 때보다 전력 소모와 신호 전달의 지연 시간을 줄일 수 있다.
도 1은 XOR의 게이트 회로의 구성을 보여준다
XOR 게이트 회로는 제 1 및 제 2 인버터들 (IV2, IV3) 그리고 제 1 및 제 2 트랜스미션 게이트들 (TG2, TG3)을 포함한다. 제 1 인버터 (IV2)는 제 2 입력 신호 (B)를 받아들이는 제 2 입력단 (2)에 연결되고, 제 2 인버터 (IV3)는 제 1 입력 신호 (A)를 받아들이는 제 1 입력단 (1)에 연결된다. 제 1 트랜스미션 게이트 (TG2)는 제 2 입력단 (2)과 출력단 (3) 사이에 연결되고 제어 단자들이 제 2 입력단 (2) 및 상기 제 1 인버터 (IV2)의 출력단에 각각 연결된다. 그리고 제 2 트랜스미션 게이트 (TG3)는 상기 제 2 인버터(IV3)와 출력단 (3)사이에 연결되고, 제어 단자들이 제 2 입력단 (2)및 제 1 인버터 (IV2)의 출력단에 각각 연결된다.
예를 들어, '10'의 제 1 및 제 2 입력 신호들 (A, B)이 제 1 및 제 2 입력단들 (1, 2)로 입력될 경우, 제 1 트랜스미션 게이트 (TG2)만이 활성화되어 제 1 입력 신호 (A)를 출력단 (3)으로 전달한다. 이때, 출력 신호 Y는()B+A()의 논리에 의해 얻어진다.
도 2는 XNOR의 게이트 회로의 구성을 보여준다.
XNOR 게이트 회로는 제 1 및 제 2 인버터들 (IV12, IV13) 그리고 제 1 및 제 2 트랜스미션 게이트들 (TG12, TG13)로 구성된다. 제 1 및 제 2 인버터들 (IV12, IV13)은 제 2 입력단 (12)과 제 1 입력단 (11)에 각각 연결된다. 제 1 트랜스미션 게이트 (TG12)는 제 1 인버터 (IV12)의 출력단과 출력단 (13) 사이에 연결되고 제어 단자들은 제 2 입력단(12) 및 제 2 인버터(IV13)의 출력단에 각각 연결된다. 상기 제 2 트랜스미션 게이트 (TG13)는 상기 제 1 입력단 (12)과 출력단 (13)사이에 연결되고 제어 단자들은 상기 제 2 입력단 (13)과 제 2 인버터(IV13)의 출력단에 각각 연결된다.
예를 들어 00의 입력 신호들(A, B)이 제 1 및 제 2 입력단(11, 12)으로 입력될 때, 제 1 트랜스미션 게이트 (TG12)만이 활성화되어 제 1 인버터 (IV12)를 통해 반전된 '1'이 출력단 (13)으로 전달된다. 이때, 출력 신호 'Y'는 AB+()()과 같은 논리에 의해 얻어진다.
그러나, 상술한 같이 인버터와 트랜스미션 게이트로 이루어진 XOR 및 XNOR 게이트 회로의 문제점을 도 3을 참조하여 설명한다.
도 3은 인버터와 트랜스미션 게이트를 보여주는 회로도로서, 트랜스미션 게이트 전단에 인버터가 연결되어 있다. 그러므로 트랜스미션 게이트가 E,에 의해 비활성화되어도 인버터는 입력 신호 (C)가 바뀔 때마다 구동되어 불필요한 전류가 소모되는 문제점이 발생하게 된다.
본 발명의 목적은 전력 소모를 줄일 수 있는 익스클루시브 오어/노어 게이트를 제공하기 위한 것이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 익스클루시브 오어 게이트 회로는 제 1 입력단, 제 2 입력단, 출력단, 입력단이 상기 제 2 입력단에 접속되는 인버터, 상기 제 1 입력단과 출력단에 각각 접속되는 입출력단자, 상기 제 2 입력단에 접속되는 정 제어 단자 그리고 상기 인버터의 출력단에 접속되는 부 제어 단자를 갖는 삼상 버퍼 및 상기 제 1 입력단과 출력단에 각각 접속되는 입출력단, 상기 인버터의 출력단에 연결되는 정 제어 단자 그리고 상기 제 2 입력단에 접속되는 부 제어 단자를 갖는 트랜스미션 게이트를 포함한다.
본 발명의 또 다른 특징에 의하면, 익스클루시브 노어 게이트 회로는 제 1 입력단, 제 2 입력단, 출력단, 입력단이 상기 제 2 입력단에 접속되는 인버터, 상기 제 1 입력단과 출력단에 각각 접속되는 입출력단자, 상기 인버터의 출력단에 접속되는 정 제어 단자 그리고 제 2 입력단에 접속되는 부 제어 단자를 갖는 삼상버퍼 및 상기 제 1 입력단과 출력단에 각각 접속되는 입출력단자, 상기 제 2 입력단에 접속되는 정 제어 단자 그리고 상기 인버터의 출력단에 접속되는 부 제어 단자를 갖는 트랜스미션 게이트를 포함한다.
이와 같은 회로에 의해서, XOR 및 XNOR 게이트 회로의 전력 소모를 줄일 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 4 내지 도 9에 의거하여 설명한다.
도 6을 참조하면, 삼상 버퍼 (tri-state buffer)는 E, 신호들이 활성화될 경우에만 인버팅 동작이 이루어지므로 이를 이용하여 구현되는 XOR/XNOR 게이트 회로의 전력 소모가 줄어들게 된다.
도 4는 본 발명에 따른 XOR의 구성을 보여주는 회로도이며, 도 6은 삼상 버퍼의 구성을 보여주는 회로도이다.
도 4를 참조하면, 익스클루시브 오어 게이트 회로 (이하 XOR이라 칭함)는 제 1 및 제 2 입력 신호들 (A, B)을 각각 받아들이는 제 1 및 제 2 입력단들 (31, 32)과 인버터 (IV31), 삼상 버퍼 (TS33) 그리고 트랜스미션 게이트 (TG31)를 포함한다. 제 2 입력단 (32)에 접속되는 인버터 (IV31)의 출력단은 상기 삼상버퍼(TS31)와 트랜스미션 게이트 (TG31)의 제어 단자에 각각 연결된다. 상기 삼상버퍼(TS31)와 트랜스미션 게이트 (TG31)는 제 1 입력단 (31)과 출력단 (33)사이에 연결되어 둘 중의 어느 하나만이 활성화된다.
상기 XOR 게이트 회로는 전체 PMOS 트랜지스터 4개 NMOS 트랜지스터 4개로 구성된다. 예를 들어, '01'의 제 1 및 제 2 입력 신호(AB)가 인가될 경우, 도 6의 삼상버퍼는 '0/1'인E/에 의해 M1', M4'들이 턴온되므로써 제 1 입력단(1)에 입력된 0(A)을 반전시켜 '1'(Y)을 출력한다. 이때, 출력 신호 'Y'는()B+A()의 논리에 의해 얻어진다.
본 발명에 따라 입력단과 출력단 사이에 삼상 버퍼를 연결할 경우, 전원 및 접지단자에 연결되는 트랜지스터들 (M1', M4')이 턴온되어야만 전류가 공급되어 신호 전달이 이루어지게 된다. 이는 종래 인버터와 트랜스미션 게이트들로만 이루어진 회로 구현의 경우 입력 신호가 변할 때마다 구동되던 인버터로 인한 전류 소모를 줄일 수 있다.
도 5는 본 발명에 따른 XNOR 게이트 회로의 구성을 보여주는 회로도이다.
도 5를 참조하면, XNOR 게이트 회로는 인버터 (IV41), 삼상버퍼 (TS41) 그리고 트랜스미션 게이트 (TG41)로 구성된다. 상기 인버터 (IV41)의 입력단이 제 1 및 제 2 입력 신호들(A, B)이 각각 인가되는 제 1 및 제 2 입력단들 (41, 42) 중 상기 제 2 입력단 (42)에 연결된다. 삼상 버퍼 (TS41)는 제 1 입력단 (41)과 출력단 (43) 사이에 연결되고 제어 단자들이 제 2 입력단 (42)과 인버터 (IV41)의 출력단에 각각 연결된다. 그리고 트랜스미션 게이트 (TG41)는 제 1 입력단(41)과 출력단 (43)사이에 연결되고, 제어 단자들이 제 2 입력단 (42)과 인버터 (IV41)의 출력단에 각각 연결된다.
예를 들어 '00'의 입력 신호들(A, B)이 제 1 및 제 2 입력단(41, 42)으로 입력될 때, 삼상 게이트가 활성화되고 트랜스미션 게이트는 비활성화된다. 상기 삼상 버퍼는 도 6과 같이 M1'. M4'가 턴온되어야만 동작하며, 상기와 같은 경우 제 1 입력단(41)의 신호 0을 반전시켜 '1'의 출력 신호 (Y)를 출력한다. 이때, 출력 신호 'Y'는AB+()()과 같은 논리에 의해 얻어진다. 상기 XNOR게이트 회로는 PMOS 트랜지스터 4개, NMOS 트랜지스터 4개로 구성되므로 적은 수의 게이트들을 가지고도 구현이 가능하다.
도 4 및 도 5와 같은 게이트 회로는 삼상 버퍼와 트랜스미션 게이트들이 입력단에 바로 연결되기 때문에 도 1 및 도 2에서 트랜스미션게이트들(TG3, TG12)이 비활성화 상태를 유지하고 있음에도 불구하고 인버팅 동작을 하는 인버터들(IV3, IV12)로 인한 전류 소모를 줄일 수 있다. 이에 대한 전류량이 아래표에 나타내 있다.
[표]
인버터 및 트랜스미션게이트 삼상 버퍼
비활성화 활성화 비활성화 활성화
M1 4.4300E-05A 1.7516E-04A 5.2191E-06A 1.4432E-04A
M2 6.2452E-05A 1.3567E-04A 9.5840E-06A 1.3715E-04A
M3 3.1956E-12A 9.8019E-05A 1.1971E-06A 1.1299E-04A
M4 9.7952E-06A 1.3163E-04A 1.0906E-12A 1.1296E-04A
합계 1.1655E-04A 5.4048E-04A 1.6000E-05A 5.0759E-04A
도 7a 및 도 7d는 도 3과 도 6의 동작을 보여주는 파형도이며, 도 8 및 도 9는 도 3과 도 6의 전류량을 보여주는 비교도이다.
먼저, 도 7a와 같은 입력 신호(C)가 인가된다. 이때 트랜스미션 게이트와 삼상 버퍼의 제어단으로 로우레벨로 천이되는 E와 하이레벨로 천이되는의 신호들이 각각 인가된다.
도 7b는 도 3에 대한 출력이고, 도 7c는 도 6에 대한 출력으로서, 상기 신호들로 인해 트랜스미션 게이트와 삼상 버퍼는 모두 비활성화되어 외부에서 입력된 어떠한 신호도 전달하지 않는다.
도 8a 및 도 8d를 참조하면, 도 3의 트랜스미션 게이트가 비활성화되어도 인버터가 그 앞단에 위치하고 있기 때문에 입력 신호에 따라 M1 또는 M2가 온되어 전류가 소모된다.
도 9a 및 도 9b를 참조하면, 도 6의 삼상 버퍼는 M1', M4'가 오프되므로 전류가 흐르지 않게 된다.
상술한 바와 같이, XOR/XNOR 회로를 인버터, 트랜스미션 게이트 그리고 삼상 버퍼로 구현하게 되면 전류 소모를 줄일 수 있다.
본 발명에 따르면, XOR/XNOR 게이트 회로의 전류 소모를 줄일 수 있다.
도 1은 XOR의 회로도;
도 2는 XNOR의 회로도;
도 3은 인버터 및 트랜스미션 게이트의 회로도;
도 4는 본 발명에 따른 XOR의 회로도;
도 5는 본 발명에 따른 XNOR의 회로도;
도 6은 삼상 버퍼의 회로도; 그리고
도 7은 종래와 본 발명에 따른 XOR및 XNOR의 파형도; 그리고
도 8 및 도 9는 도 3과 도 6의 전류량을 비교하여 보여주는 도면이다.

Claims (2)

  1. 제 1 입력단과;
    제 2 입력단과;
    출력단과;
    입력단이 상기 제 2 입력단에 접속되는 인버터와;
    상기 제 1 입력단과 출력단에 각각 접속되는 입출력단자, 상기 제 2 입력단에 접속되는 정 제어 단자 그리고 상기 인버터의 출력단에 접속되는 부 제어 단자를 갖는 삼상 버퍼 및;
    상기 제 1 입력단과 출력단에 각각 접속되는 입출력단, 상기 인버터의 출력단에 연결되는 정 제어 단자 그리고 상기 제 2 입력단에 접속되는 부 제어 단자를 갖는 트랜스미션 게이트를 포함하는 익스클루시브 오어 게이트 회로.
  2. 제 1 입력단과;
    제 2 입력단과;
    출력단과;
    입력단이 상기 제 2 입력단에 접속되는 인버터와;
    상기 제 1 입력단과 출력단에 각각 접속되는 입출력단자, 상기 인버터의 출력단에 접속되는 정 제어 단자 그리고 제 2 입력단에 접속되는 부 제어 단자를 갖는 삼상 버퍼 및;
    상기 제 1 입력단과 출력단에 각각 접속되는 입출력단자, 상기 제 2 입력단에 접속되는 정 제어 단자 그리고 상기 인버터의 출력단에 접속되는 부 제어 단자를 갖는 트랜스미션 게이트를 포함하는 익스클루시브 노어 게이트 회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6037822A (ja) * 1983-08-10 1985-02-27 Mitsubishi Electric Corp Ｃｍｏｓ論理回路
JPS62111526A (ja) * 1985-11-09 1987-05-22 Mitsubishi Electric Corp バイナリ・グレイ変換回路
JPH01181226A (ja) * 1988-01-13 1989-07-19 Fujitsu Ltd 排他的論理和回路
KR970019082A (ko) * 1995-09-29 1997-04-30 김광호 배타적 논리합 연산장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6037822A (ja) * 1983-08-10 1985-02-27 Mitsubishi Electric Corp Ｃｍｏｓ論理回路
JPS62111526A (ja) * 1985-11-09 1987-05-22 Mitsubishi Electric Corp バイナリ・グレイ変換回路
JPH01181226A (ja) * 1988-01-13 1989-07-19 Fujitsu Ltd 排他的論理和回路
KR970019082A (ko) * 1995-09-29 1997-04-30 김광호 배타적 논리합 연산장치

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