CN117060908A - 射频开关驱动电路及方法 - Google Patents

Abstract

本申请公开了一种射频开关驱动电路、射频开关切换瞬间负压稳定方法，所述射频开关包括第一开关和第二开关，所述射频开关驱动电路用于输入电平控制信号，根据所述电平控制信号向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组，控制所述第一开关导通并且所述第二开关关断；或者控制所述第一开关关断并且所述第二开关导通。本申请方案提供的射频开关驱动电路结构简单、可靠。

Description

射频开关驱动电路及方法

技术领域

本申请涉及电路技术领域，具体涉及一种射频开关驱动电路及方法。

背景技术

射频开关常用于切换单个天线端口的信号分别进入发射器和接收器，由电源电压或电荷泵产生的正压控制开关导通。为增加晶体管的关断力度，需要为晶体管的栅极提供负压偏置，故由电荷泵产生的负压控制开关关断。在开关切换瞬间，会产生较大电流，由电荷泵产生的负压会被一定程度地上拉。为满足开关关断电压要求，需要保证负压上拉幅度不宜过大。因此，保证射频开关切换时负压的稳定性对于信号的发射和接收至关重要，而现有的一些射频开关控制电路通常结构复杂，会消耗更大的电流。

发明内容

本申请实施例提供一种射频开关驱动控制电路及方法，以简化电路结构，实现对射频开关的切换控制。

一方面，本申请实施例提供一种射频开关驱动电路，所述射频开关包括第一开关和第二开关，所述驱动电路用于输入电平控制信号SEL，根据所述电平控制信号SEL向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组，控制所述第一开关导通并且所述第二开关关断；或者控制所述第一开关关断并且所述第二开关导通。

可选地，所述驱动电路包括：电平转换模块、以及分别与所述电平转换模块连接的第一输出模块和第二输出模块，所述第一输出模块连接所述第一开关，所述第二输出模块连接所述第二开关；

所述电平控制信号SEL包括第一逻辑信号din_b1和第二逻辑信号din_bb1，所述第二逻辑信号din_bb1与所述第一逻辑信号din_b1互为反向信号；

所述电平转换模块，用于输入所述电平控制信号SEL，根据所述电平控制信号SEL向所述第一输出模块输出第一偏置电压din_b2，向所述第二输出模块输出第二偏置电压din_bb2；

所述第一输出模块，用于根据所述第一逻辑信号din_b1和所述第一偏置电压din_b2向所述第一开关输出第一控制信号组，以控制所述第一开关的导通和关断；

所述第二输出模块，用于根据所述第二逻辑信号din_bb1和所述第二偏置电压din_bb2向所述第二开关输出第二控制信号组，以控制所述第二开关的导通和关断。

可选地，所述电平转换模块包括：

偏置电压生成单元，用于产生所述第一偏置电压din_b2和所述第二偏置电压din_bb2；

偏置电压输出单元，用于根据所述第一逻辑信号din_b1和所述第二逻辑信号din_bb1将所述第一偏置电压din_b2输出至所述第一输出模块，将所述第二偏置电压din_bb2输出至所述第二输出模块。

可选地，所述偏置电压生成单元包括：第一NMOS管、第二NMOS管、第三NMOS管、以及第四NMOS管；第一NMOS管的栅极与第二NMOS管的栅极连接；第二NMOS管的源极分别与第三NMOS管的栅极和第四NMOS管的漏极连接；第一NMOS管的源极分别与第四NMOS管的栅极和第三NMOS管的漏极连接；第三NMOS管的源极和第四NMOS管的源极分别连接第二电源电压VNEG；

所述偏置电压输出单元包括：第一PMOS管、第二PMOS管、第三PMOS管、以及第四PMOS管；第一PMOS管的源极和第二PMOS管的源极连接第一电源电压VDD；第一PMOS管的漏极与第三PMOS的源极连接；第二PMOS管的漏极与第四PMOS管的源极连接；第三PMOS管的漏极与第一NMOS管的漏极连接；第四PMOS管的漏极与第二NMOS管的漏极连接；第三PMOS管的栅极和第四PMOS管的栅极接地；第一PMOS管的栅极输入所述第一逻辑信号din_b1；第二PMOS管的栅极输入所述第二逻辑信号din_bb1。

可选地，所述第一输出模块包括第一输出端和第二输出端，所述第一输出模块根据所述第一逻辑信号din_b1和所述第一偏置电压din_b2分别从所述第一输出端和所述第二输出端输出所述第一控制信号组中的第一电平信号SG和第二电平信号SB；

所述第二输出模块包括第一输出端和第二输出端，所述第二输出模块根据所述第二逻辑信号din_bb1和所述第二偏置电压din_bb2分别从所述第一输出端和所述第二输出端输出所述第二控制信号组中的第一电平信号PG和第二电平信号PB。

可选地，所述第一输出模块包括：第五PMOS管、第七PMOS管、第五NMOS管、第七NMOS管；第五PMOS管的源极连接第一电源电压VDD，第五PMOS管的栅极输入所述第一逻辑信号din_b1，第五PMOS管的漏极与第七PMOS管的源极连接；第七PMOS管的栅极和第五NMOS管的栅极接地，第七PMOS管的漏极与第五NMOS管控漏极连接、并且连接节点作为所述第一输出模块的第一输出端；第五NMOS管的源极与第七NMOS管的漏极连接、并且连接节点作为所述第一输出模块的第二输出端；第七NMOS管的栅极输入所述第一偏置电压din_b2，第七NMOS管的源极连接第二电源电压VENG；

所述第二输出模块包括：第六PMOS管、第八PMOS管、第六NMOS管、第八NMOS管；第六PMOS管的源极连接第一电源电压VDD，第六PMOS管的栅极输入所述第二逻辑信号din_bb1，第六PMOS管的漏极与第八PMOS管的源极连接；第八PMOS管的栅极和第六NMOS管的栅极接地，第八PMOS管的漏极与第六NMOS管控漏极连接、并且连接节点作为所述第二输出模块的第一输出端；第六NMOS管的源极与第八NMOS管的漏极连接、并且连接节点作为所述第二输出模块的第二输出端；第八NMOS管的栅极输入所述第二偏置电压din_bb2，第八NMOS管的源极连接第二电源电压VENG。

可选地，所述驱动电路还包括：第一延时调整模块、和/或第二延时调整模块；

所述第一延时调整模块，用于对所述电平转换模块输出的所述第一偏置电压din_b2进行延时，输出第一延时信号至所述第一输出模块，在延时期间，使所述第一输出模块输出的第一电平信号SG先放电到0电平，在延时结束后再使所述第一输出模块输出的第一电平信号SG降至第二电源电压VNEG；

所述第二延时调整模块，用于对所述电平转换模块输出的所述第二偏置电压din_bb2进行延时，输出第二延时信号至所述第二输出模块，在延时期间，使所述第二输出模块输出的第一电平信号PG先放电到0电平，在延时结束后再使所述第二输出模块输出的第一电平信号PG降至第二电源电压VNEG。

可选地，所述第一延时调整模块包括：第一延时单元、以及第一调整单元；

所述第一延时单元，用于对所述电平转换模块输出的所述第一偏置电压din_b2进行延时，输出第一延时信号至所述第一输出模块；

所述第一调整单元，设置在所述第一输出模块的第一输出端和地之间，用于在所述延时单元对所述第一偏置电压din_b2进行延时期间，使所述第一输出模块输出的第一电平信号SG先放电到0电平，在延时结束后使所述第一输出模块输出的第一电平信号SG降至第二电源电压VNEG。

可选地，所述第一延时单元包括：电压传输子单元、以及一级或多级延时子单元；

所述电压传输子单元，用于获取所述第一偏置电压din_b2；

所述延时子单元，用于对所述第一偏置电压din_b2进行延时，输出延时电压信号。

可选地，所述第一调整单元包括：开关管和供电单元；

所述开关管，用于根据所述第一逻辑信号din_b1导通或关断，以调整所述第一输出模块输出的第一电平信号SG；

所述供电单元，用于为所述开关管供电。

可选地，所述开关管为NMOS管，所述开关管的栅极输入所述第一逻辑信号din_b1。

可选地，所述供电单元为NMOS管；所述供电单元分别与所述第一输出模块的第一输出端和所述开关管的漏极连接，所述开关管的源极接地。

可选地，所述供电单元为PMOS管，所述供电单元与所述开关管的源极连接，所述开关管的漏极与所述第一输出模块的第一输出端连接。

可选地，所述第二延时调整模块与所述第一延时调整模块的结构相同或不同。

另一方面，本申请实施例还提供一种射频开关驱动方法，所述射频开关包括第一开关和第二开关，所述方法包括：

根据电平控制信号分别向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组；

利用所述第一控制信号组控制所述第一开关导通或关断，同时利用所述第二控制信号组控制所述第二开关关断或导通；

所述第一控制信号组向所述第一开关的控制端输出第一电源电压、向所述第一开关的衬底端输入0电平，控制所述第一开关导通；同时，所述第二控制信号组向所述第二开关的控制端和衬底端输出第二电源电压，控制所述第二开关关断；

所述第一控制信号组向所述第一开关的控制端和衬底端输出第二电源电压，控制所述第一开关关断；同时，所述第二控制信号组向所述第二开关的控制端输出第一电源电压、向所述第二开关的衬底端输入0电平，控制所述第二开关导通；

其中，第一电源电压为正压，第二电源电压为负压。

可选地，所述电平控制信号包括第一逻辑信号和第二逻辑信号；

所述根据电平控制信号分别向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组包括：

根据所述第一逻辑信号和所述第二逻辑信号进行电平转换，得到第一偏置电压和第二偏置电压；

根据所述第一逻辑信号和所述第一偏置电压生成所述第一控制信号组；

根据所述第二逻辑信号和所述第二偏置电压生成所述第二控制信号组。

可选地，所述方法还包括：

对所述第一偏置电压进行延时，并在延时期间，使所述第一控制信号组中的第一电平信号先放电到0电平，在延时结束后再使其降至第二电源电压；和/或

对所述第二偏置电压进行延时，并在延时期间，使所述第二控制信号组中的第一电平信号先放电到0电平，在延时结束后再使其降至第二电源电压。

本申请实施例提供的射频开关驱动电路及方法，根据电平控制信号SEL分别向第一开关输出第一控制信号组SG和SB，向第二开关输出第二控制信号组PG和PB，控制第一开关导通并且第二开关关断；或者控制第一开关关断并且第二开关导通。该电路结构简单、可靠，可方便有效地实现对射频开关的切换控制。

进一步地，通过延时调整模块对电平转换模块输出的第一偏置电压和/或第二偏置电压的延时，并且在延时期间使第一输出模块和/或第二输出模块输出的第一电平信号先放电到0电平，在延时结束后再使其降至负压，可以有效减小射频开关切换瞬间负压上拉幅度，保证射频开关切换时负压的稳定性。

进一步地，对延时调整模块中的调整单元可以采用多种方式实现，从而可以更好地满足各种不同应用的需求。

附图说明

图1是本申请实施例提供的射频开关驱动电路与射频开关的连接结构示意图；

图2是图1所示射频开关驱动电路的一种结构及与射频开关的连接示意图；

图3是图2中所示射频开关驱动电路的一种具体结构示意图；

图4是图1所示射频开关驱动电路的另一种结构及与射频开关的连接示意图；

图5是本申请实施例中第一延时单元的一种结构示意图；

图6是本申请实施例中第一调整单元的一种结构示意图；

图7是图4中所示射频开关驱动电路的一种具体结构示意图；

图8是图4中所示射频开关驱动电路的另一种具体结构示意图；

图9是本申请实施例提供的射频开关驱动方法的一种流程图；

图10是本申请实施例提供的射频开关驱动方法的另一种流程图。

具体实施方式

为使本申请的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本申请的具体实施例做详细的说明。

针对现有的射频开关控制电路为了避免射频开关切换瞬间负压上拉幅度过大的问题使得电路结构复杂的问题，本申请实施例提供一种射频开关驱动电路、射频开关切换瞬间负压稳定方法，利用不同幅度的电平信号控制射频第一开关和第二开关的导通或关断，可以有效地减少射频开关切换瞬间负压上拉幅度。

如图1所示，是本申请实施例提供的射频开关驱动电路与射频开关的连接结构示意图。

该实施例中，射频开关10包括第一开关和第二开关，第一开关两端连接发射和接收端口TRX和天线ANT，第二开关的两端连接发射和接收端口TRX和地GND。

射频开关驱动电路20用于输入电平控制信号SEL，根据所述电平控制信号SEL向所述第一开关输出第一控制信号组SG和SB，向所述第二开关输出第二控制信号组PG和PB，控制所述第一开关导通并且所述第二开关关断；或者控制所述第一开关关断并且所述第二开关导通。

在具体应用中，第一开关和第二开关均可采用开关管，比如MOS管来实现。相应地，第一控制信号组SG和SB分别连接到第一开关的栅极和衬底；第二控制信号组PG和PB分别连接到第二开关的栅极和衬底。

其中，第一控制信号组SG和SB中的第一电平信号SG与第二控制信号组PG和PB中的第一电平信号PG互为反向信号；第一控制信号组SG和SB中的第二电平信号SB与第二控制信号组PG和PB中的第二电平信号PB互为反向信号。

射频开关驱动电路20分别连接第一电源电压VDD、第二电源电压VNEG、以及地GND。其中，第一电源电压VDD为电源或电荷泵产生的正压，第二电源电压VNEG为电荷泵产生的负压。

该实施例中，输入第一开关的第一电平信号SG逻辑为1时等于VDD，逻辑为0时等于VNEG，用于控制第一开关的导通和关断；输入第一开关的第二电平信号SB逻辑为1时等于一个略大于0的正压，记作VDD0，逻辑为0时等于VNEG，接在第一开关的衬底端。

类似地，输入第二开关的第一电平信号PG逻辑为1时等于VDD，逻辑为0时等于VNEG，用于控制第一开关的导通和关断；输入第二开关的第二电平信号PB逻辑为1时等于VDD0，逻辑为0时等于VNEG，接在第二开关的衬底端。

该实施例中，电平控制信号SEL为逻辑1时，整个射频开关10导通，即第一开关导通，第二开关关断，这样TRX信号和ANT信号连通；电平控制信号SEL为逻辑0时，整个射频开关10关断，即第一开关关断，第二开关导通，这样，TRX信号和ANT信号隔离开，并且将TRX信号连接到地GND。通过上述电平控制信号的控制，实现了射频开关的导通与关断。

本申请实施例提供的射频开关驱动电路，可以简单方便地实现对射频开关的切换控制，该电路结构简单，可靠。

图2所示，是图1所示射频开关驱动电路的一种结构及与射频开关的连接示意图。

参照图2，该射频开关驱动电路包括：电平转换模块203、以及分别与所述电平转换模块203连接的第一输出模块201和第二输出模块202。其中，第一输出模块201连接所述第一开关，第二输出模块202连接所述第二开关。

图1中所示的电平控制信号SEL包括图2中的第一逻辑信号din_b1和第二逻辑信号din_bb1，第二逻辑信号din_bb1与第一逻辑信号din_b1互为反向信号。

继续参照图2，该实施例中，电平转换模块203输入上述第一逻辑信号din_b1和第二逻辑信号din_bb1，根据第一逻辑信号din_b1和第二逻辑信号din_bb1向第一输出模块201输出第一偏置电压din_b2，向第二输出模块202输出第二偏置电压din_bb2。

相应地，第一输出模块201根据第一逻辑信号din_b1和第一偏置电压din_b2向所述第一开关输出第一控制信号组SG和SB，以控制所述第一开关的导通和关断；第二输出模块202根据第二逻辑信号din_bb1和第二偏置电压din_bb2向所述第二开关输出第二控制信号组PG和PB，以控制所述第二开关的导通和关断。

该实施例中，电平转换模块203、第一输出模块201和第二输出模块202的工作电压相同，包括第一电源电压VDD、第二电源电压VNEG。

参照图3，是图2中所示射频开关驱动电路的一种具体结构示意图。

该实施例中，图2中的电平转换模块203包括：偏置电压生成单元231和偏置电压输出单元232。其中：

偏置电压生成单元231用于产生第一偏置电压din_b2和第二偏置电压din_bb2；

偏置电压输出单元232用于根据第一逻辑信号din_b1和第二逻辑信号din_bb1将所述第一偏置电压din_b2输出至第一输出模块201，将第二偏置电压din_bb2输出至第二输出模块202。

继续参照图3，在一种非限制性实施例中，偏置电压生成单元231包括：第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、以及第四NMOS管MN4。其中，第一NMOS管MN1的栅极与第二NMOS管MN2的栅极连接；第二NMOS管MN2的源极分别与第三NMOS管MN3的栅极和第四NMOS管MN4的漏极连接；第一NMOS管MN1的源极分别与第四NMOS管MN4的栅极和第三NMOS管MN3的漏极连接；第三NMOS管MN3的源极和第四NMOS管MN4的源极分别连接第二电源电压VNEG。

相应地，偏置电压输出单元232包括：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、以及第四PMOS管MP4。其中，第一PMOS管MP1的源极和第二PMOS管MP2的源极连接第一电源电压VDD；第一PMOS管MP1的漏极与第三PMOS管MP3的源极连接；第二PMOS管MP2的漏极与第四PMOS管MP4的源极连接；第三PMOS管MP3的漏极与第一NMOS管MP1的漏极连接；第四PMOS管MP4的漏极与第二NMOS管MP2的漏极连接；第三PMOS管MP3的栅极和第四PMOS管MP4的栅极接地；第一PMOS管MP1的栅极输入第一逻辑信号din_b1；第二PMOS管MP2的栅极输入第二逻辑信号din_bb1。

继续参照图3，第一输出模块201包括第一输出端和第二输出端，该第一输出模块201根据第一逻辑信号din_b1和第一偏置电压din_b2分别从所述第一输出端和第二输出端输出所述第一控制信号组中的第一电平信号SG和第二电平信号SB。

类似地，第二输出模块202同样包括第一输出端和第二输出端，该第二输出模块202根据第一逻辑信号din_b1和第一偏置电压din_b2分别从所述第一输出端和所述第二输出端输出所述第二控制信号组中的第一电平信号PG和第二电平信号PB。

图3中分别示出了第一输出模块201和第二输出模块202的一种非限制性结构。

如图3所示，第一输出模块201的一种非限制性结构包括：第五PMOS管MP5、第七PMOS管MP7、第五NMOS管MN5、第七NMOS管MN7。其中，第五PMOS管MP5的源极连接第一电源电压VDD，第五PMOS管MP5的栅极输入第一逻辑信号din_b1，第五PMOS管MP5的漏极与第七PMOS管MP7的源极连接；第七PMOS管MP7的栅极和第五NMOS管MN5的栅极接地，第七PMOS管MP7的漏极与第五NMOS管MN5控漏极连接、并且连接节点作为第一输出模块201的第一输出端，输出第一电平信号SG；第五NMOS管MN5的源极与第七NMOS管MN7的漏极连接、并且连接节点作为第一输出模块201的第二输出端，输出第二电平信号SB；第七NMOS管MN7的栅极输入第一偏置电压din_b2，第七NMOS管MN7的源极连接第二电源电压VENG。

如图3所示，第二输出模块202的一种非限制性结构包括：第六PMOS管MP6、第八PMOS管MP8、第六NMOS管MN6、第八NMOS管MN8；第六PMOS管MP6的源极连接第一电源电压VDD，第六PMOS管MP6的栅极输入第二逻辑信号din_bb1，第六PMOS管MP6的漏极与第八PMOS管MP8的源极连接；第八PMOS管MP8的栅极和第六NMOS管MP6的栅极接地，第八PMOS管MP8的漏极与第六NMOS管MP6控漏极连接、并且连接节点作为第二输出模块202的第一输出端，输出第一电平信号PG；第六NMOS管MN6的源极与第八NMOS管MN8的漏极连接、并且连接节点作为第二输出模块202的第二输出端，输出第二电平信号PB；第八NMOS管MN8的栅极输入第二偏置电压din_bb2，第八NMOS管MN8的源极连接第二电源电压VENG。

在具体应用中，可根据实际负载情况，增减对应支路MOS管的宽长比，以提高或降低驱动能力。

继续参照图3，第一逻辑信号din_b1和第二逻辑信号din_bb1互为反向信号。

偏置电压生成单元231中第一NMOS管MN1和第二NMOS管MN2的栅极电压VB是一个略小于0的负压，正常工作时可以保证第一NMOS管MN1、第二NMOS管MN2导通。

图1中的电平控制信号SEL为逻辑1时，第一逻辑信号din_b1为1，第二逻辑信号din_bb1为0，MP2、MP6截止，MP1、MP5导通，MN1、MN2、MP3、MP4常开，第二偏置电压din_bb2被拉高，第一偏置电压din_b2被拉低，故MN7截止，MN8导通。所以SG＝VDD，PG＝VNEG，SB＝VDD0，PB＝VNEG，第一开关导通，第二开关截止。

图1中的电平控制信号SEL为逻辑0时，各节点输出与上述对应反向，从而使MN导通，MN8截止。所以SG＝VNGE，PG＝VDD，SB＝VNEG，PB＝VDD0，第一开关截止，第二开关导通。

进一步地，为了减小射频开关切换瞬间负压上拉幅度，保证射频开关切换时负压的稳定性，在本申请射频开关驱动电路的另一种非限制性实施例中，还可包括：第一延时调整模块、和/或第二延时调整模块。其中：

所述第一延时调整模块用于对电平转换模块203输出的第一偏置电压din_b2进行延时，输出第一延时信号至第一输出模块201，并且在延时期间，使第一输出模块201输出的第一电平信号SG先放电到0电平，在延时结束后再使其降至负压；

所述第二延时调整模块用于对电平转换模块203输出的第二偏置电压din_bb2进行延时，输出第二延时信号至第二输出模块202，并且在延时期间，使第二输出模块202输出的第一电平信号PG先放电到0电平，在延时结束后再使其降至负压。

在实际应用中，所述第二延时调整模块与所述第一延时调整模块的结构可以相同或不同，对此本申请实施例不做限定。

如图4所示，是图1所示射频开关驱动电路的另一种结构及与射频开关的连接示意图。

该实施例中，利用上述第一延时调整模块用于对电平转换模块203输出的第一偏置电压din_b2进行延时，并调整第一输出模块201输出的第一电平信号SG。

所述第一延时调整模块包括第一延时单元241和第一调整单元242。其中：

第一延时单元241用于对电平转换模块203输出的第一偏置电压din_b2进行延时，输出第一延时信号至第一输出模块201；

第一调整单元242设置在第一输出模块201的第一输出端和地之间，用于在第一延时单元241对所述第一偏置电压din_b2进行延时期间，使第一输出模块201输出的第一电平信号SG先放电到0电平，在延时结束后再使第一电平信号SG降至负压。

参照图5和图6，图5示出了上述第一延时单元的一种结构示意图，图6示出了上述第一调整单元的一种结构示意图。

如图5所示，第一延时单元241包括：电压传输子单元2411、以及一级或多级延时子单元2412，图5中示出了一级延时子单元。其中：

电压传输子单元2411用于获取第一偏置电压din_b2；

延时子单元2412用于对第一偏置电压din_b2进行延时，输出延时电压信号din_b2至图4中的第一传输模块201。

如图6所示，第一调整单元242包括：开关管2421和供电单元2422。其中：

开关管2421用于根据第一逻辑信号din_b1导通或关断，以调整所述第一输出模块输出的第一电平信号SG；

供电单元2422用于为所述开关管2421供电。

在具体应用中，上述第一调整单元242可以有多种方式实现，下面分别举例说明。

参照图7，图7是图4中所示射频开关驱动电路的一种具体结构示意图，同时参照图4、图5和图6。

如图7所示，该实施例中，图5中所示的电压传输子单元2411包括两个PMOS管MP9、MP10和一个NMOS管MN9。PMOS管MP9的源极接地GND，PMOS管MP9的漏极与PMOS管MP10的源极连接，NMOS管MN9的源极连接第二电源电压VNEG；PMOS管MP10的栅极与NMOS管MN9的栅极连接，并且连接节点作为所述电压传输子单元2411的输入端；PMOS管MP10的漏极与NMOS管MN9的漏极连接、并且连接节点A作为所述电压传输子单元的输出端，连接至第一级延时子单元的输入端。

图7所示示例中，所述多级延时子单元2412包括两级，两级延时子单元的结构相同，均包括一对PMOS管和NMOS管，两个MOS管的栅极相连并作为延时子单元的输入端(比如图5中的节点A)，两个MOS管的漏极相连并作为延时子单元的输出端(如图5中的节点B)。

由于经过电压传输子单元2411和两级延时子单元会对输入的偏置电压进行三次反相，而第一偏置电压din_b2与第二偏置电压din_bb2互为反相，因此，在该实施例中，可在电压传输子单元的输入端2411，即MN9的栅极，直接输入第二偏置电压din_bb2。

如图7所示，第一级延时子单元包括PMOS管MP11和NMOS管MN10，第二级延时子单元包括PMOS管MP12和NMOS管MN11。经过两级延时，最终输出第一延时信号din_b3至第一输出模块201。

图7所示示例中，所述开关管2421采用NMOS管，即图7中的NMOS管MN13，NMOS管MN13的栅极输入第一逻辑信号din_b1，NMOS管MN13的源极接地GND；所述供电单元2422采用NMOS管，即图7中的NMOS管MN12，NMOS管MN12采用二极管接法，即NMOS管MN12的栅极和源极相连，并且连接第一输出模块的第一输出端，输入第一电平信号SG，NMOS管MN12的漏极与NMOS管MN13的漏极连接。

该实施例中，PMOS管MP9的栅极电压VBP来自于电流偏置电路，所述电流偏置电路产生一个微小电流，通过PMOS管MP9复制过来，使MN9、MP10构成的反相器的输出节点A在由低到高变化期间产生一个延时，同理，MN10、MP12采用较小宽长比，使节点B点在由高变低期间产生一个延时；最终使第一延时信号din_b3在由低到高变化期间相对于第一偏置电压din_b2产生一个延时。

需要说明的是，在具体应用中，可根据实际需求，调整偏置电流的大小，改变延时子单元的级数和/或通过增加RC延时等诸多方式来改变延时的时间。

在电平控制信号SEL由高到低切换时，第一逻辑信号din_b1变为高电平，MN13导通，第一电平信号SG通过MN12、MN13放电到GND；几乎同时第二偏置电压din_bb2变低，经过MN9、MP10，MN10、MP11，MN11、MP12这三级反相器和延时，故第一延时信号din_b3延后于第一逻辑信号din_b1变高。于是第一电平信号SG在由VDD变到VNEG期间可以分为先后两个阶段，第一阶段为MN13导通，第一电平信号SG通过二极管MN12、开关管MN13放电到0电平，最终停留在二极管阈值电压附近，约为0.7V；第二阶段为MN7延后MN13导通，此时第一电平信号SG电压通过MN5、MN7继续下降直至稳定到第二电源电压VNEG，开关切换完成。

图7所示实施例提供的射频开关驱动电路，第一电平信号SG由高变低的过程是先降至0电平，再降至第二电源电压VNEG。在第一电平信号SG由高到低(即从VDD变到VNEG)的过程中，先使其从VDD降至0电平，由于这段时间内没有负压参与，不会对负压产生影响，之后再使其由0电平降至VNEG。相对于使第一电平信号SG从VDD直接降至VNEG，可以大幅度减少开关切换时对负压的影响。

参照图8，图8是图4中所示射频开关驱动电路的一种具体结构示意图，同时参照图4、图5和图6。

图8所示实施例中，所述第一延时单元与图7所示实施例中相同，在此不再赘述。所不同的是，在该实施例中，所述第一调整单元由一个NMOS管和一个PMOS管来实现。

参照图8，所述开关管2421与图7所示实施例中相同，采用NMOS管，即图8中的NMOS管MN13，NMOS管MN13的栅极输入第一逻辑信号din_b1，NMOS管MN13的漏极连接第一输出模块的第一输出端，输入第一电平信号SG，NMOS管MN13的源极连接PMOS管MP13的漏极。

该实施例中，所述供电单元2422采用PMOS管，即图8中的PMOS管MP13，PMOS管MP13的栅极输入第一延迟信号din_b3，PMOS管MP13的源极接地GND。

在上述延时期间内，MN13、MP13共同导通，可利用地GND将第一电平信号SG下拉至0电平附近，因此可以进一步减小开关切换时对负压的影响。

需要说明的是，应用于第二输出模块的第二延时调整模块与上述第一延时调整模块的原理相同，具体结构可以相同或不同，对此本申请实施例不做限定。

若SG和PG支路同时采用上述延时调整结构，将达到最优效果。在具体应用中，可以综合考虑两支路所接开关管的数量、性能和面积，进行折衷考虑。

利用本申请实施例提供的射频开关驱动电路，可以有效减小射频开关切换瞬间负压上拉幅度，保证射频开关切换时负压的稳定性。而且该电路结构简单、可靠。

同样要求下，利用本申请实施例提供的射频开关驱动电路可大幅度减小负压到地电容的面积。负压到地电容越大，负压稳定效果越好，可以保证射频开关切换的稳定性和可靠性。

相应地，本申请实施例还提供一种射频开关驱动方法，如图9所示，是该方法的一种流程图，包括以下步骤：

步骤901，根据电平控制信号分别向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组；

步骤902，利用所述第一控制信号组控制所述第一开关导通或关断，同时利用所述第二控制信号组控制所述第二开关关断或导通。具体如下：

所述第一控制信号组向所述第一开关的控制端输出第一电源电压VDD、向所述第一开关的衬底端输入0电平，控制所述第一开关导通；同时，所述第二控制信号组向所述第二开关的控制端和衬底端输出第二电源电压VNEG，控制所述第二开关关断；

所述第一控制信号组向所述第一开关的控制端和衬底端输出第二电源电压VNEG，控制所述第一开关关断；同时，所述第二控制信号组向所述第二开关的控制端输出第一电源电压VDD、向所述第二开关的衬底端输入0电平，控制所述第二开关导通；

其中，第一电源电压VDD为正压，第二电源电压VNEG为负压。

在一种具体实施例中，所述电平控制信号包括第一逻辑信号din_b1和第二逻辑信号din_bb1。

相应地，上述步骤901具体可以包括以下步骤：

根据所述第一逻辑信号din_b1和所述第二逻辑信号din_bb1进行电平转换，得到第一偏置电压din_b2和第二偏置电压din_bb2；

根据所述第一逻辑信号din_b1和所述第一偏置电压din_b2生成所述第一控制信号组；

根据所述第二逻辑信号din_bb1和所述第二偏置电压din_bb2生成所述第二控制信号组。

进一步地，为了减小射频开关切换瞬间负压上拉幅度，保证射频开关切换时负压的稳定性，本申请射频开关驱动方法的另一种非限制性实施例的流程图如图10所示，包括以下步骤：

步骤1001，根据第一逻辑信号din_b1和第二逻辑信号din_bb1进行电平转换，得到第一偏置电压din_b2和第二偏置电压din_bb2；

步骤1002，对第一偏置电压din_b2进行延时，根据第一逻辑信号din_b1和第一延时信号生成第一控制信号组；并在延时期间，使第一控制信号组中的第一电平信号SG先放电到0电平，在延时结束后再使其降至第二电源电压VNEG；

步骤1003，对第二偏置电压din_bb2进行延时，根据第二逻辑信号din_bb1和第二延时信号生成第二控制信号组；并在延时期间，使第二控制信号组中的第一电平信号PG先放电到0电平，在延时结束后再使其降至第二电源电压VNEG。

需要说明的是，上述步骤1002和步骤1003中的延时及对信号调整可以择一选用，也可以同时使用，对此本申请实施例不做限定。

另外，需要说明的是，上述图9和图10中各步骤的序号并非表示时间上的先后顺序，只是为了便于描述，对信号的逻辑关系的一种表示。

在具体实施中，上述射频开关驱动电路可以应用于网络设备和/或用户设备中相应功能的芯片，例如SOC(System-On-a-Chip，片上系统)、基带芯片、芯片模组等。

在具体实施中，关于上述实施例中描述的各个装置、产品包含的各个模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。例如，对于应用于或集成于芯片的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于芯片模组的同一组件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于终端的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于终端内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。

本申请实施例中出现的“多个”是指两个或两个以上。

本申请实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本申请实施例中对设备个数的特别限定，不能构成对本申请实施例的任何限制。

应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

上述实施例，可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令或计算机程序。在计算机上加载或执行所述计算机指令或计算机程序时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线或无线方式向另一个网站站点、计算机、服务器或数据中心进行传输。

应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法、装置和系统，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理布置，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的部分步骤。

虽然本申请披露如上，但本申请并非限定于此。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各种更动与修改，因此本申请的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种射频开关驱动电路，所述射频开关包括第一开关和第二开关，其特征在于，所述驱动电路用于输入电平控制信号(SEL)，根据所述电平控制信号(SEL)向所述第一开关输出第一控制信号组(SG，SB)，向所述第二开关输出第二控制信号组(PG，PB)，控制所述第一开关导通并且所述第二开关关断；或者控制所述第一开关关断并且所述第二开关导通。

2.根据权利要求1所述的射频开关驱动电路，其特征在于，所述驱动电路包括：电平转换模块、以及分别与所述电平转换模块连接的第一输出模块和第二输出模块，所述第一输出模块连接所述第一开关，所述第二输出模块连接所述第二开关；

所述电平控制信号(SEL)包括第一逻辑信号(din_b1)和第二逻辑信号(din_bb1)，所述第二逻辑信号(din_bb1)与所述第一逻辑信号(din_b1)互为反向信号；

所述电平转换模块，用于输入所述电平控制信号(SEL)，根据所述电平控制信号(SEL)向所述第一输出模块输出第一偏置电压(din_b2)，向所述第二输出模块输出第二偏置电压(din_bb2)；

所述第一输出模块，用于根据所述第一逻辑信号(din_b1)和所述第一偏置电压(din_b2)向所述第一开关输出第一控制信号组(SG，SB)，以控制所述第一开关的导通和关断；

所述第二输出模块，用于根据所述第二逻辑信号(din_bb1)和所述第二偏置电压(din_bb2)向所述第二开关输出第二控制信号组(PG，PB)，以控制所述第二开关的导通和关断。

3.根据权利要求2所述的射频开关驱动电路，其特征在于，所述电平转换模块包括：

偏置电压生成单元，用于产生所述第一偏置电压(din_b2)和所述第二偏置电压(din_bb2)；

偏置电压输出单元，用于根据所述第一逻辑信号(din_b1)和所述第二逻辑信号(din_bb1)将所述第一偏置电压(din_b2)输出至所述第一输出模块，将所述第二偏置电压(din_bb2)输出至所述第二输出模块。

4.根据权利要求3所述的射频开关驱动电路，其特征在于：

所述偏置电压生成单元包括：第一NMOS管、第二NMOS管、第三NMOS管、以及第四NMOS管；第一NMOS管的栅极与第二NMOS管的栅极连接；第二NMOS管的源极分别与第三NMOS管的栅极和第四NMOS管的漏极连接；第一NMOS管的源极分别与第四NMOS管的栅极和第三NMOS管的漏极连接；第三NMOS管的源极和第四NMOS管的源极分别连接第二电源电压(VNEG)；

所述偏置电压输出单元包括：第一PMOS管、第二PMOS管、第三PMOS管、以及第四PMOS管；第一PMOS管的源极和第二PMOS管的源极连接第一电源电压(VDD)；第一PMOS管的漏极与第三PMOS的源极连接；第二PMOS管的漏极与第四PMOS管的源极连接；第三PMOS管的漏极与第一NMOS管的漏极连接；第四PMOS管的漏极与第二NMOS管的漏极连接；第三PMOS管的栅极和第四PMOS管的栅极接地；第一PMOS管的栅极输入所述第一逻辑信号(din_b1)；第二PMOS管的栅极输入所述第二逻辑信号(din_bb1)。

5.根据权利要求2所述的射频开关驱动电路，其特征在于，

所述第一输出模块包括第一输出端和第二输出端，所述第一输出模块根据所述第一逻辑信号(din_b1)和所述第一偏置电压(din_b2)分别从所述第一输出端和所述第二输出端输出所述第一控制信号组(SG，SB)中的第一电平信号(SG)和第二电平信号(SB)；

所述第二输出模块包括第一输出端和第二输出端，所述第二输出模块根据所述第二逻辑信号(din_bb1)和所述第二偏置电压(din_bb2)分别从所述第一输出端和所述第二输出端输出所述第二控制信号组(PG，PB)中的第一电平信号(PG)和第二电平信号(PB)。

6.根据权利要求5所述的射频开关驱动电路，其特征在于，

所述第一输出模块包括：第五PMOS管、第七PMOS管、第五NMOS管、第七NMOS管；第五PMOS管的源极连接第一电源电压(VDD)，第五PMOS管的栅极输入所述第一逻辑信号(din_b1)，第五PMOS管的漏极与第七PMOS管的源极连接；第七PMOS管的栅极和第五NMOS管的栅极接地，第七PMOS管的漏极与第五NMOS管控漏极连接、并且连接节点作为所述第一输出模块的第一输出端；第五NMOS管的源极与第七NMOS管的漏极连接、并且连接节点作为所述第一输出模块的第二输出端；第七NMOS管的栅极输入所述第一偏置电压(din_b2)，第七NMOS管的源极连接第二电源电压(VENG)；

所述第二输出模块包括：第六PMOS管、第八PMOS管、第六NMOS管、第八NMOS管；第六PMOS管的源极连接第一电源电压(VDD)，第六PMOS管的栅极输入所述第二逻辑信号(din_bb1)，第六PMOS管的漏极与第八PMOS管的源极连接；第八PMOS管的栅极和第六NMOS管的栅极接地，第八PMOS管的漏极与第六NMOS管控漏极连接、并且连接节点作为所述第二输出模块的第一输出端；第六NMOS管的源极与第八NMOS管的漏极连接、并且连接节点作为所述第二输出模块的第二输出端；第八NMOS管的栅极输入所述第二偏置电压(din_bb2)，第八NMOS管的源极连接第二电源电压(VENG)。

7.根据权利要求5所述的射频开关驱动电路，其特征在于，所述驱动电路还包括：第一延时调整模块、和/或第二延时调整模块；

所述第一延时调整模块，用于对所述电平转换模块输出的所述第一偏置电压(din_b2)进行延时，输出第一延时信号至所述第一输出模块，在延时期间，使所述第一输出模块输出的第一电平信号(SG)先放电到0电平，在延时结束后再使所述第一输出模块输出的第一电平信号(SG)降至第二电源电压(VNEG)；

所述第二延时调整模块，用于对所述电平转换模块输出的所述第二偏置电压(din_bb2)进行延时，输出第二延时信号至所述第二输出模块，在延时期间，使所述第二输出模块输出的第一电平信号(PG)先放电到0电平，在延时结束后再使所述第二输出模块输出的第一电平信号(PG)降至第二电源电压(VNEG)。

8.根据权利要求7所述的射频开关驱动电路，其特征在于，所述第一延时调整模块包括：第一延时单元、以及第一调整单元；

所述第一延时单元，用于对所述电平转换模块输出的所述第一偏置电压(din_b2)进行延时，输出第一延时信号至所述第一输出模块；

所述第一调整单元，设置在所述第一输出模块的第一输出端和地之间，用于在所述延时单元对所述第一偏置电压(din_b2)进行延时期间，使所述第一输出模块输出的第一电平信号(SG)先放电到0电平，在延时结束后使所述第一输出模块输出的第一电平信号(SG)降至第二电源电压(VNEG)。

9.根据权利要求8所述的射频开关驱动电路，其特征在于，所述第一延时单元包括：电压传输子单元、以及一级或多级延时子单元；

所述电压传输子单元，用于获取所述第一偏置电压(din_b2)；

所述延时子单元，用于对所述第一偏置电压(din_b2)进行延时，输出延时电压信号。

10.根据权利要求8所述的射频开关驱动电路，其特征在于，所述第一调整单元包括：开关管和供电单元；

所述开关管，用于根据所述第一逻辑信号(din_b1)导通或关断，以调整所述第一输出模块输出的第一电平信号(SG)；

所述供电单元，用于为所述开关管供电。

11.根据权利要求10所述的射频开关驱动电路，其特征在于，所述开关管为NMOS管，所述开关管的栅极输入所述第一逻辑信号(din_b1)。

12.根据权利要求11所述的射频开关驱动电路，其特征在于，所述供电单元为NMOS管；所述供电单元分别与所述第一输出模块的第一输出端和所述开关管的漏极连接，所述开关管的源极接地。

13.根据权利要求11所述的射频开关驱动电路，其特征在于，所述供电单元为PMOS管，所述供电单元与所述开关管的源极连接，所述开关管的漏极与所述第一输出模块的第一输出端连接。

14.根据权利要求7所述的射频开关驱动电路，其特征在于，所述第二延时调整模块与所述第一延时调整模块的结构相同或不同。

15.一种射频开关驱动方法，其特征在于，所述射频开关包括第一开关和第二开关，所述方法包括：

根据电平控制信号分别向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组；

利用所述第一控制信号组控制所述第一开关导通或关断，同时利用所述第二控制信号组控制所述第二开关关断或导通；

所述第一控制信号组向所述第一开关的控制端输出第一电源电压(VDD)、向所述第一开关的衬底端输入0电平，控制所述第一开关导通；同时，所述第二控制信号组向所述第二开关的控制端和衬底端输出第二电源电压(VNEG)，控制所述第二开关关断；

所述第一控制信号组向所述第一开关的控制端和衬底端输出第二电源电压(VNEG)，控制所述第一开关关断；同时，所述第二控制信号组向所述第二开关的控制端输出第一电源电压(VDD)、向所述第二开关的衬底端输入0电平，控制所述第二开关导通；

其中，第一电源电压(VDD)为正压，第二电源电压(VNEG)为负压。

16.根据权利要求15所述的射频开关驱动方法，其特征在于，所述电平控制信号包括第一逻辑信号(din_b1)和第二逻辑信号(din_bb1)；

所述根据电平控制信号分别向所述第一开关输出第一控制信号组，向所述第二开关输出第二控制信号组包括：

根据所述第一逻辑信号(din_b1)和所述第二逻辑信号(din_bb1)进行电平转换，得到第一偏置电压(din_b2)和第二偏置电压(din_bb2)；

根据所述第一逻辑信号(din_b1)和所述第一偏置电压(din_b2)生成所述第一控制信号组；

根据所述第二逻辑信号(din_bb1)和所述第二偏置电压(din_bb2)生成所述第二控制信号组。

17.根据权利要求16所述的射频开关驱动方法，其特征在于，所述方法还包括：

对所述第一偏置电压(din_b2)进行延时，并在延时期间，使所述第一控制信号组中的第一电平信号(SG)先放电到0电平，在延时结束后再使其降至第二电源电压(VNEG)；和/或

对所述第二偏置电压(din_bb2)进行延时，并在延时期间，使所述第二控制信号组中的第一电平信号(PG)先放电到0电平，在延时结束后再使其降至第二电源电压(VNEG)。