JP4128473B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4128473B2
JP4128473B2 JP2003062283A JP2003062283A JP4128473B2 JP 4128473 B2 JP4128473 B2 JP 4128473B2 JP 2003062283 A JP2003062283 A JP 2003062283A JP 2003062283 A JP2003062283 A JP 2003062283A JP 4128473 B2 JP4128473 B2 JP 4128473B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
connection
semiconductor
semiconductor device
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003062283A
Other languages
English (en)
Other versions
JP2004273760A5 (ja
JP2004273760A (ja
Inventor
勝彦 宍戸
始修 西村
久和 小谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2003062283A priority Critical patent/JP4128473B2/ja
Priority to US10/791,805 priority patent/US7105929B2/en
Priority to CNB2004100282131A priority patent/CN100343992C/zh
Publication of JP2004273760A publication Critical patent/JP2004273760A/ja
Publication of JP2004273760A5 publication Critical patent/JP2004273760A5/ja
Application granted granted Critical
Publication of JP4128473B2 publication Critical patent/JP4128473B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する発明であって、より特定的には、それぞれが略同じ外形を有しており、かつそれぞれの一方の主面上に集積回路が形成された複数の半導体チップを積層配置して構成される半導体装置に関する発明である。
【０００２】
【従来の技術】
近年、半導体装置において、複数の機能の異なる半導体チップを一つの半導体装置に実装することにより、当該半導体装置を小型化させると共に、当該半導体装置内で半導体チップ同士が直接にデータの入出力を行い、半導体装置全体として高機能なシステムを構築する「システム・イン・パッケージ技術」の重要性が高まってきている。
【０００３】
ここで、上記「システム・イン・パッケージ技術」が適用された従来の半導体装置としては、特許文献１に記載の半導体装置が存在する。当該特許文献１に記載の半導体装置は、当該特許文献１の図１（ａ）に示されるように、メモリチップ１４およびマイコンチップ１５がそれぞれの回路面が対向しない状態で貼り合わされる。そして、メモリチップ１４およびマイコンチップ１５のそれぞれから導出された金属細線が、導電体である共通リード２４を介して電気的に接続される。これにより、当該メモリチップ１４とマイコンチップ１５とが電気的に接続される。
【０００４】
【特許文献１】
特開２００３−２３１３６号公報（第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置では、導電体である共通リード２４は、外部端子２５やダイパッド４から独立した部品であるので、当該半導体装置内で固定されるために特許文献１の図１（ａ）に示される絶縁性材料２６により固定されなければならなかった。その為、当該半導体装置では、部品点数が増加するという問題があった。さらに、当該半導体装置では、共通リード２４が、メモリチップ１４とマイコンチップ１５との両方に対して金属細線により接続されるので、当該共通リード２４をメモリチップ１４とマイコンチップ１５との両方に対して、精密に位置合わせしなくてはならなかった。このような共通リード２４の精密な位置あわせは、当該半導体装置の迅速な製造の妨げとなっていた。
【０００６】
そこで、本発明の目的は、部品点数を押さえることができると共に、作成容易である複数の半導体チップが内部接続された半導体装置を提供することである。
【０００７】
【課題を解決するための手段および発明の効果】
第１の発明は、それぞれが略同じ外形を有しており、かつそれぞれの一方の主面上に集積回路が形成された複数の半導体チップを積層配置して構成される半導体装置であって、
一部分に導電部分を含み、複数の半導体チップに対してさらに積層配置される非導電層と、
非導電層に設けられた導電部分を介して、複数の半導体チップの集積回路同士を内部接続する内部接続部分とを備え、
非導電層に設けられた導電部分は、複数の半導体チップの集積回路間の内部接続のみを中継し、
導電部分は、複数の半導体チップが非導電層と共に積層配置されたときに、複数の半導体チップの外形よりも外側に位置する部分に導電体のめっきが施されることにより形成され、
複数の半導体チップの外形よりも外側に位置する部分は、複数の半導体チップの外形から外側に非導電層の一部を突出させて形成された凸部であることを特徴とする。
【０００８】
上記第１の発明によれば、非導電体の一部に導電部分が設けられているので、半導体チップ等の組み立て時に当該導電部分の位置合わせを別途行う必要がなくなる。また、当該導電部分は、非導電体に設けられているので、部品点数の削減にもつながる。さらに、当該導電部分は、半導体装置の外部接続には用いられないので、従来の半導体装置のように、内部接続の為に外部接続用のリード線を無駄にする必要がなくなる。
また、非導電層の凸型に形成された部分が導電部分となるので、非導電体の近傍に導電部分を設けることが可能となる。その結果、半導体チップの集積回路と導電部分との距離を短くすることができる。
【００２８】
第２の発明は、第１の発明において、複数の半導体チップおよび非導電層は、パッケージにより覆われており、
非導電層は、複数の半導体チップが載置される部分をパッケージに固定するための複数の支持部をさらに含み、
複数の支持部は、互いにブリッジによって連結されており、
半導体チップの外形よりも外側に位置する部分は、ブリッジであることを特徴とする。
【００２９】
上記第２の発明によれば、導電部分がブリッジに設けられる。ブリッジは、複数の支持部を連結するように作成されるので、形状にバリエーションを持たせることが可能となる。その結果、導電部分の配置にもバリエーションを持たせることが可能となる。
【００３０】
第３の発明は、第１及び第２の発明において、導電体のめっきは、金属めっきであることを特徴とする。
【００３１】
上記第３の発明によれば、金属めっきにより導電部分が形成されるので、安価でかつ簡単に当該導電部分の作成が可能となる。
【００４０】
第４の発明は、それぞれが略同じ外形を有しており、かつそれぞれの一方の主面上に集積回路が形成された複数の半導体チップを積層配置して構成される半導体装置であって、
一部分に導電部分を含み、複数の半導体チップに対してさらに積層配置される非導電層と、
非導電層に設けられた導電部分を介して、複数の半導体チップの集積回路同士を内部接続する内部接続部分とを備え、
非導電層に設けられた導電部分は、複数の半導体チップの集積回路間の内部接続のみを中継し、
複数の半導体チップは、第１の半導体チップと第２の半導体チップとによって構成され、
内部接続部分は、第１の半導体チップと導電部分とを接続する第１の接続部と、第２の半導体チップと導電部分とを接続する第２の半導体チップ上に設けられた金属製のバンプである第２の接続部とを含み、
第１の半導体チップは、その集積回路が形成されていない方の主面が非導電層の一方主面と対向するように積層配置され、
第２の半導体チップは、その集積回路が形成された主面が非導電層の他方主面と対向するように重ねて配置され、
非導電層は、第２の半導体チップと非導電層とが積層配置されたときに、バンプが接触する部分に貫通した孔があけられて、孔に導電体が埋め込まれることにより形成される導電体部と、第１の半導体チップが積層配置される側の主面内において、導電体部と第１の接続部とを導電可能な状態に接続する回路とを含む。
【００４１】
上記第４の発明によれば、非導電体の一部に導電部分が設けられているので、半導体チップ等の組み立て時に当該導電部分の位置合わせを別途行う必要がなくなる。また、当該導電部分は、非導電体に設けられているので、部品点数の削減にもつながる。さらに、当該導電部分は、半導体装置の外部接続には用いられないので、従来の半導体装置のように、内部接続の為に外部接続用のリード線を無駄にする必要がなくなる。また、第１の半導体チップと第２の半導体チップとにより構成される半導体装置において、互いの集積回路を内部接続することが可能となる。また、２つの半導体装置の集積回路が形成された面が同じ方向を向いている場合であっても、内部接続することが可能となる。
【００４６】
【発明の実施の形態】
本発明の各実施形態に係る半導体装置は、複数の半導体チップを含んでおり、当該複数の半導体チップの集積回路面が互いに内部接続されている。ここで、内部接続とは、複数の半導体チップを含む半導体装置において、各半導体チップの集積回路同士が連動して動作ができるように、互いの集積回路が当該半導体装置内部で接続されることである。それでは、以下に、このような複数の半導体チップが内部接続された各実施形態に係る半導体装置について説明する。
【００４７】
（第１の実施形態）
それでは、以下に、本発明の第１の実施形態に係る半導体装置について、図１および２を用いて説明する。
【００４８】
ここで、図１は、本実施形態に係る半導体装置の部品を示した図である。図１（ａ）は、第１の半導体チップ１０２の外観斜視図である。図１（ｂ）は、ダイパッド１０７の外観斜視図である。図１（ｃ）は、第２の半導体チップ１０３の外観斜視図であり、左側の図が表面を示し、右側の図が裏面を示す。本実施形態に係る半導体装置は、図１（ａ）に示される第１の半導体チップ１０２と、図１（ｂ）に示されるダイパッド１０７と、図１（ｃ）に示される第２の半導体チップ１０３とが貼り合わされることにより作成される。それでは、以下に、各部品の詳細について説明する。
【００４９】
第１の半導体チップ１０２は、図１（ａ）の紙面表面方向の面に回路が形成されており、外部あるいは第２の半導体チップ１０３と接続するための接続パッド１０８を回路面内に含む。ダイパッド１０７は、第１の半導体チップ１０２および第２の半導体チップ１０３を載置するための非導電性のマウントである。当該ダイパッド１０７は、マウント部１１１と、当該マウント部１１１に設けられた導電性の接続部１１０を含んでいる。当該マウント部１１１は、第１の半導体チップ１０２および第２の半導体チップ１０３と略同じ外形をしており、図１の表面方向の面に第１の半導体チップ１０２が貼り合わされ、図１の裏面方向の面に第２の半導体チップ１０３が貼り合わされる。当該導電性の接続部１１０は、非導電体の凸部に金属めっきが施されることにより形成される。第２の半導体チップ１０３は、第１の半導体チップ１０２と略同サイズであって、図１（ｃ）の紙面裏面方向の面に回路が形成されており、第１の半導体チップ１０２と同様に、外部あるいは第１の半導体チップ１０２と接続するための接続パッド１０９を回路面内に含む。
【００５０】
それでは、以下に、本実施形態に係る半導体装置の構成について説明する。図２は、本実施形態に係る半導体装置の外観斜視図である。
【００５１】
本実施形態に係る半導体装置は、パッケージ１０１、第１の半導体チップ１０２、第２の半導体チップ１０３、チップ間接続ワイヤー１０４ａ，ｂ、外部接続ワイヤー１０５、外部導出リード１０６およびダイパッド１０７を備える。また、第１の半導体チップ１０２は、接続パッド１０８を含む。第２の半導体チップ１０３は、接続パッド１０９を含む。ダイパッド１０７は、マウント部１１１および接続部１１０を含む。なお、本実施形態に係る半導体装置では、ダイパッド１０７の外枠部分を省略してある。これは、当該部分は、パッケージ１０１でされた後にカットされるからである。また、接続部１１０付近を露出させるため、パッケージ１０１は、一部省略されている。
【００５２】
パッケージ１０１は、第１の半導体チップ１０２等を保護するためのケースである。第１の半導体チップ１０２は、図１（ａ）に示される半導体チップである。第２の半導体チップ１０３は、図１（ｃ）に示される半導体チップである。チップ間接続ワイヤー１０４ａは、第１の半導体チップ１０２の接続パッド１０８と接続部１１０とを接続するための導電性のワイヤーである。また、チップ間接続ワイヤー１０４ｂは、第２の半導体チップ１０３の接続パッド１０９と接続部１１０とを接続するための導電性のワイヤーである。外部接続ワイヤー１０５は、第１の半導体チップ１０２と外部導出リード１０６とを接続するためまたは、第２の半導体チップ１０３と外部導出リード１０６とを接続するための導電性のワイヤーである。外部導出リード１０６は、当該半導体装置と外部の装置とを接続するためのリード線である。ダイパッド１０７は、図１（ｂ）に示されるダイパッドである。接続パッド１０８は、図１（ａ）に示される第１の半導体チップ１０２の接続パッドである。接続パッド１０９は、第２の半導体チップ１０３の接続パッドである。接続部１１０は、ダイパッド１０７に形成された凸部に金属めっきが施されることにより形成された導電部分であり、第１の半導体チップ１０２と第２の半導体チップ１０３との接続を仲介する。
【００５３】
以上のように構成された半導体装置について、第１の半導体チップ１０２と第２の半導体チップ１０３との接続について説明する。
【００５４】
まず、第１の半導体チップ１０２は、ダイパッド１０７のマウント部１１１の表面に、その回路面が図１において紙面上向きとなるように貼り合わされる。次に、第２の半導体チップ１０３は、ダイパッド１０７のマウント部１１１の裏面に、その回路面が図１において紙面下向きとなるように貼り合わされる。すなわち、第１の半導体チップ１０２と第２の半導体チップ１０３とは、ダイパッド１０７を挟んで互いに回路面が対向しないように貼り合わされる。
【００５５】
ここで、第１の半導体チップ１０２と第２の半導体チップ１０３とを当該半導体装置内で接続させるために、第１の半導体チップ１０２の接続パッド１０８と接続部１１０とがチップ間接続ワイヤー１０４ａにより接続される。なお、チップ間接続ワイヤー１０４ａは、接続部１１０の面の内、第１の半導体チップ１０２の回路面と同方向を向いている面に対して接続されることが好ましい。
【００５６】
さらに、当該接続部１１０と第２の半導体チップ１０３の接続パッド１０９とがチップ間接続ワイヤー１０４ｂにより接続される。なお、チップ間接続ワイヤー１０４ｂは、接続部１１０の面の内、第２の半導体チップ１０３の回路面と同方向を向いている面に対して接続されることが好ましい。これにより、第１の半導体チップ１０２と第２の半導体チップ１０３とは、接続部１１０を介して内部接続される。
【００５７】
以上のように本実施形態に係る半導体装置よれば、第１の半導体チップ１０２と第２の半導体チップ１０３との接続を中継する接続部１１０が、ダイパッド１０７のマウント部１１１に設けられているので、当該接続部１１０を設けるために新たな支持部材を使用する必要がなくなる。その結果、当該半導体装置の部品点数の削減を図ることが可能となる。
【００５８】
また、本実施形態に係る半導体装置によれば、接続部１１０がマウント部１１１に設けられているので、当該ダイパッド１０７の製造段階で、接続部１１０と接続パッド１０８および１０９との位置合わせを行うことができる。その為、組み立て段階において、これらの位置関係を意識する必要が無くなる。
【００５９】
また、第１の半導体チップ１０２上にある接続パッド１０８と第２の半導体チップ１０３上にある接続パッド１０９とを内部接続する際に、外部導出リード１０６を介して接続しなくてすむ。その結果、サージの影響を受けにくくなる。
【００６０】
また、本実施形態に係る半導体装置によれば、第１の半導体チップ１０２と接続部１１０とが同方向を向いた面同士でチップ間接続ワイヤー１０４ａによって接続され、さらに、第２の半導体チップ１０３と接続部１１０とが同方向を向いた面同士でチップ間接続ワイヤー１０４ｂによって接続されることにより、第１の半導体チップ１０２と第２の半導体チップ１０３とが接続される。その為、各ワイヤーの接続作業が簡単な作業で済む。
【００６１】
なお、本実施形態に係る半導体装置によれば、接続部１１０の形状は凸型であるが、当該接続部１１０の形状はこれに限られない。
【００６２】
なお、本実施形態に係る半導体装置では、第１の半導体チップ１０２と第２の半導体チップ１０３との間に挟まれる非導電体は、ダイパッド１０７であるとしたが、当該非導電体は、ダイパッド１０７に限られない。より具体的には、当該非導電体は、図３（ｂ）に示されるような、第１の半導体チップ１０２と第２の半導体チップ１０３と略同サイズであって、導電部分である接続部１２１が形成された非導電体であってもよい。この場合、第１の半導体チップ１０２と、非導電体１２０と、第２の半導体チップ１０３とが順に重ねて貼り合わされて、第１の半導体チップ１０２と第２の半導体チップ１０３とが接続部１２１を介してワイヤーによって接続される。これにより、第１の半導体チップ１０２と第２の半導体チップ１０３とが内部接続された半導体アセンブリが完成する。さらに、完成した当該半導体アセンブリがダイパッド上に載置されて、外部導出リードと接続されることで、図２の半導体装置と同様の性能を持った半導体装置を作成することができる。
【００６３】
当該図３に示される非導電体１２０が適用された半導体アセンブリによれば、第１の半導体チップ１０２と第２の半導体チップ１０３とが接続された後に、ダイパッド上に固定されるので、当該半導体アセンブリを搭載する装置の設計の自由度を広げることが可能となる。
【００６４】
（第２の実施形態）
それでは、以下に、本発明の第２の実施形態に係る半導体装置について、図４および５を用いて説明する。
【００６５】
ここで、図４は、本実施形態に係る半導体装置の部品を示した図である。図４（ａ）は、第１の半導体チップ２０２の外観斜視図である。図４（ｂ）は、ダイパッド２０７の外観斜視図である。図４（ｃ）は、第２の半導体チップ２０３の外観斜視図であり、左側の図は表面を示し、右側の図は裏面を示している。本実施形態に係る半導体装置は、図４（ａ）に示される第１の半導体チップ２０２と、図４（ｂ）に示されるダイパッド２０７と、図４（ｃ）に示される第２の半導体チップ２０３とが貼り合わされることにより作成される。それでは、以下に、各部品の詳細について説明する。
【００６６】
ここで、当該第１の半導体チップ２０２と第２の半導体チップ２０３とは、第１の実施形態の第１の半導体チップ１０２と第２の半導体チップ１０３と同じであるので説明を省略する。
【００６７】
ダイパッド２０７は、第１の半導体チップ２０２および第２の半導体チップ２０３を載置するための非導電性のマウントである。当該ダイパッド２０７は、マウント部２１２とブリッジ２１０とを含む。マウント部２１２は、第１の実施経体のマウント部１１１と同様であるので説明を省略する。また、当該ブリッジ２１０は、導電性の接続部２１１を含んでいる。当該導電性の接続部２１１は、ブリッジの一部に金属めっきが施されることにより形成される。
【００６８】
それでは、以下に、本実施形態に係る半導体装置の構成について説明する。図５は、本実施形態に係る半導体装置の外観斜視図である。
【００６９】
本実施形態に係る半導体装置は、パッケージ２０１、第１の半導体チップ２０２、第２の半導体チップ２０３、チップ間接続ワイヤー２０４ａ，ｂ、外部接続ワイヤー２０５、外部導出リード２０６およびダイパッド２０７を備える。また、第１の半導体チップ２０２は、接続パッド２０８を含む。第２の半導体チップ２０３は、接続パッド２０９を含む。ダイパッド２０７は、ブリッジ２１０と、当該ブリッジ２１０上に形成された接続部２１１とを含む。なお、本実施形態に係る半導体装置は、第１の実施形態と同様に、ダイパッド２０７の一部およびパッケージ２０１の一部を省略している。
【００７０】
ここで、パッケージ２０１、第１の半導体チップ２０２、第２の半導体チップ２０３、チップ間接続ワイヤー２０４ａ，ｂ、外部接続ワイヤー２０５、外部導出リード２０６、接続パッド２０８および接続パッド２０９は、第１の実施形態に係るこれらのものと同様であるので説明を省略する。
【００７１】
ダイパッド２０７は、第１の実施形態と同様に半導体チップを載置するためのマウントであり、ブリッジ２１０を含む。ブリッジ２１０は、半導体チップを搭載するためのマウント部２１２と外枠とをつなぐ４本の橋架け部分の間をつなぐように形成される。接続部２１１は、当該ブリッジ２１０上に、形成される導体部分であり、第１の半導体チップ２０２と第２の半導体チップ２０３との内部接続を仲介する。
【００７２】
以上のように構成された半導体装置について、第１の半導体チップ２０２と第２の半導体チップ２０３との内部接続について説明する。
【００７３】
まず、第１の半導体チップ２０２は、ダイパッド２０７のマウント部２１２の表面に、その回路面が図４において紙面上向きとなるように貼り合わされる。次に、第２の半導体チップ２０３は、ダイパッド２０７のマウント部２１２の裏面に、その回路面が図４において紙面下向きとなるように貼り合わされる。すなわち、第１の半導体チップ２０２と第２の半導体チップ２０３とは、ダイパッド２０７を挟んで互いに回路面が対向しないように貼り合わされる。
【００７４】
ここで、第１の半導体チップ２０２と第２の半導体チップ２０３とを当該半導体装置内で接続させるために、第１の半導体チップ２０２上にある第１の半導体チップ２０２の接続パッド２０８と接続部２１１とがチップ間接続ワイヤー２０４ａにより接続される。なお、チップ間接続ワイヤー２０４ａは、接続部２１１の面の内、第１の半導体チップ２０２の回路面と同方向を向いている面に対して接続されることが好ましい。
【００７５】
さらに、当該接続部２１１と第２の半導体チップ２０３の接続パッド２０９とがチップ間接続ワイヤー２０４ｂにより接続される。なお、チップ間接続ワイヤー２０４ｂは、接続部２１１の面の内、第２の半導体チップ２０３の回路面と同方向を向いている面に対して接続されることが好ましい。これにより、第１の半導体チップ２０２と第２の半導体チップ２０３とは、接続部２１１を介し内部接続される。
【００７６】
以上のように本実施形態に係る半導体装置よれば、第１の半導体チップ２０２と第２の半導体チップ２０３との内部接続を中継する接続部２１１が、ダイパッド２０７の一部であるブリッジ２１０上に設けられているので、当該接続部２１１を設けるための新たな支持部材を使用する必要がなくなる。その結果、当該半導体装置の部品点数の削減を図ることが可能となる。
【００７７】
また、本実施形態に係る半導体装置によれば、接続部２１１がブリッジ２１０に設けられているので、当該ダイパッド２０７の製造段階で、接続部２１１と接続パッド２０８および２０９との位置合わせを行うことができる。その為、第１の実施形態と同様に、組み立て段階において、これらの位置関係を意識する必要が無くなる。
【００７８】
また、本実施形態に係る半導体装置によれば、第１の実施形態と同様に、外部導出リード２０６を介して接続しなくてすむ。その結果、サージの影響を受けにくくなる。
【００７９】
また、本実施形態に係る半導体装置によれば、第１の実施形態と同様に各ワイヤーの接続作業が簡単な作業で済む。
【００８０】
また、本実施形態に係る半導体装置によれば、ブリッジ２１０上の接続部２１１とチップ間接続ワイヤー２０４ａ，ｂとを接続する際に、チップ間接続に自由度を持たせることができる。
【００８１】
なお、本実施形態に係る半導体装置においても、第１の実施形態に係る半導体装置と同様に半導体アセンブリを作成することは可能である。
【００８２】
（第３の実施形態）
それでは、以下に、本発明の第３の実施形態に係る半導体装置について、図６および７を用いて説明する。
【００８３】
ここで、図６は、本実施形態に係る半導体装置の部品を示した図である。図６（ａ）は、第１の半導体チップ３０２の外観斜視図である。図６（ｂ）は、ダイパッド３０７の外観斜視図である。図６（ｃ）は、第２の半導体チップ３０３の外観斜視図であり、左側の図は表面を示し、右側の図は裏面を示している。本実施形態に係る半導体装置は、図６（ａ）に示される第１の半導体チップ３０２と、図６（ｂ）に示されるダイパッド３０７と、図６（ｃ）に示される第２の半導体チップ３０３とが貼り合わされることにより作成される。それでは、以下に、各部品の詳細について説明する。
【００８４】
ここで、当該第１の半導体チップ３０２と第２の半導体チップ３０３とは、第１の実施形態の第１の半導体チップ１０２と第２の半導体チップ１０３と同じであるので説明を省略する。
【００８５】
ダイパッド３０７は、第１の半導体チップ３０２および第２の半導体チップ３０３を載置するための非導電性のマウントである。当該ダイパッド３０７は、図６（ｂ）に示される様に第１の半導体チップ３０２および第２の半導体チップ３０３が載置されるマウント部３１１が第１の実施形態および第２の実施形態のマウント部よりも大きい。そして、当該マウント部３１１の端の近傍には、接続部３１０が設けられる。当該接続部３１０は、マウント部３１１の端の近傍に孔があけられて、当該孔に金属辺がはめこまれることにより形成される。
【００８６】
それでは、以下に、本実施形態に係る半導体装置の構成について説明する。図７は、本実施形態に係る半導体装置の外観斜視図である。
【００８７】
本実施形態に係る半導体装置は、パッケージ３０１、第１の半導体チップ３０２、第２の半導体チップ３０３、チップ間接続ワイヤー３０４ａ，ｂ、外部接続ワイヤー３０５、外部導出リード３０６およびダイパッド３０７を備える。また、第１の半導体チップ３０２は、接続パッド３０８を含む。第２の半導体チップ３０３は、接続パッド３０９を含む。ダイパッド３０７は、中央に第１の半導体チップ３０２および第２の半導体チップ３０３を載置するためのマウント部３１１と、当該マウント部３１１に形成された接続部３１０を含む。なお、本実施形態に係る半導体装置では、第１の実施形態と同様に、ダイパッド３０７一部およびパッケージ３０１の一部が省略されている。
【００８８】
ここで、パッケージ３０１、第１の半導体チップ３０２、第２の半導体チップ３０３、チップ間接続ワイヤー３０４ａ，ｂ、外部接続ワイヤー３０５、外部導出リード３０６、接続パッド３０８および接続パッド３０９は、第１の実施形態に係るこれらのものと同様であるので説明を省略する。
【００８９】
ここで、ダイパッド３０７は、第１の実施形態と同様に半導体チップを載置するためのマウントであり、接続部３１０を含む。当該ダイパッド３０７は、接続部３１０が第１の半導体チップ３０２および第２の半導体チップ３０３からはみ出すように、当該第１の半導体チップ３０２および第２の半導体チップ３０３と貼り合わされる。接続部３１０は、第１の実施形態と同様に第１の半導体チップ３０２と第２の半導体チップ３０３との内部接続を仲介する。
【００９０】
以上のように構成された半導体装置について、第１の半導体チップ３０２と第２の半導体チップ３０３との内部接続について説明する。
【００９１】
まず、第１の半導体チップ３０２は、ダイパッド３０７のマウント部３１１の表面に、その回路面が図６において紙面上向きとなるように貼り合わされる。次に、第２の半導体チップ３０３は、ダイパッド３０７のマウント部３１１の裏面に、その回路面が図６において紙面下向きとなるように貼り合わされる。すなわち、第１の半導体チップ３０２と第２の半導体チップ３０３とは、ダイパッド３０７を挟んで互いに回路面が対向しないように貼り合わされる。
【００９２】
ここで、第１の半導体チップ３０２と第２の半導体チップ３０３とを当該半導体装置内で接続させるために、第１の半導体チップ３０２上にある第１の半導体チップ３０２の接続パッド３０８と接続部３１０とがチップ間接続ワイヤー３０４ａにより接続される。なお、チップ間接続ワイヤー３０４ａは、接続部３１０の面の内、第１の半導体チップ３０２の回路面と同方向を向いている面に対して接続されることが好ましい。
【００９３】
さらに、当該接続部３１０と第２の半導体チップ３０３の接続パッド３０９とがチップ間接続ワイヤー３０４ｂにより接続される。なお、チップ間接続ワイヤー３０４ｂは、接続部３１０の面の内、第２の半導体チップ３０３の回路面と同方向を向いている面に対して接続されることが好ましい。これにより、第１の半導体チップ３０２と第２の半導体チップ３０３とは、接続部３１０を介して内部接続される。
【００９４】
以上のように本実施形態に係る半導体装置よれば、第１の半導体チップ３０２と第２の半導体チップ３０３との内部接続を中継する接続部３１０が、ダイパッド３０７上に設けられているので、当該接続部３１０を設けるための新たな支持部材を使用する必要がなくなる。その結果、当該半導体装置の部品点数の削減を図ることが可能となる。
【００９５】
また、本実施形態に係る半導体装置によれば、接続部３１０がダイパッド３０７に設けられているので、当該ダイパッド３０７の製造段階で、接続部３１０と接続パッド３０８および３０９との位置合わせを行うことができる。その為、第１の実施形態と同様に、組み立て段階において、これらの位置関係を意識する必要が無くなる。
【００９６】
また、本実施形態に係る半導体装置によれば、第１の実施形態と同様に、サージの影響を受けにくくなる。
【００９７】
また、本実施形態に係る半導体装置によれば、第１の実施形態と同様に各ワイヤーの接続作業が簡単な作業で済む。
【００９８】
また、本実施形態に係る半導体装置によれば、ダイパッド３０７に孔があけられて、当該孔に金属片が埋め込まれることにより接続部３１０が形成される。その為、当該接続部３１０にめっきむらが発生することがなくなり、ワイヤーとの接続性が向上する。
【００９９】
なお、本実施形態に係る半導体装置においても、第１の実施形態に係る半導体装置と同様に半導体アセンブリを作成することは可能である。
【０１００】
ここで、上記第１〜第３の実施形態では、第１の半導体チップと第２の半導体チップとの内部接続を仲介する接続部をダイパッド上に設けるものについて説明したが、当該接続部が設けられる場所はダイパッドに限られない。そこで、以下の第４の実施形態において、ダイパッド以外の場所に接続部が設けられた半導体装置について説明する。
【０１０１】
（第４の実施形態）
それでは、以下に本発明の第４の実施形態に係る半導体装置について図８を参照しながら説明する。
【０１０２】
図８は、本実施形態に係る半導体装置の外観斜視図である。本実施形態に係る半導体装置は、パッケージ４０１、第１の半導体チップ４０２、第２の半導体チップ４０３、チップ間接続ワイヤー４０４ａ，ｂ、外部接続ワイヤー４０５、外部導出リード４０６およびダイパッド４０７を備える。
【０１０３】
パッケージ４０１、チップ間接続ワイヤー４０４ａ，ｂおよび外部接続ワイヤー４０５は、第１の実施形態に係るこれらのものと同じであるので説明を省略する。第１の半導体チップ４０２は、第１の実施形態に係る第１の半導体チップ１０２と同様に、一方の面に回路面が形成されており、当該回路面内に接続パッド４０８を含んでいる。また、同様に、第２の半導体チップ４０３は、第１の実施形態に係る第２の半導体チップ１０３と同様に、一方の面に回路面が形成されており、当該回路面内に接続パッド４０９を含んでいる。
【０１０４】
ここで、本実施形態に係る外部導出リード４０６について説明する。本実施形態に係る外部導出リード４０６は、第１の実施形態に係る外部導出リード１０６と同様の形状をした非導電体によって作成される。そして、当該外部導出リード４０６の半導体装置側の部分に金属めっきが施されることにより、第１の半導体チップ４０２と第２の半導体チップ４０３との内部接続を仲介する接続部４１０が形成される。また、当該外部導出リード４０６の外部接続される部分に金属めっきがほどこされることにより、当該半導体装置と外部とを接続するための外部接続部４１１が形成される。なお、図８に示されるように、接続部４１０と外部接続部４１１とは、非導電部分を介して絶縁されている。
【０１０５】
それでは、以下に、本実施形態に係る半導体装置の第１の半導体チップ４０２と第２の半導体チップ４０３との接続について説明する。
【０１０６】
まず、第１の半導体チップ４０２は、ダイパッド４０７のマウント部の表面に、その回路面が図８において紙面上向きとなるように貼り合わされる。次に、第２の半導体チップ４０３は、ダイパッド４０７のマウント部の裏面に、その回路面が図８において紙面下向きとなるように貼り合わされる。すなわち、第１の半導体チップ４０２と第２の半導体チップ４０３とは、ダイパッド４０７を挟んで互いに回路面が対向しないように貼り合わされる。
【０１０７】
ここで、第１の半導体チップ４０２と第２の半導体チップ４０３とを当該半導体装置内で接続させるために、第１の半導体チップ４０２上にある第１の半導体チップ４０２の接続パッド４０８と接続部４１０とがチップ間接続ワイヤー４０４ａにより接続される。なお、チップ間接続ワイヤー４０４ａは、接続部４１０の面の内、第１の半導体チップ４０２の回路面と同方向を向いている面に対して接続されることが好ましい。
【０１０８】
さらに、当該接続部４１０と第２の半導体チップ４０３の接続パッド４０９とがチップ間接続ワイヤー４０４ｂにより接続される。なお、チップ間接続ワイヤー４０４ｂは、接続部４１０の面の内、第２の半導体チップ４０３の回路面と同方向を向いている面に対して接続されることが好ましい。これにより、第１の半導体チップ４０２と第２の半導体チップ４０３とは、接続部４１０を介して内部接続される。
【０１０９】
以上のように本実施形態に係る半導体装置よれば、非導電体で作成された外部導出リード４０６に金属めっきを施すことで、接続部４１０と外部接続部４１１とが形成されるので、当該接続部４１０は、外部導出リード４０６の一部となっている。その為、当該接続部４１０を支持するための新たな部材を設ける必要がなくなる。その結果、第１の実施形態と同様に、当該半導体装置の部品点数を削減することが可能となる。
【０１１０】
また、本実施形態に係る半導体装置によれば、外部導出リード４０６の位置合わせが行われることにより、同時に当該接続部４１０の位置合わせも行われることになる。その結果。当該接続部４１０について、組み立て段階に特別に位置合わせを行う必要がなくなる。
【０１１１】
また、本実施形態に係る半導体装置によれば、第１の実施形態で用いられているような金属製の外部導出リード１０６を介して接続しなくてすむ。その結果、サージの影響を受けにくくなる。
【０１１２】
また、本実施形態に係る半導体装置によれば、第１の実施形態と同様に各ワイヤーの接続作業が簡単な作業で済む。
【０１１３】
また、本実施形態に係る半導体装置によれば、リードフレームの形状を変更させる必要がないので、当該リードフレームの形状の再設計の必要がなくなる。
【０１１４】
ここで、上記第１〜第４の実施形態に係る半導体装置では、第１の半導体チップと第２の半導体チップとが接続部を介して内部接続されていたので、第１の半導体チップの接続パッドと第２の半導体の接続パッドとは当該接続部の近傍でなくてはいけない。その為、上記第１〜第４の半導体装置では、第１の半導体チップの接続パッドと第２の半導体チップの接続パッドとが離れている場合には、これらを接続することは困難であった。
【０１１５】
そこで、第５の実施形態では、第１の半導体チップの接続パッドと第２の半導体チップの接続パッドとが離れている場合であっても、これらを内部接続可能とする半導体装置について説明する。
【０１１６】
（第５の実施形態）
それでは、以下に、本発明の第５の実施形態に係る半導体装置について、図９および図１０を用いて説明する。
【０１１７】
ここで、図９は、本実施形態に係る半導体装置の部品を示した図である。図９（ａ）は、第１の半導体チップ５０２の外観斜視図である。図９（ｂ）は、ダイパッド５０７の外観斜視図である。図９（ｃ）は、第２の半導体チップ５０３の外観斜視図であり、左側の図は当該第２の半導体チップ５０３の表面を示し、右側の図は当該第２の半導体チップ５０３の裏面を示している。本実施形態に係る半導体装置は、図９（ａ）に示される第１の半導体チップ５０２と、図９（ｂ）に示されるダイパッド５０７と、図９（ｃ）に示される第２の半導体チップ５０３とが貼り合わされることにより作成される。それでは、以下に、各部品の詳細について説明する。
【０１１８】
ここで、当該第１の半導体チップ５０２は、第１の実施形態の第１の半導体チップ１０２と同じであるので説明を省略する。
【０１１９】
第２の半導体チップ５０３は、図９（ｃ）に示される様に、接続パッド５０９ａおよびｂを含む。本実施形態に係る第２の半導体チップ５０３は、接続パッド５０９ａおよびｂの配置される場所が、積層された場合に、第１の半導体チップ５０２の接続パッド５０８ａおよびｂの近傍ではない点で、第１の実施形態のものと異なる。
【０１２０】
ダイパッド５０７は、第１の半導体チップ５０２および第２の半導体チップ５０３を載置するための非導電性のマウントであり、マウント部５１２、接続部５１０ａ〜ｄ、メタル配線５１１ａ，ｂおよびマウント部５１２を含む。マウント部５１２には、第１の半導体チップ５０２および第２の半導体チップ５０３が載置され、接続部５１０ａ〜ｄおよびメタル配線ａ，ｂを含む。接続部５１０ａ〜ｄは、非導電体の凸部に金属めっきが施されることにより形成される。当該接続部５１０ａは、第１の半導体チップ５０２の接続パッド５０８ａと接続される。当該接続部５１０ｂは、第１の半導体チップ５０２の接続パッド５０８ｂと接続される。当該接続部５１０ｃは、第２の半導体チップ５０３の接続パッド５０９ａと接続される。当該接続部５１０ｄは、第２の半導体チップ５０３の接続パッド５０９ｂと接続される。
【０１２１】
さらに、メタル配線ａは、接続部５１０ａと接続部５１０ｃとを接続する配線であり，金属めっきにより形成される。また、同様に、当該ダイパッド５０７のマウント部５１２には、接続部５１０ｂと接続部５１０ｄとを接続するためのメタル配線５１１ｂが金属めっきにより形成されている。
【０１２２】
それでは、以下に、本実施形態に係る半導体装置の構成について説明する。図１０は、本実施形態に係る半導体装置の外観斜視図である。
【０１２３】
本実施形態に係る半導体装置は、第１の半導体チップ５０２、第２の半導体チップ５０３、チップ間接続ワイヤー５０４ａ〜ｄ、外部接続ワイヤー５０５、外部導出リード５０６およびダイパッド５０７を備える。また、第１の半導体チップ５０２は、接続パッド５０８ａおよびｂを含む。第２の半導体チップ５０３は、接続パッド５０９ａおよびｂを含む。ダイパッド５０７は、接続部５１０ａ〜ｄとメタル配線５１１ａおよびｂとを備える。なお、図１０に示される半導体装置では、ダイパッド５０７の一部およびパッケージ５０１は省略されている。
【０１２４】
ここで、外部接続ワイヤー５０５および外部導出リード５０６は、第１の実施形態に係るこれらのものと同様であるので説明を省略する。また、第１の半導体チップ５０２、第２の半導体チップ５０３およびダイパッド５０７は、すでに説明したのでその説明を省略する。さらに、接続パッド５０８ａおよびｂ、接続パッド５０９ａおよびｂ、接続部５１０ａ〜ｄならびにメタル配線５１１ａおよびｂについても、すでに説明したのでその説明を省略する。
【０１２５】
ここで、本実施形態に係るチップ間接続ワイヤー５０４ａは、接続パッド５０８ａと接続部５１０ａとを接続する。チップ間接続ワイヤー５０４ｂは、接続パッド５０８ｂと５１０ｂとを接続する。チップ間接続ワイヤー５０４ｃは、接続パッド５０９ａと接続部５１０ｃとを接続する。チップ間接続ワイヤー５０４ｄは、接続パッド５０９ｂと接続部５１０ｄとを接続する。
【０１２６】
以上のように構成された半導体装置について、第１の半導体チップ５０２と第２の半導体チップ５０３との内部接続について説明する。
【０１２７】
まず、第１の半導体チップ５０２は、ダイパッド５０７のマウント部５１２の表面に、その回路面が図９において紙面上向きとなるように貼り合わされる。ここで、第１の半導体チップ５０２とダイパッド５０７とが貼り合わされる場合には、非導電性の接着剤が用いられる。これは、ダイパッド５０７上に形成されたメタル配線５１１ａおよびｂと第１の半導体チップ５０２とがショートすることを防止するためである。
【０１２８】
次に、第２の半導体チップ５０３は、ダイパッド５０７のマウント部５１２の裏面に、その回路面が図９において紙面下向きとなるように貼り合わされる。すなわち、第１の半導体チップ５０２と第２の半導体チップ５０３とは、ダイパッド５０７を挟んで互いに回路面が対向しないように貼り合わされる。
【０１２９】
ここで、第１の半導体チップ５０２と第２の半導体チップ５０３とを当該半導体装置内で接続させるために、第１の半導体チップ５０２の接続パッド５０８ａと接続部５１０ａとがチップ間接続ワイヤー５０４ａにより接続される。さらに、当該接続部５１０ａと第２の半導体チップ５０３の接続パッド５０９ａとがチップ間接続ワイヤー５０４ｃにより接続される。これにより、第１の半導体チップ５０２の接続パッド５０８ａと第２の半導体チップ５０３の接続パッド５０９ｃとは、接続部５１０ａとメタル配線５１１ａと接続パッド５０８ｃとを介して電気的に接続される。なお、チップ間接続ワイヤー５０４ａは、接続部５１０ａの面の内、第１の半導体チップ５０２の回路面と同方向を向いている面に対して接続されることが好ましい。同様に，チップ間接続ワイヤー５０４ｃは、接続部５１０ｃの面の内、第２の半導体チップ５０３の回路面と同方向を向いている面に対して接続されることが好ましい。
【０１３０】
さらに、第１の半導体チップ５０２と第２の半導体チップ５０３とを当該半導体装置内で接続させるために、第１の半導体チップ５０２の接続パッド５０８ｂと接続部５１０ｂとがチップ間接続ワイヤー５０４ｂにより接続される。さらに、当該接続部５１０ｃと第２の半導体チップ５０３の接続パッド５０９ｂとがチップ間接続ワイヤー５０４ｄにより接続される。これにより、第１の半導体チップ５０２の接続パッド５０８ｂと第２の半導体チップ５０３の接続パッド５０９ｄとは、接続部５１０ｂとメタル配線５１１ｂと接続パッド５０８ｄとを介して内部接続される。なお、チップ間接続ワイヤー５０４ｂは、接続部５１０ｂの面の内、第１の半導体チップ５０２の回路面と同方向を向いている面に対して接続されることが好ましい。同様に、チップ間接続ワイヤーｄは、接続部５１０ｄの面の内、第２の半導体チップ５０３の回路面と同方向を向いている面に対して接続されていることが好ましい。
【０１３１】
以上のように、本実施形態に係る半導体装置によれば、ダイパッド５０７にメタル配線が形成されているので、第１の実施形態に係る半導体装置の効果に加えて、さらに、接続させたい接続チップの位置が離れている場合であっても、第１の半導体チップ５０２と第２の半導体チップ５０３を内部接続させることが可能となるという効果を有する。
【０１３２】
なお、本実施形態では、第１の半導体チップ５０２とダイパッド５０７のメタル配線５１１ａおよびｂとを絶縁するために、第１の半導体チップ５０２とダイパッド５０７とは、非導電性の接着剤により貼り合わせるものとしているが、第１の半導体チップ５０２とダイパッド５０７のメタル配線５１１ａおよびｂとを絶縁する方法は、これに限られない。より具体的には、ダイパッド５０７のマウント部５１２のメタル配線５１１ａおよびｂが形成された主面上に、非導電性のフィルムが貼り付けられて、その後に、第１の半導体チップ５０２が貼り合わされてもよい。また、非導電性のフィルムの代わりに、ダイパッド５０７と同じ非導電体の板が、メタル配線５１１ａおよびｂが形成されたマウント部５１２に貼り付けられてもよい。
【０１３３】
なお、本実施形態に係る半導体装置では、ダイパッド５０７の一方の面にのみメタル配線が施されるものについて説明したが、当該メタル配線は、図１１に示される様に、ダイパッド５０７の両面に施されてもよい。図１１は、ダイパッド５０７の両面にメタル配線５５１ａと５５１ｂとが施された半導体装置の各部品の外観斜視図である。図１１に示されるように、メタル配線５５１ａは、接続部５１０ｂと５１０ｃとを接続している。一方、メタル配線５５１ｂは、当該メタル配線５５１ａが形成された面の反対側の面において、接続部５１０ａと５１０ｄとを接続している。
【０１３４】
このように、両面にメタル配線が施されることにより、同一面内に形成されたら互いのメタル配線が交差するような場合であっても、これらを交差させることなく配線することが可能となる。その結果、当該半導体装置の回路設計に大きな幅を持たせることが可能となる。
【０１３５】
なお、本実施形態では、第１の実施形態に係る半導体装置のダイパッドにメタル配線が形成されるものについてのみ説明を行ったが、当該メタル配線が形成されたダイパッドが適用される半導体装置はこれに限られない。例えば、第２および第３の実施形態に記載の半導体装置に対しても当該メタル配線が形成されたダイパッドは適用可能である。さらに、当該ダイパッドは、第１〜第３の実施形態で説明した半導体アセンブリに対しても適用可能である。
【０１３６】
ここで、上記第１〜第５の実施形態では、第１の半導体チップの接続パッドと接続部とは、ワイヤーによって接続されている。また、同様に、第２の半導体チップと接続部とも、ワイヤーによって接続されている。
【０１３７】
しかしながら、これらのものを接続するものは、ワイヤーに限られない。そこで、以下に示す第６の実施形態に係る半導体装置では、ワイヤーを用いないで半導体チップが接続された半導体装置について説明する。
【０１３８】
（第６の実施形態）
それでは、以下に、本発明の第６の実施形態に係る半導体装置について図１２および図１３を用いて説明する。
【０１３９】
図１２は、本実施形態に係る半導体装置の各部品の構成を示した図である。図１２（ａ）は、第１の半導体チップ６０１の外観斜視図である。図１２（ｂ）は、ダイパッド６０２の外観斜視図である。なお、当該図１２（ｂ）に示されるダイパッドは、半導体チップが載置されるマウント部のみが示されており、その他の部分は省略されている。図１２（ｃ）は、第２の半導体チップ６０３の外観斜視図である。図１３は、第１の半導体チップ６０１、ダイパッド６０２および第２の半導体チップ６０３が組み上げられた半導体装置の外観斜視図である。なお、当該図１３に示される半導体装置では、外部接続リードやパッケージは省略されている。
【０１４０】
まず、第１の半導体チップ６０１は、図１２（ａ）の表面方向の面に回路が形成されている。さらに、当該第１の半導体チップ６０１には、貫通した孔があけられており、当該孔には金属片６０５ａ〜ｃが埋め込まれている。
【０１４１】
次に、ダイパッド６０２には、第１の半導体チップ６０１が重ねられたときに、上記金属片６０５ａ〜ｃが接触する部分に貫通した孔があけられており、当該孔に金属片６０６ａ〜ｃが埋め込まれている。さらに、当該ダイパッド６０２の裏面には、金属片６０６ａ〜ｃと電気的に接続されたメタル配線６０７ａ〜ｃが、金属めっきにより形成されている。
【０１４２】
次に、第２の半導体チップ６０３には、図１２（ｃ）の裏面方向の面に回路が形成されている。さらに、当該第２の半導体チップには、ダイパッド６０２が重ねられたときに、上記メタル配線６０７ａ〜ｃが接触する部分に貫通した孔があけられており、当該孔に金属片６０８ａ〜ｃが埋め込まれている。
【０１４３】
それでは、以下に、当該第１の半導体チップ６０１、ダイパッド６０２および第２の半導体チップ６０３を備える半導体装置について、図１３を用いて説明する。
【０１４４】
まず、第１の半導体チップ６０１は、ダイパッド６０２のマウント部の表面に、その回路面が図１２において紙面上向きとなるように貼り合わされる。次に、第２の半導体チップ６０３は、ダイパッド６０２のマウント部の裏面に、その回路面が図１２において紙面下向きとなるように貼り合わされる。すなわち、第１の半導体チップ６０１と第２の半導体チップ６０３とは、ダイパッド６０２を挟んで互いに回路面が対向しないように貼り合わされる。ここで、当該第２の半導体チップ６０３とダイパッド６０２とは、非導電性の接着剤により貼り合わされる。これは、メタル配線６０７ａ〜ｃと第２の半導体チップ６０３とがショートしないようにするためにである。
【０１４５】
ここで、上述したように、第１の半導体チップ６０１の金属片６０５ａ〜ｃと、ダイパッド６０２の金属片６０６ａ〜ｃとは、接触するように配置されている。さらに、ダイパッド６０２のメタル配線６０７ａ〜ｃと、第２の半導体チップ６０３とは、接触するように配置されている。すなわち、図１３に示される半導体装置が組み上げられることにより、第１の半導体チップ６０１と第２の半導体チップ６０３とは、当該は導体装置内で電気的に接続される。
【０１４６】
以上のように、本実施形態に係る半導体装置によれば、第１の実施形態に係る半導体装置の有する効果に加えて、金属片とメタル配線によって各半導体チップが接続されるので、ワイヤーが外部にはみ出ることがなくなる。その結果、当該半導体装置をコンパクト化させることが可能となる。
【０１４７】
なお、第１〜第６の実施形態において、第１の半導体チップと第２の半導体チップとは、回路面が対向しないように背中併せに貼り合わされているが、第１の半導体チップと第２の半導体チップとの貼り合せ方法はこれに限られない。
【０１４８】
そこで、以下に説明する第７の実施形態では、第１〜第６の実施形態での貼り合せ方法と異なる方法によって、２枚の半導体チップが貼り合わされた半導体装置について説明する。
【０１４９】
（第７の実施形態）
それでは、以下に本発明の第７の実施形態に係る半導体装置について、図１４を参照しながら説明する。図１４は、本実施形態に係る半導体装置の断面図である。
【０１５０】
まず、本実施形態に係る半導体装置は、パッケージ７０１、第１の半導体チップ７０２、第２の半導体チップ７０３、チップ間接続ワイヤー７０４ａおよびｂ、外部導出リード７０６、ダイパッド７０７ならびにスペーサー７１５を備える。
【０１５１】
パッケージ７０１、チップ間接続ワイヤー７０４ａおよびｂならびに外部導出リード７０６については、第１の実施形態に係るこれらのものと同様であるので説明を省略する。
【０１５２】
第１の半導体チップ７０２は、図１４から見て上側の主面に回路面が形成されており、当該回路面には、接続パッド７０８が形成されている。第２の半導体チップ７０３は、図１４から見て上側の主面に回路面が形成されており、当該回路面には、接続パッド７０９が形成されている。
【０１５３】
ダイパッド７０７は、第１の半導体チップ７０２および第２の半導体チップ７０３を載置するためのマウントであって、不導体によって形成され、その一部に接続部７１０を含む。なお、当該ダイパッド７０７は、第１の半導体チップ７０２および第２の半導体チップ７０３よりも大きな形状を有する。
【０１５４】
上記接続部７１０は、上記ダイパッド７０７の一部に金属めっきが施されることにより形成され、第１の半導体チップ７０２と第２の半導体チップ７０３との間の接続を仲介する。スペーサー７１５は、第２の半導体チップ７０３の接続パッド７０８にチップ間接続ワイヤー７０４ｂを接続可能ならしめるべく、第１の半導体チップ７０２と第２の半導体チップ７０３との間に隙間を作るものである。なお、当該スペーサー７１５は、第１の半導体チップ７０２および第２の半導体チップ７０３より小さな非導電体によって形成される。
【０１５５】
以上のように構成された本実施形態に係る半導体装置について、以下に、第１の半導体チップ７０２と第２の半導体チップ７０３との接続について説明する。
【０１５６】
まず、第２の半導体チップ７０３は、ダイパッド７０７上に、形成された回路面が図１４の上方向を向くように貼り付けられる。さらに、当該第２の半導体チップ７０３上には、接続パッド７０９が露出するようにスペーサー７１５が載置される。そして、第１の半導体チップ７０２は、スペーサー７１５上に、形成された回路面が図１４の上方向を向くように貼り付けられる。これにより、第１の半導体チップ７０２と第２の半導体チップ７０３とが積層される。
【０１５７】
次に、第１の半導体チップ７０２の接続パッド７０８と、ダイパッド７０７の接続部７１０とが、チップ間接続ワイヤー７０４ａにより接続される。さらに、第２の半導体チップ７０３の接続パッド７０９と、ダイパッド７０７の接続部７１０とが、チップ間接続ワイヤー７０４ｂにより接続される。これによって、第１の半導体チップ７０２と第２の半導体チップ７０３とが、接続部７１０を介して電気的に接続される。
【０１５８】
以上のように、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置の有する効果に加えて、ダイパッド７０７が第１の半導体チップ７０２および第２の半導体チップ７０３の下に配置され、当該ダイパッド７０７の接続部７１０を介して第１の半導体チップ７０２と第２の半導体チップ７０３とが接続されるので、第１の半導体チップ７０２の回路面と第２の半導体チップ７０３の回路面とが同方向を向いている場合であっても、これらの半導体チップを互いに接続させることが可能となるという効果を有する。
【０１５９】
なお、本実施形態に係る半導体装置によれば、接続部７１０は、ダイパッド７０７上に設けられるものとしているが、当該接続部７１０が設けられる場所は、ダイパッド７０７上に限られない。
【０１６０】
そこで、以下に説明する第８の実施形態では、第７の実施形態に係る半導体装置において、ダイパッド７０７以外の場所に接続部７１０が設けられたものについて説明する。
【０１６１】
（第８の実施形態）
それでは、以下に本発明の第８の実施形態に係る半導体装置について、図１５を参照しながら説明する。図１５は、本実施形態に係る半導体装置の断面図である。
【０１６２】
まず、本実施形態に係る半導体装置は、パッケージ８０１、第１の半導体チップ８０２、第２の半導体チップ８０３、チップ間接続ワイヤー８０４ａおよびｂ、外部導出リード８０６、ダイパッド８０７ならびにスペーサー８１５を備える。
【０１６３】
パッケージ８０１およびチップ間接続ワイヤー８０４ａおよびｂについては、第１の実施形態に係るこれらのものと同様であるので説明を省略する。
【０１６４】
また、第１の半導体チップ８０２、第２の半導体チップ８０３、これらの半導体チップの表面に形成された接続パッド８０８および８０９ならびにスペーサー８１５は、第７の実施形態に係るものと同様であるので説明を省略する。
【０１６５】
ダイパッド８０７は、第１の半導体チップ８０２および第２の半導体チップ８０３を載置するためのマウントであって、不導体によって形成される。
【０１６６】
ここで、本実施形態に係る外部導出リード８０６について説明する。本実施形態に係る外部導出リード８０６は、第４の実施形態に係る外部導出リード４０６と同様の構成を有する。より具体的には、本実施形態に係る外部導出リード４０６は、第１の実施形態に係る外部導出リード１０６と同様の形状をした非導電体によって作成される。そして、当該外部導出リード８０６の半導体装置側の部分に金属めっきが施されることにより、第１の半導体チップ８０２と第２の半導体チップ８０３との接続を仲介する接続部８１０が形成される。また、当該外部導出リード８０６の外部接続される部分に金属めっきがほどこされることにより、当該半導体装置と外部とを接続するための外部接続部８１１が形成される。なお、本実施形態に係る外部導出リード８０６では、第４の実施形態に係るものと同様に、接続部８１０と外部接続部８１１とは、非導電部分を介して絶縁されている。
【０１６７】
以上のように構成された本実施形態に係る半導体装置について、以下に、第１の半導体チップ８０２と第２の半導体チップ８０３との接続について説明する。
【０１６８】
まず、第２の半導体チップ８０３は、ダイパッド８０７上に、形成された回路面が図１５の上方向を向くように貼り付けられる。さらに、当該第２の半導体チップ８０３上には、接続パッド８０９が露出するようにスペーサー８１５が載置される。そして、第１の半導体チップ８０２は、スペーサー８１５上に、形成された回路面が図１５の上方向を向くように貼り付けられる。これにより、第１の半導体チップ８０２と第２の半導体チップ８０３とが積層される。
【０１６９】
次に、第１の半導体チップ８０２の接続パッド８０８と、外部導出リード８０６の接続部８１０とが、チップ間接続ワイヤー８０４ａにより接続される。さらに、第２の半導体チップ８０３の接続パッド８０９と、外部導出リード８０６の接続部８１０とが、チップ間接続ワイヤー８０４ｂにより接続される。これによって、第１の半導体チップ８０２と第２の半導体チップ８０３とが、接続部８１０を介して電気的に接続される。
【０１７０】
以上のように、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置の有する効果に加えて、第７の実施形態と同様に、第１の半導体チップ７０２の回路面と第２の半導体チップ７０３の回路面とが同方向を向いている場合であっても、これらの半導体チップを互いに接続させることがにできるという効果を有する。
【０１７１】
また、本実施形態に係る半導体装置によれば、第４の実施形態と同様に、リードフレームの形状を変更させる必要がないので、当該リードフレームの形状の再設計の必要がなくなる。
【０１７２】
なお、本実施形態および第７の実施形態では、２枚の半導体チップの回路面が同方向を向いている場合について説明を行った。ここで、上記２つの実施形態では、ダイパッドは、第２の半導体チップの下に配置されるものであった。
【０１７３】
しかしながら、本実施形態および第７の実施形態ように２枚の半導体チップの回路面が同方向を向いている場合であっても、当該ダイパッドが配置される場所は、第２の半導体チップの下に限られない。
【０１７４】
そこで、以下に説明する第９の実施形態では、第７の実施形態に係る半導体装置において、ダイパッドが第２の半導体チップの下以外の場所に配置される半導体装置について説明する。
【０１７５】
（第９の実施形態）
それでは、以下に、本発明の第９の実施形態に係る半導体装置について、図１６および１７を用いて説明する。
【０１７６】
ここで、図１６は、本実施形態に係る半導体装置の部品を示した図である。図１６（ａ）は、第１の半導体チップ９０２の外観斜視図である。図１６（ｂ）は、ダイパッド９０７の外観斜視図である。図１６（ｃ）は、第２の半導体チップ９０３の外観斜視図である。本実施形態に係る半導体装置は、図１６（ａ）に示される第１の半導体チップ９０２と、図１６（ｂ）に示されるダイパッド９０７と、図１６（ｃ）に示される第２の半導体チップ９０３とが貼り合わされることにより作成される。それでは、以下に、各部品の詳細について説明する。
【０１７７】
ここで、当該第１の半導体チップ９０２は、図１６（ａ）の紙面表面方向の面に回路が形成されており、外部あるいは第２の半導体チップ９０３と接続するための接続パッド９０８ａおよびｂを回路面内に含む。ダイパッド９０７は、第１の半導体チップ９０２および第２の半導体チップ９０３を載置するための非導電性のマウントであり、第１の実施形態等と同様にマウント部と外枠とにより構成される。なお、当該図１６（ｂ）では、マウント部のみが記載されており、外枠は省略されている。当該マウント部は、第１の半導体チップ９０２および第２の半導体チップ９０３よりも大きな外形をしており、図１の表面方向の面に第１の半導体チップ９０２が貼り合わされ、図１の裏面方向の面に第２の半導体チップ９０３が貼り合わされる。また、マウント部の端には、第１接続部９１０ａおよびｂが金属めっきにより形成され、さらに、当該第１の接続部９１０ａおよびｂと電気的に接続されたメタル配線９１２ａおよびｂが、マウント部に金属めっきにより形成されている。そして、当該メタル配線９１２ａおよびｂのそれぞれの端には貫通した孔があけられており、当該孔に金属片がはめ込まれることにより、第２接続部９１１ａおよびｂが形成される。第２の半導体チップ９０３は、第１の半導体チップ９０２と略同サイズであって、図１６（ｃ）の紙面表面方向の面に回路が形成されており、当該回路面内に第２接続部９１１ａおよびｂと電気的に接続するためのバンプ９０５ａおよびｂを含む。当該バンプ９０５ａおよびｂは、ダイパッド９０７に第２の半導体チップ９０３が重ねられたときに、ダイパッド９０７の第２接続部９１１ａおよびｂと接触する位置に形成される。
【０１７８】
それでは、以下に、本実施形態に係る半導体装置の構成について説明する。図１７は、本実施形態に係る半導体装置の断面図である。
【０１７９】
本実施形態に係る半導体装置は、パッケージ９０１、第１の半導体チップ９０２、第２の半導体チップ９０３、チップ間接続ワイヤー９０４ａ，ｂ、バンプ９０５ａ，ｂ、外部導出リード９０６、ダイパッド９０７を備える。また、第１の半導体チップ９０２は、接続パッド９０８ａ，ｂを含む。ダイパッド９０７は、マウント部に形成された接続部９１０ａ，ｂを含む。
【０１８０】
ここで、パッケージ９０１、第１の半導体チップ９０２、チップ間接続ワイヤー９０４ａ，ｂおよび外部導出リード９０６については第１の実施形態に係るこれらのものと同様であるので説明を省略する。また、ダイパッド９０７、第２の半導体チップ９０３およびバンプ９０５ａ，ｂは、すでに説明を行ったのでここでは説明を省略する。
【０１８１】
第１接続部９１０ａおよびｂ、メタル配線９１２ａおよびｂならびに第２接続部９１１ａおよびｂは、第１の半導体チップ９０２と第２の半導体チップ９０３との接続を仲介する。
【０１８２】
以上のように構成された半導体装置について、第１の半導体チップ９０２と第２の半導体チップ９０３との接続について説明する。
【０１８３】
まず、第１の半導体チップ９０２は、ダイパッド９０７のマウント部の表面に、その回路面が図１７において紙面上向きとなるように貼り合わされる。ここで、当該第１の半導体チップ９０２とダイパッド９０７とは、非導電性の接着剤によって貼り合わされる。これは、第１の半導体チップ９０２とメタル配線９１２ａおよびｂとがショートすることを防止するためである。
【０１８４】
次に、第１の半導体チップ９０２と第２の半導体チップ９０３とを当該半導体装置内で接続させるために、第１の半導体チップ９０２の接続パッド９０８ａと第１接続部９１０ａとがチップ間接続ワイヤー９０４ａにより接続される。さらに、第１の半導体チップ９０２の接続パッド９０８ｂと第１接続部９１０ｂとがチップ間接続ワイヤー９０４ｂにより接続される。
【０１８５】
次に、第２の半導体チップ９０３は、ダイパッド９０７のマウント部の裏面に、その回路面が図１７において紙面上向きとなるようにバンプ９０５ａおよびｂを介して貼り合わされる。ここで，当該第２の半導体チップ９０３は、バンプ９０５ａが第２接続部９１１ａと一致し，バンプ９０５ｂが第２接続部９１１ｂと一致するように、ダイパッド９０７に貼り合わされる。これにより、第１の半導体チップ９０２と第２の半導体チップ９０３とは、第１接続部９１０ａおよびｂ、メタル配線９１２ａおよびｂならびに第２接続部９１１ａおよびｂを介して電気的に接続される。
【０１８６】
以上のように本実施形態に係る半導体装置は、第１の実施形態の半導体装置と同様の効果を有すると共に、ダイパッド９０７と第２の半導体チップ９０３とがバンプ９０５ａおよびｂによって電気的に接続されているので、ダイパッド９０７が間にあってかつ第２の半導体チップ９０３が第１の半導体チップ９０２と同方向を向いている場合であっても、２つの半導体チップ同士を接続させることが可能となる。
【０１８７】
なお、本実施形態に係る半導体装置においても、第１の実施形態に係る半導体装置と同様に半導体アセンブリを作成することは可能である。
【０１８８】
なお、本実施形態では、第１の半導体チップ９０２とダイパッド９０７のメタル配線９１２ａおよびｂとを絶縁するために、第１の半導体チップ９０２とダイパッド９０７とは、非導電性の接着剤により貼り合わせるものとしているが、第１の半導体チップ９０２とダイパッド９０７のメタル配線９１２ａおよびｂとを絶縁する方法は、これに限られない。より具体的には、ダイパッド９０７のマウント部のメタル配線９１２ａおよびｂが形成された主面上に、非導電性のフィルムが貼り付けられて、その後に、第１の半導体チップ９０２が貼り合わされてもよい。また、非導電性のフィルムの代わりに、ダイパッド９０７と同じ非導電体の板が、メタル配線９１２ａおよびｂが形成されたダイパッド９０７に貼り付けられてもよい。
【０１８９】
なお、本実施形態に係る半導体装置によれば、第１の半導体チップ９０３の回路面と第２の半導体チップ９０３の回路面とは同方向を向いているが、これらの２つの回路面は、互いにダイパッド９０７を挟んで対向していてもよい。この場合、第１の半導体チップ９０２とダイパッド９０７とは、バンプを介して接続されることになる。
【０１９０】
なお、第１〜第９の実施形態の半導体装置において、パッケージについては特に言及していなかったが、当該パッケージについては、リード間が中空であるセラミックパッケージであってもよいし、リード間が中空でないセラミックパッケージであってもよい。
【０１９１】
なお、第１〜第９の実施形態の半導体装置において、第１の半導体チップと第２の半導体チップとは、略同サイズであるとしたが、当該略同サイズであるというのは、第１の半導体チップと第２の半導体チップとが積層されたときに、一方の半導体チップが他方の半導体チップに対して接続パッドをはることができない程度の大きさしかはみ出さないことをいう。
【０１９２】
なお、第１〜第９の実施形態において用いられている金属めっきや、貫通した孔に対して埋め込まれる金属は、導電性の物質の一例として記載したものである。すなわち、これらは、例えば、導電性を有する樹脂等に置き換えられることも可能である。
【０１９３】
なお、第１〜第９の実施形態の半導体装置において、積層される半導体チップの枚数は、２枚であるとしているが、積層される半導体チップの枚数はこれに限られず、３枚以上の半導体チップが積層されてもよい。ここで、３枚以上の半導体チップが積層される半導体装置は、第１〜第９の実施形態に係る半導体装置の積層方法が組み合わされることによって実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の各部品の外観斜視図である。
【図２】本発明の第１の実施形態に係る半導体装置の外観斜視図である。
【図３】本発明の第１の実施形態に係る半導体アセンブリの各部品の外観斜視図である。
【図４】本発明の第２の実施形態に係る半導体装置の各部品の外観社視図である。
【図５】本発明の第２の実施形態に係る半導体装置の外観斜視図である。
【図６】本発明の第３の実施形態に係る半導体装置の各部品の外観斜視図である。
【図７】本発明の第３の実施形態に係る半導体装置の外観斜視図である。
【図８】本発明の第４の実施形態に係る半導体装置の外観斜視図である。
【図９】本発明の第５の実施形態に係る半導体装置の各部品の外観斜視図である。
【図１０】本発明の第５の実施形態に係る半導体装置の外観斜視図である。
【図１１】本発明の第５の実施形態に係る半導体装置のその他の一例のものの外観斜視図である。
【図１２】本発明の第６の実施形態に係る半導体装置の各部品の外観斜視図である。
【図１３】本発明の第６の実施形態に係る半導体装置の外観斜視図である。
【図１４】本発明の第７の実施形態に係る半導体装置の断面図である。
【図１５】本発明の第８の実施形態に係る半導体装置の断面図である。
【図１６】本発明の第９の実施形態に係る半導体装置の各部品の外観斜視図である。
【図１７】本発明の第９の実施形態に係る半導体装置の断面図である。
【符号の説明】
１０１、２０１、３０１、４０１、７０１、８０１、９０１ パッケージ
１０２、２０２、３０２、４０２、５０２、６０１、７０２、８０２、９０２
第１の半導体チップ
１０３、２０３、３０３、４０３、５０３、６０３、７０３、８０３、９０３
第２の半導体チップ
１０４、２０４、３０４、４０４、５０４、７０４、８０４、９０４ チップ間接続ワイヤー
１０５、２０５、３０５、４０５、５０５ 外部接続ワイヤー
１０６、２０６、３０６、４０６、５０６、７０６、８０６、９０６ 外部導出リード
１０７、２０７、３０７、４０７、５０７、６０２、７０７、８０７、９０７
ダイパッド
１０８、１０９、２０８、２０９、３０８、３０９、４０８、４０９、５０８、５０９、７０８、７０９、８０８、８０９、９０８ 接続パッド
１１０、１２１、２１１、３１０、４１０、５１０、７１０、８１０、９１０
接続部
１１１、２１２、３１１、５１２ マウント部
１２０ 非導電体
２１０ ブリッジ
４１１、８１１ 外部接続部
５１１、５５１、６０７、９１２ メタル配線
６０５、６０６、６０８、９１１ 金属片
８１５ スペーサー
９０５ バンプ

Claims (4)

  1. それぞれが略同じ外形を有しており、かつそれぞれの一方の主面上に集積回路が形成された複数の半導体チップを積層配置して構成される半導体装置であって、
    一部分に導電部分を含み、前記複数の半導体チップに対してさらに積層配置される非導電層と、
    前記非導電層に設けられた導電部分を介して、前記複数の半導体チップの集積回路同士を内部接続する内部接続部分とを備え、
    前記非導電層に設けられた導電部分は、前記複数の半導体チップの集積回路間の内部接続のみを中継し、
    前記導電部分は、前記複数の半導体チップが前記非導電層と共に積層配置されたときに、当該複数の半導体チップの外形よりも外側に位置する部分に導電体のめっきが施されることにより形成され、
    前記複数の半導体チップの外形よりも外側に位置する部分は、当該複数の半導体チップの外形から外側に前記非導電層の一部を突出させて形成された凸部であることを特徴とする、半導体装置。
  2. 前記複数の半導体チップおよび前記非導電層は、パッケージにより覆われており、
    前記非導電層は、前記複数の半導体チップが載置される部分を前記パッケージに固定するための複数の支持部をさらに含み、
    前記複数の支持部は、互いにブリッジによって連結されており、
    前記半導体チップの外形よりも外側に位置する部分は、前記ブリッジであることを特徴とする、請求項１に記載の半導体装置。
  3. 前記導電体のめっきは、金属めっきであることを特徴とする、請求項１又は２に記載の半導体装置。
  4. それぞれが略同じ外形を有しており、かつそれぞれの一方の主面上に集積回路が形成された複数の半導体チップを積層配置して構成される半導体装置であって、
    一部分に導電部分を含み、前記複数の半導体チップに対してさらに積層配置される非導電層と、
    前記非導電層に設けられた導電部分を介して、前記複数の半導体チップの集積回路同士を内部接続する内部接続部分とを備え、
    前記非導電層に設けられた導電部分は、前記複数の半導体チップの集積回路間の内部接続のみを中継し、
    前記複数の半導体チップは、第１の半導体チップと第２の半導体チップとによって構成され、
    前記内部接続部分は、前記第１の半導体チップと前記導電部分とを接続する第１の接続部と、前記第２の半導体チップと前記導電部分とを接続する前記第２の半導体チップ上に設けられた金属製のバンプである第２の接続部とを含み、
    前記第１の半導体チップは、その集積回路が形成されていない方の主面が前記非導電層の一方主面と対向するように積層配置され、
    前記第２の半導体チップは、その集積回路が形成された主面が前記非導電層の他方主面と対向するように重ねて配置され、
    前記非導電層は、前記第２の半導体チップと前記非導電層とが積層配置されたときに、前記バンプが接触する部分に貫通した孔があけられて、当該孔に導電体が埋め込まれることにより形成される導電体部と、前記第１の半導体チップが積層配置される側の主面内において、前記導電体部と前記第１の接続部とを導電可能な状態に接続する回路とを含む、半導体装置。
JP2003062283A 2003-03-07 2003-03-07 半導体装置 Expired - Fee Related JP4128473B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003062283A JP4128473B2 (ja) 2003-03-07 2003-03-07 半導体装置
US10/791,805 US7105929B2 (en) 2003-03-07 2004-03-04 Semiconductor device
CNB2004100282131A CN100343992C (zh) 2003-03-07 2004-03-08 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003062283A JP4128473B2 (ja) 2003-03-07 2003-03-07 半導体装置

Publications (3)

Publication Number Publication Date
JP2004273760A JP2004273760A (ja) 2004-09-30
JP2004273760A5 JP2004273760A5 (ja) 2006-04-20
JP4128473B2 true JP4128473B2 (ja) 2008-07-30

Family

ID=32923658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003062283A Expired - Fee Related JP4128473B2 (ja) 2003-03-07 2003-03-07 半導体装置

Country Status (3)

Country Link
US (1) US7105929B2 (ja)
JP (1) JP4128473B2 (ja)
CN (1) CN100343992C (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629539B2 (en) * 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
US9666788B2 (en) 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US9812588B2 (en) 2012-03-20 2017-11-07 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US9411025B2 (en) 2013-04-26 2016-08-09 Allegro Microsystems, Llc Integrated circuit package having a split lead frame and a magnet

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
CN1157790C (zh) * 2000-11-27 2004-07-14 矽品精密工业股份有限公司 芯片堆叠封装结构
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
JP2003023136A (ja) 2001-07-10 2003-01-24 Matsushita Electric Ind Co Ltd 半導体装置
US6781243B1 (en) * 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package

Also Published As

Publication number Publication date
US7105929B2 (en) 2006-09-12
CN1527384A (zh) 2004-09-08
US20040173885A1 (en) 2004-09-09
CN100343992C (zh) 2007-10-17
JP2004273760A (ja) 2004-09-30

Similar Documents

Publication Publication Date Title
JP5529371B2 (ja) 半導体装置及びその製造方法
JP5883456B2 (ja) 超小型電子アセンブリ及びシステム
JP2001223323A (ja) 半導体装置
JP2002076057A5 (ja)
US8120164B2 (en) Semiconductor chip package, printed circuit board assembly including the same and manufacturing methods thereof
WO2003005445A1 (fr) Dispositif a semiconducteur et module a semiconducteur
JP2003100803A (ja) 半導体装置及びその製造方法
JP4128473B2 (ja) 半導体装置
JPH1126678A (ja) 電子部品のリード構造
JP4034468B2 (ja) 半導体装置の製造方法
JPH0462866A (ja) 表面実装部品の実装方法
JP2008124072A (ja) 半導体装置
JP4435074B2 (ja) 半導体装置およびその製造方法
CN211208441U (zh) 电子设备
JP2003209132A (ja) リードフレーム組立体及びそれを使用した半導体装置
KR20040069392A (ko) 적층형 반도체 멀티 칩 패키지
WO2000008685A1 (fr) Substrat de cablage, son procede de fabrication, et dispositif a semiconducteur
JP3942495B2 (ja) 半導体装置
JP2001015677A (ja) 半導体装置
JP2842753B2 (ja) 半導体装置
JP3418759B2 (ja) 半導体パッケージ
JP2004087717A (ja) 電子部品
JP2004228402A (ja) 半導体装置
KR20190089464A (ko) 가압형 반도체 패키지
JP2017011274A (ja) ボールグリッドアレイパッケージの積層を含む３次元電子モジュール

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060306

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080421

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080514

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130523

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees