JPH06104394B2 - 携帯可能記憶媒体 - Google Patents
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- JPH06104394B2 JPH06104394B2 JP61133767A JP13376786A JPH06104394B2 JP H06104394 B2 JPH06104394 B2 JP H06104394B2 JP 61133767 A JP61133767 A JP 61133767A JP 13376786 A JP13376786 A JP 13376786A JP H06104394 B2 JPH06104394 B2 JP H06104394B2
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- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/07743—External electrical contacts
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、記憶回路およびマイクロコンピュータ等の
集積回路チップを積層し、多くの各種情報を記憶するこ
とができるカード状携帯可能記憶媒体、所謂ICカードに
関し、特にその接続端子に接続される保護回路の性能を
改良した携帯可能記憶媒体に関する。
集積回路チップを積層し、多くの各種情報を記憶するこ
とができるカード状携帯可能記憶媒体、所謂ICカードに
関し、特にその接続端子に接続される保護回路の性能を
改良した携帯可能記憶媒体に関する。
（従来の技術） ICカードは、ISO規格により種々の性能が規定されてい
る。この規格の中で、静電気に対する試験がある。ICカ
ードは携帯されて、種々の外部環境に接するため、外部
から大きな静電気を受けることがしばしばある。ICカー
ドは例えば金融機関に設置されている自動取引装置（AT
M）等の外部装置との電気的接続を行なうための複数の
接続端子を有し、この接続端子にはマイクロコンピュー
タや記憶回路等のICチップが内部的に接続されている
が、これらの接続端子に静電気が印加されると、内部の
ICチップが破壊される恐れがある。
る。この規格の中で、静電気に対する試験がある。ICカ
ードは携帯されて、種々の外部環境に接するため、外部
から大きな静電気を受けることがしばしばある。ICカー
ドは例えば金融機関に設置されている自動取引装置（AT
M）等の外部装置との電気的接続を行なうための複数の
接続端子を有し、この接続端子にはマイクロコンピュー
タや記憶回路等のICチップが内部的に接続されている
が、これらの接続端子に静電気が印加されると、内部の
ICチップが破壊される恐れがある。
ISO規格における静電気に対する試験は、ICカードがこ
のような外部からの静電気により簡単に破壊されるのを
防止する目的で行なわれるものである。ICカードは複数
の接続端子として共通電位を供給する共通接続端子、す
なわちアース端子（GND）と、電源電圧端子（Vcc）、入
出力端子、リセット信号端子、クロック信号端子等の複
数の独立接続端子とを有するが、ISO規格の静電気試験
は、アース端子と各独立接続端子との間に100pFのコン
デンサに充填された1500ボルトの電圧を1000オームの抵
抗を介して印加し、これによってICカードの内部回路が
破壊されないことを確認する試験である。
のような外部からの静電気により簡単に破壊されるのを
防止する目的で行なわれるものである。ICカードは複数
の接続端子として共通電位を供給する共通接続端子、す
なわちアース端子（GND）と、電源電圧端子（Vcc）、入
出力端子、リセット信号端子、クロック信号端子等の複
数の独立接続端子とを有するが、ISO規格の静電気試験
は、アース端子と各独立接続端子との間に100pFのコン
デンサに充填された1500ボルトの電圧を1000オームの抵
抗を介して印加し、これによってICカードの内部回路が
破壊されないことを確認する試験である。
従って、ICカードは、このISO規格の静電気試験に耐え
るようにするとともに、外部からの静電気に対して内部
回路を保護するための保護回路を有している。
るようにするとともに、外部からの静電気に対して内部
回路を保護するための保護回路を有している。
第４図（ａ）はこのような従来の保護回路を有したICカ
ードの回路図である。このICカードは、外部装置との接
続を行なうための上述した接続端子1a−1h、例えば電源
電圧端子（Vcc）1a、アース端子（GND）1b、リセット信
号端子（RST）1c、クロック信号端子（CLK）1e、入出力
端子（1/0）1f等を有し、これらの各接続端子は保護回
路３を介してマイクロプロセッサ等からなるCPU5および
E2PROMからなる記憶回路７等の集積回路チップに接続さ
れている。
ードの回路図である。このICカードは、外部装置との接
続を行なうための上述した接続端子1a−1h、例えば電源
電圧端子（Vcc）1a、アース端子（GND）1b、リセット信
号端子（RST）1c、クロック信号端子（CLK）1e、入出力
端子（1/0）1f等を有し、これらの各接続端子は保護回
路３を介してマイクロプロセッサ等からなるCPU5および
E2PROMからなる記憶回路７等の集積回路チップに接続さ
れている。
保護回路３は、互いに逆極性に直列接続された一対のツ
ェナーダイオードからなるツェナーダイオードブロック
を並列に４回路3a,3b,3c,3d有する。この各ツェナーダ
イオードブロック3a,3b,3c,3dはカソード同志が内部で
互いに接続された第１および第２のツェナーダイオード
からなり、第４図（ｂ）に示すようなチュブラ形の単一
半導体素子として構成され、この素子を４個接続するこ
とにより保護回路３を構成しているものである。各ツェ
ナーダイオードブロック3a,3b,3c,3dの各第１のツェナ
ーダイオードのアノードは共通に接続されて、前記アー
ス端子1bに接続されている。第１のツェナーダイオード
ブロック3aの第２のツェナーダイオードのアノードは前
記電源電圧端子1aに接続され、第２のツェナーダイオー
ドブロック3bの第２のツェナーダイオードのアノードは
前記リセット信号端子1cに接続され、第３のツェナーダ
イオードブロック3cの第２のツェナーダイオードのアノ
ードは前記クロック信号端子1eに接続され、第４のツェ
ナーダイオードブロック3dの第２のツェナーダイオード
のアノードは前記入出力端子1fに接続されている。
ェナーダイオードからなるツェナーダイオードブロック
を並列に４回路3a,3b,3c,3d有する。この各ツェナーダ
イオードブロック3a,3b,3c,3dはカソード同志が内部で
互いに接続された第１および第２のツェナーダイオード
からなり、第４図（ｂ）に示すようなチュブラ形の単一
半導体素子として構成され、この素子を４個接続するこ
とにより保護回路３を構成しているものである。各ツェ
ナーダイオードブロック3a,3b,3c,3dの各第１のツェナ
ーダイオードのアノードは共通に接続されて、前記アー
ス端子1bに接続されている。第１のツェナーダイオード
ブロック3aの第２のツェナーダイオードのアノードは前
記電源電圧端子1aに接続され、第２のツェナーダイオー
ドブロック3bの第２のツェナーダイオードのアノードは
前記リセット信号端子1cに接続され、第３のツェナーダ
イオードブロック3cの第２のツェナーダイオードのアノ
ードは前記クロック信号端子1eに接続され、第４のツェ
ナーダイオードブロック3dの第２のツェナーダイオード
のアノードは前記入出力端子1fに接続されている。
このように構成された保護回路３を有するICカードにお
いては、各接続端子に静電気またはISO規格の静電気試
験におけるように1500ボルトのような非常に高い電圧が
各接続端子、すなわち電源電圧端子1a、リセット信号端
子1c、クロック信号端子1e、入出力端子1fとアース端子
1bとの間に印加されたとしても、ツェナーダイオードの
ツェナー降伏現象またはアバランシェ降伏現象により各
接続端子に接続された内部回路は破壊されることがない
のである。すなわち、アース端子1bと各接続端子1a,1c,
1eまたは1fとの間に接続された各ツェナーダイオードブ
ロック3a,3b,3cまたは3dは、該端子間にいずれの極性の
高電圧、例えば1500ボルトのような高電圧が印加された
としても、各ツェナーダイオードブロックを構成するい
ずれか一方のツェナーダイオードは順方向であるので、
他方のツェナーダイオードにこの高電圧のほとんどすべ
てが印加され、このツェナーダイオードはこの高電圧に
対してツェナー降伏現象またはアバランシェ降伏現象を
起こし、印加された高電圧をツェナーダイオードの定電
圧に押さえるように作用する。この結果、上記端子間に
高電圧が印加されたとしても、端子間の電圧はツェナー
ダイオードの定電圧、例えば6.5ボルトに押さえられ、
この端子間に接続されている内部回路には高電圧は印加
されないため、内部回路が破壊されることがないように
なっているのである。
いては、各接続端子に静電気またはISO規格の静電気試
験におけるように1500ボルトのような非常に高い電圧が
各接続端子、すなわち電源電圧端子1a、リセット信号端
子1c、クロック信号端子1e、入出力端子1fとアース端子
1bとの間に印加されたとしても、ツェナーダイオードの
ツェナー降伏現象またはアバランシェ降伏現象により各
接続端子に接続された内部回路は破壊されることがない
のである。すなわち、アース端子1bと各接続端子1a,1c,
1eまたは1fとの間に接続された各ツェナーダイオードブ
ロック3a,3b,3cまたは3dは、該端子間にいずれの極性の
高電圧、例えば1500ボルトのような高電圧が印加された
としても、各ツェナーダイオードブロックを構成するい
ずれか一方のツェナーダイオードは順方向であるので、
他方のツェナーダイオードにこの高電圧のほとんどすべ
てが印加され、このツェナーダイオードはこの高電圧に
対してツェナー降伏現象またはアバランシェ降伏現象を
起こし、印加された高電圧をツェナーダイオードの定電
圧に押さえるように作用する。この結果、上記端子間に
高電圧が印加されたとしても、端子間の電圧はツェナー
ダイオードの定電圧、例えば6.5ボルトに押さえられ、
この端子間に接続されている内部回路には高電圧は印加
されないため、内部回路が破壊されることがないように
なっているのである。
第５図（ａ）は従来のICカードに使用されている保護回
路の他の例を示す回路図である。この保護回路30の回路
構成は第４図の保護回路３と同じであるが、第４図の保
護回路３は一対のツェナーダイオードからなるチューブ
ラ状のツェナーダイオードブロック素子を４個別々に設
けたものであるのに対して、この第５図（ａ）の保護回
路30は８個のツェナーダイオードを拡散により１個の半
導体チップとして第５図（ｂ）に示すように形成したと
ころが異なるのである。なお、この保護回路30に接続さ
れるICカード内の回路構成は第４図の回路構成と同じで
ある。
路の他の例を示す回路図である。この保護回路30の回路
構成は第４図の保護回路３と同じであるが、第４図の保
護回路３は一対のツェナーダイオードからなるチューブ
ラ状のツェナーダイオードブロック素子を４個別々に設
けたものであるのに対して、この第５図（ａ）の保護回
路30は８個のツェナーダイオードを拡散により１個の半
導体チップとして第５図（ｂ）に示すように形成したと
ころが異なるのである。なお、この保護回路30に接続さ
れるICカード内の回路構成は第４図の回路構成と同じで
ある。
第５図（ｂ）のように８個のツェナーダイオードからな
る保護回路30を１個の半導体チップとして製造すること
により保護回路のICカードへの組立てが簡単になる。
る保護回路30を１個の半導体チップとして製造すること
により保護回路のICカードへの組立てが簡単になる。
（発明の解決しようとする問題点） 第４図に示す従来の保護回路３は、チューブラ状の個別
のツェナーダイオードブロック素子を４個接続するもの
であるため、組立工数が多く、生産性が悪いとともに、
小形化し難く、またこのためICカードの折曲げ試験に弱
いという問題点がある。
のツェナーダイオードブロック素子を４個接続するもの
であるため、組立工数が多く、生産性が悪いとともに、
小形化し難く、またこのためICカードの折曲げ試験に弱
いという問題点がある。
また、第５図に示す保護回路30は、１個の半導体チップ
で構成されているが、８個のツェナーダイオードを必要
とする上、構造的にも比較的大きいので、第４図の保護
回路３の場合も同様であるが、ツェナーダイオードの接
合部の静電容量が増大し、ISO規格で規定されている最
大容量、例えば30pFを越えてしまうおそれがあるととも
に、また構造的大きさからICカードの折曲げ試験に弱い
という問題がある。すなわち、ICカードは携帯されるた
め折曲げに対してある程度強いことが必要であり、この
強さを確認するためにISO規格では横方向のねじり等を
チェックする折曲げ試験を行なっているが、第４図およ
び第５図の保護回路ともに構造的に比較的大きいため、
大きな折曲げが保護回路を構成する素子に加わり、これ
らを破損するという問題がある。
で構成されているが、８個のツェナーダイオードを必要
とする上、構造的にも比較的大きいので、第４図の保護
回路３の場合も同様であるが、ツェナーダイオードの接
合部の静電容量が増大し、ISO規格で規定されている最
大容量、例えば30pFを越えてしまうおそれがあるととも
に、また構造的大きさからICカードの折曲げ試験に弱い
という問題がある。すなわち、ICカードは携帯されるた
め折曲げに対してある程度強いことが必要であり、この
強さを確認するためにISO規格では横方向のねじり等を
チェックする折曲げ試験を行なっているが、第４図およ
び第５図の保護回路ともに構造的に比較的大きいため、
大きな折曲げが保護回路を構成する素子に加わり、これ
らを破損するという問題がある。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、静電容量が小さく小型化で生産性が高く
かつ折曲げ耐力が大きい保護回路を有するICカードを提
供することにある。
するところは、静電容量が小さく小型化で生産性が高く
かつ折曲げ耐力が大きい保護回路を有するICカードを提
供することにある。
［発明の構成］ （問題点を解決するための手段） 上記問題点を解決するため、外部装置との電気的接続を
行なうための共通接続端子および複数の独立接続端子
と、該接続端子に接続された集積回路チップとを有する
携帯可能記憶媒体において、この発明は、第１の電極が
前記共通接続端子に接続される共通定電圧素子と、第２
の電極が共通定電圧素子の第２の電極に共通に接続さ
れ、第１の電極が前記複数の独立接続端子にそれぞれ接
続される複数の独立電圧素子とを有する定電圧半導体チ
ップを備えたことを要旨とする。
行なうための共通接続端子および複数の独立接続端子
と、該接続端子に接続された集積回路チップとを有する
携帯可能記憶媒体において、この発明は、第１の電極が
前記共通接続端子に接続される共通定電圧素子と、第２
の電極が共通定電圧素子の第２の電極に共通に接続さ
れ、第１の電極が前記複数の独立接続端子にそれぞれ接
続される複数の独立電圧素子とを有する定電圧半導体チ
ップを備えたことを要旨とする。
（作用） この発明の携帯可能記憶媒体においては、共通定電圧素
子の第１の電極を共通接続端子に接続するとともに、該
共通定電圧素子の第２の電極を複数の独立定電圧素子の
第２の電極に接続した定電圧半導体チップを保護回路と
して使用している。
子の第１の電極を共通接続端子に接続するとともに、該
共通定電圧素子の第２の電極を複数の独立定電圧素子の
第２の電極に接続した定電圧半導体チップを保護回路と
して使用している。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る携帯可能記憶媒体、
所謂ICカードの回路図である。このICカードは、前記第
４図（ａ）と同様に、外部装置との接続を行なうための
接続端子1a−1h、例えば電源電圧端子（Vcc）1a、アー
ス端子（GND）1b、リセット信号端子（RST）1c、クロッ
ク信号端子（CLK）1e、入出力端子（I/0）1f等を有し、
これらの各接続端子は保護回路９を介してマイクロプロ
セッサ等からなるCPU5およびE2PROMからなる記憶回路７
等の集積回路チップに接続されている。このICカード
は、第４図または第５図に示す従来のICカードにおいて
保護回路のみが異なり、他の構成は同じである。
所謂ICカードの回路図である。このICカードは、前記第
４図（ａ）と同様に、外部装置との接続を行なうための
接続端子1a−1h、例えば電源電圧端子（Vcc）1a、アー
ス端子（GND）1b、リセット信号端子（RST）1c、クロッ
ク信号端子（CLK）1e、入出力端子（I/0）1f等を有し、
これらの各接続端子は保護回路９を介してマイクロプロ
セッサ等からなるCPU5およびE2PROMからなる記憶回路７
等の集積回路チップに接続されている。このICカード
は、第４図または第５図に示す従来のICカードにおいて
保護回路のみが異なり、他の構成は同じである。
本実施例の保護回路９は、アース端子1bに一方の電極で
あるアノードが接続されたツェナーダイオードからなる
共通定電圧素子10と、前記複数の接続端子1a,1c,1e,1f
にアノードがそれぞれ接続された複数の、本例において
は４個のツェナーダイオードからなる独立定電圧素子1
1,12,13,14と有し、共通定電圧素子10の他方の電極であ
るカソードは複数の独立定電圧素子11−14のカソードに
共通に接続されている。
あるアノードが接続されたツェナーダイオードからなる
共通定電圧素子10と、前記複数の接続端子1a,1c,1e,1f
にアノードがそれぞれ接続された複数の、本例において
は４個のツェナーダイオードからなる独立定電圧素子1
1,12,13,14と有し、共通定電圧素子10の他方の電極であ
るカソードは複数の独立定電圧素子11−14のカソードに
共通に接続されている。
このように接続された保護回路９は、前記第４図または
第５図の保護回路と同様に、アノード端子1bと各接続端
子との間には一対のツェナーダイオードが逆方向で直列
に接続されているため、該端子間に高電圧が印加された
時には同時にツェナー降伏効果またはアバランシェ降伏
効果により該高電圧をツェナーダイオードの所定の定電
圧に押さえるように作用し、接続端子に印加された高電
圧が内部の集積回路に伝達されないようなっており、こ
れにより該集積回路の破壊を防止している。
第５図の保護回路と同様に、アノード端子1bと各接続端
子との間には一対のツェナーダイオードが逆方向で直列
に接続されているため、該端子間に高電圧が印加された
時には同時にツェナー降伏効果またはアバランシェ降伏
効果により該高電圧をツェナーダイオードの所定の定電
圧に押さえるように作用し、接続端子に印加された高電
圧が内部の集積回路に伝達されないようなっており、こ
れにより該集積回路の破壊を防止している。
保護回路９は、以上のように１個の共通定電圧素子10と
複数の独立定電圧素子11−14により構成されるが、これ
は第２図（ａ）−（ｃ）に示すように１個の半導体集積
回路チップにより構成されている。そして、この集積回
路構成においては、半導体シリコン基板15のほぼ中央に
共通定電圧素子10が形成され、この周囲に複数の独立定
電圧素子11−14が形成されるように構成されている。す
なわち、第２図（ａ）−（ｃ）は保護回路９における定
電圧素子の種々の構成を示しているが、いずれの構成に
おいても中央に共通定電圧素子10が形成され、この周囲
に独立定電圧素子11−14が形成されている。このように
構成することにより中央に形成された共通定電圧素子10
の一方の電極、例えばカソードに対する独立定電圧素子
11−14のカソードの接続が非常に短く簡単に行なわれ、
チップ全体を小さく形成することができるのである。そ
して、この場合、第２図（ａ）−（ｃ）で示すように、
独立定電圧素子11を単に中央に形成するだけでなく、そ
の一部を各独立定電圧素子の間に延出することにより各
素子間の電気的接続、絶縁等を効率的かつ高性能に行な
うことができるのである。
複数の独立定電圧素子11−14により構成されるが、これ
は第２図（ａ）−（ｃ）に示すように１個の半導体集積
回路チップにより構成されている。そして、この集積回
路構成においては、半導体シリコン基板15のほぼ中央に
共通定電圧素子10が形成され、この周囲に複数の独立定
電圧素子11−14が形成されるように構成されている。す
なわち、第２図（ａ）−（ｃ）は保護回路９における定
電圧素子の種々の構成を示しているが、いずれの構成に
おいても中央に共通定電圧素子10が形成され、この周囲
に独立定電圧素子11−14が形成されている。このように
構成することにより中央に形成された共通定電圧素子10
の一方の電極、例えばカソードに対する独立定電圧素子
11−14のカソードの接続が非常に短く簡単に行なわれ、
チップ全体を小さく形成することができるのである。そ
して、この場合、第２図（ａ）−（ｃ）で示すように、
独立定電圧素子11を単に中央に形成するだけでなく、そ
の一部を各独立定電圧素子の間に延出することにより各
素子間の電気的接続、絶縁等を効率的かつ高性能に行な
うことができるのである。
第３図は第２図（ａ）の保護回路９を構成する定電圧半
導体集積回路チップの断面構造を示す図である。各定電
圧素子を構成するツェナーダイオードは半導体シリコン
基板のバルク層上に通常のPN接合により形成され、共通
定電圧素子10の周囲に独立定電圧素子11−14が形成され
ている。なお、図において、16はアルミニューム、17は
バルク層、18は酸化膜である。
導体集積回路チップの断面構造を示す図である。各定電
圧素子を構成するツェナーダイオードは半導体シリコン
基板のバルク層上に通常のPN接合により形成され、共通
定電圧素子10の周囲に独立定電圧素子11−14が形成され
ている。なお、図において、16はアルミニューム、17は
バルク層、18は酸化膜である。
［発明の効果］ 以上説明したように、この発明によれば、共通定電圧素
子の第１の電極を共通接続端子に接続するとともに、該
共通定電圧素子の第２の電極を複数の独立用定電圧素子
の第２の電極に接続した定電圧半導体チップを有してい
るので、共通接続端子と各独立接続端子との間の静電容
量が小さい上に、ICカードの折曲げに対する耐力が比較
的大きく、かつ組立て易く、生産性の向上を図ることが
できる。
子の第１の電極を共通接続端子に接続するとともに、該
共通定電圧素子の第２の電極を複数の独立用定電圧素子
の第２の電極に接続した定電圧半導体チップを有してい
るので、共通接続端子と各独立接続端子との間の静電容
量が小さい上に、ICカードの折曲げに対する耐力が比較
的大きく、かつ組立て易く、生産性の向上を図ることが
できる。
第１図はこの発明の一実施例に係る携帯可能記憶媒体の
回路図、第２図は第１図の携帯可能記憶媒体に使用され
る保護回路用の定電圧半導体チップの平面図、第３図は
第２図（ａ）のＡ−Ａ線断面図、第４図は従来の携帯可
能記憶媒体の回路図および保護回路に使用されるツェナ
ーダイオードブロック素子の構造図、第５図は従来の携
帯可能記憶媒体に使用される保護回路の回路構成図およ
び該保護回路を構成する半導体チプの平面図である。 1a−1h……接続端子 ９……保護回路 10……共通定電圧素子 11−14……独立定電圧素子
回路図、第２図は第１図の携帯可能記憶媒体に使用され
る保護回路用の定電圧半導体チップの平面図、第３図は
第２図（ａ）のＡ−Ａ線断面図、第４図は従来の携帯可
能記憶媒体の回路図および保護回路に使用されるツェナ
ーダイオードブロック素子の構造図、第５図は従来の携
帯可能記憶媒体に使用される保護回路の回路構成図およ
び該保護回路を構成する半導体チプの平面図である。 1a−1h……接続端子 ９……保護回路 10……共通定電圧素子 11−14……独立定電圧素子
Claims (3)
- 【請求項１】外部装置との電気的接続を行なうための共
通接続端子および複数の独立接続端子と、該接続端子に
接続された集積回路チップとを有する携帯可能記憶媒体
において、第１の電極が前記共通接続端子に接続される
共通定電圧素子と、第２の電極が共通定電圧素子の第２
の電極に共通に接続され、第１の電極が前記複数の独立
接続端子にそれぞれ接続される複数の独立定電圧素子と
を有する定電圧半導体チップを備えたことを特徴とする
携帯可能記憶媒体。 - 【請求項２】前記独立定電圧素子は、共通定電圧素子の
周囲に配置形成されたことを特徴とする特許請求の範囲
第１項に記載の携帯可能記憶媒体。 - 【請求項３】前記共通定電圧素子および独立定電圧素子
は定電圧素子ダイオードで構成され、第１および第２の
電極はそれぞれアノードおよびカソード、またはカソー
ドおよびアノードであることを特徴とする特許請求の範
囲第１項記載の携帯可能記憶媒体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133767A JPH06104394B2 (ja) | 1986-06-11 | 1986-06-11 | 携帯可能記憶媒体 |
| KR1019870005593A KR900003754B1 (ko) | 1986-06-11 | 1987-06-03 | 휴대할 수 있는 기억매체 |
| US07/060,387 US4825060A (en) | 1986-06-11 | 1987-06-10 | Portable memory medium |
| FR878708149A FR2600187B1 (fr) | 1986-06-11 | 1987-06-11 | Support de memoire portatif |
| US07/314,127 US4896028A (en) | 1986-06-11 | 1989-02-23 | Surge absorption apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133767A JPH06104394B2 (ja) | 1986-06-11 | 1986-06-11 | 携帯可能記憶媒体 |
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|---|---|
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|---|---|---|---|
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