JP6866807B2 - Ｅｓｄ保護デバイス - Google Patents

Description

本発明は、半導体基板に薄膜プロセスを用いて形成されたＥＳＤ保護デバイスに関する。

現在、各種の電子機器にはＩＣ等の半導体回路素子が用いられていることが多い。このような半導体回路素子のサージ電流による静電破壊を防ぐことを目的として、電子機器には、ＥＳＤ保護デバイスが備えられている。

例えば、特許文献１には、ダイオード方式のＥＳＤ保護デバイスが記載されている。このＥＳＤ保護デバイスは、半導体基板に対して薄膜プロセスよってダイオードを形成することによって、実現される。

ＥＳＤ保護デバイスは、保護対象のＩＣが接続される信号ラインとグランドとの間に接続されており、サージ電流が信号ラインを流れると、当該サージ電流をグランドに導く。

国際公開第２０１４／１６２７９５号パンフレット

しかしながら、特許文献１に記載のようなダイオード方式を用いた構造では、ダイオードのダイナミック抵抗（動的抵抗）が高い場合に、サージ電流がＥＳＤ保護デバイスに流れず、ＥＳＤ保護が機能しないという問題が生じることがある。

したがって、本発明の目的は、導通時の抵抗が低いダイオード型のＥＳＤ保護デバイスを提供することにある。

この発明のＥＳＤ保護デバイスは、互いに対向する第１主面と第２主面とを有する半導体基板、ＥＳＤ保護回路部、および、非接地導体を備える。ＥＳＤ保護回路部は、半導体基板の第１主面側に形成され、第１ダイオード素子と第２ダイオード素子とを含む。第１ダイオード素子と第２ダイオード素子とは、半導体基板の厚み方向すなわちＥＳＤ保護回路部の厚み方向に沿ってｐｎ接合が形成され、半導体基板を介して接続されている。非接地導体は、半導体基板の第２主面に形成されている。非接地導体は、半導体基板の平面視において、第１ダイオード素子および第２ダイオード素子との間の領域の少なくとも一部を含み、第１ダイオード素子または第２ダイオード素子の少なくとも一部に重なっている。

この構成では、第１ダイオード素子と第２ダイオード素子との間に、非接地導体が半導体基板と並列に接続される。非接地導体は、半導体基板よりも導電率が高い（抵抗率が低い）ので、ＥＳＤ保護デバイスとしての導通時での抵抗が低下する。

また、この発明のＥＳＤ保護デバイスでは、非接地導体は、第２主面の全面に形成されていることが好ましい。

この構成では、導電率の更なる低下と、構造的な信頼性の向上が実現される。

また、この発明のＥＳＤ保護デバイスでは、次の構成であることが好ましい。ＥＳＤ保護回路部は、半導体基板の厚み方向に沿ってｐｎ接合が形成され、半導体基板に接続された第３ダイオード素子を備える。ＥＳＤ保護回路部の表面には、第１端子導体、第２端子導体、および、第３端子導体が備えられている。第１端子導体は、第１ダイオード素子に接続され、平面視において第１ダイオード素子に重なる。第２端子導体は、第２ダイオード素子に接続され、平面視において第２ダイオード素子に重なる。第３端子導体は、第３ダイオード素子に接続され、平面視において第３ダイオード素子に重なる。第３端子導体は、グランドに接続される端子導体である。非接地導体は、平面視において、第３ダイオード素子に重なる形状である。さらに、平面視において、第３端子導体は、第１端子導体と第２端子導体との間に接続されている。第３端子導体と第１端子導体との距離と、第３端子導体と第２端子導体との距離とは、略同じである。

この構成では、第１ダイオード素子と第３ダイオード素子とを含む第１電流経路、および、第２ダイオード素子と第３ダイオード素子を含む第２電流経路とを備えるＥＳＤ保護デバイスが実現される。そして、これら第１電流経路と第２電流経路との間での導通時の抵抗の差が抑制され、且つ、第１電流経路と第２電流経路との間でのアイソレーションも向上する。

また、この発明のＥＳＤ保護デバイスでは、次の構成であってもよい。半導体基板は、平面視で矩形であって、第１対角と第２対角とを有する。ＥＳＤ保護回路部は、ハンド歌基板の厚み方向に沿ってｐｎ接合が形成され、半導体基板に接続された第４ダイオード素子を備える。ＥＳＤ保護回路部の表面には、第４ダイオード素子に接続され、平面視において第４ダイオード素子に重なる第４端子導体と、ダミー端子導体と、を備える。非接地導体は、平面視において、第４ダイオード素子に少なくとも一部が重なる形状である。第１端子導体とダミー端子導体は、平面視において、ＥＳＤ保護回路部の表面の第１対角の付近にそれぞれ配置されている。第２端子導体と第４端子導体とは、平面視において、ＥＳＤ保護回路部の表面の第２対角の付近にそれぞれ配置されている。第３端子導体は、平面視において、ＥＳＤ保護回路部の表面の中央部に配置されている。

この構成では、第１ダイオード素子と第３ダイオード素子とを含む第１電流経路、第２ダイオード素子と第３ダイオード素子を含む第２電流経路、および、第４ダイオード素子と第３ダイオード素子とを含む第３電流経路を備え、端子導体の配置バランスが良好なＥＳＤ保護デバイスが実現される。そして、これら第１電流経路、第２電流経路、第３電流経路間での導通時の抵抗の差が抑制される。また、第１電流経路と第２電流経路との間でのアイソレーションも向上する。

また、この発明のＥＳＤ保護デバイスでは、次の構成であることが好ましい。平面視において、第１端子導体と第４端子導体とは、第３端子導体に対して同じ側に配置されている。非接地導体は、第１端子導体と第４端子導体との間に、導体非形成部を有する。

この構成では、第１電流経路、第２電流経路、および第３電流経路間でのアイソレーションが向上する。

この発明によれば、ダイオード型のＥＳＤ保護デバイスにおいて、導通時の抵抗を低くできる。

（Ａ）は本発明の第１の実施形態に係るＥＳＤ保護デバイスの第１主面側から視た平面図であり、（Ｂ）は側面断面図であり、（Ｃ）は第２主面側から視た平面図である。 本発明の第１の実施形態に係るＥＳＤ保護デバイスの等価回路図である。 （Ａ）は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの第１主面側から視た平面図であり、（Ｂ）は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの第２主面側から視た平面図である。 （Ａ）、（Ｂ）は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの側面断面図である。 本発明の第２の実施形態に係るＥＳＤ保護デバイスの等価回路図である。 本発明の第３の実施形態に係るＥＳＤ保護デバイスの第１主面側から視た平面図である。 本発明の第４の実施形態に係るＥＳＤ保護デバイスの第２主面側から視た平面図である。 （Ａ）、（Ｂ）は、本発明の第４の実施形態に係るＥＳＤ保護デバイスの側面断面図である。 本発明の第４の実施形態に係るＥＳＤ保護デバイスの等価回路図である。

本発明の第１の実施形態に係るＥＳＤ保護デバイスについて、図を参照して説明する。図１（Ａ）は、本発明の第１の実施形態に係るＥＳＤ保護デバイスの第１主面側から視た平面図である。図１（Ｂ）は、このＥＳＤ保護デバイスの側面断面図である。図１（Ｃ）は、このＥＳＤ保護デバイスの第２主面側から視た平面図である。図１（Ｂ）は、図１（Ａ）に示すＡ−Ａ断面を視た図である。

図１（Ａ）、（Ｂ）、（Ｃ）に示すように、ＥＳＤ保護デバイス１０は、半導体基板２０、ＥＳＤ保護回路部３４５、再配線層６０、コンタクト導体７１、７２、端子導体８１、８２、非接地導体９０を備える。

半導体基板２０は、ｎ型のＳｉ基板である。半導体基板２０は、平面視して矩形である。半導体基板２０は、厚み方向に直交し、互いに対向する第１主面と第２主面とを有する。半導体基板２０の厚みは、できる限り薄いことが好ましい。

ＥＳＤ保護回路部３４５は、半導体基板２０の第１主面側に形成されている。ＥＳＤ保護回路部３４５は、半導体基板２０に対して、所謂薄膜プロセスによって形成されている。ＥＳＤ保護回路部３４５は、ｎ型エピタキシャル層３０、ｎウェル４１、４２、および、ｐ層５１、５２を備える。

ｎ型エピタキシャル層３０は、半導体基板２０の第１主面に当接し、所定の厚みを有する。ｎ型エピタキシャル層３０は、半導体基板２０よりもｎ型ドーピングが少ない層である。

ｎウェル４１、４２は、ｎ型エピタキシャル層３０内に形成されている。ｎウェル４１、４２は、ｎ型エピタキシャル層３０を厚み方向に沿って略貫通する形状である。ｎウェル４１、４２は、離間して配置されている。ｎウェル４１、４２の一方端は、半導体基板２０の第１主面に接触している。ｎウェル４１、４２は、ｎ型エピタキシャル層３０よりもｎ型ドーピングが多い層である。

ｐ層５１、５２は、ｎ型エピタキシャル層３０における半導体基板２０に当接する面と反対側の面に形成されている。この面は、半導体基板２０の表面であり、ＥＳＤ保護回路部３４５の表面である。ｐ層５１、５２は、半導体基板２０の表面から所定の深さで形成されている。ＥＳＤ保護回路部３４５を平面視して（ＥＳＤ保護デバイス１０を平面視して）、ｐ層５１とｐ層５２とは、離間している。同平面視において、ｐ層５１は、ｎウェル４１に重なっており、ｎウェル４１の他方端に接している。同平面視において、ｐ層５２は、ｎウェル４２に重なっており、ｎウェル４２の他方端に接している。ｐ層５１、５２は、ｐ型ドーピングされた層である。

このような構成によって、ｐ層５１とｎウェル４１とによって厚み方向にＰＮ接合が形成された第１ダイオード素子と、ｐ層５２とｎウェル４２とによって厚み方向にＰＮ接合が形成された第２ダイオード素子とが実現される。

再配線層６０は、ＥＳＤ保護回路部３４５の表面に形成されている。再配線層６０は、絶縁性樹脂等の絶縁性材料で形成されている。

端子導体８１、８２は、再配線層６０の表面（再配線層６０におけるＥＳＤ保護回路部３４５に当接する面と反対側の面）に形成されている。端子導体８１、８２は、平面視して矩形である。ＥＳＤ保護デバイス１０を平面視して、端子導体８１と端子導体８２とは、離間している。端子導体８１は、ｐ層５１に重なっている。端子導体８２は、ｐ層５２に重なっている。端子導体８１は、本発明の「第１端子導体」に対応し、端子導体８２は、本発明の「第２端子導体」に対応する。

コンタクト導体７１、７２は、再配線層６０内に形成されている。ＥＳＤ保護デバイス１０を平面視して、コンタクト導体７１は、ｐ層５１と端子導体８１とに重なっている。コンタクト導体７１は、ｐ層５１と端子導体８１とに接している。同平面視において、コンタクト導体７２は、ｐ層５２と端子導体８２とに重なっている。コンタクト導体７２は、ｐ層５２と端子導体８２とに接している。

非接地導体９０は、半導体基板２０の第２主面の全面に形成されている。非接地導体９０は、半導体基板２０に対して、１桁以上導電率が高い材料、例えば、Ｃｕ、Ａｌ等の金属からなる。なお、非接地導体は、グランドに直接的には接続されておらず、グランドや他の回路素子から電気的に独立した導体層である。

このような構成によって、ＥＳＤ保護デバイス１０は、図２に示す回路を実現する。図２は、本発明の第１の実施形態に係るＥＳＤ保護デバイスの等価回路図である。

図２に示すように、ＥＳＤ保護デバイス１０は、ダイオードＤ１、Ｄ２、抵抗Ｒ２０を備える。ダイオードＤ１は、ｐ層５１とｎウェル４１とによるｐｎ接合で実現されるものであり、上述の第１ダイオード素子である。ダイオードＤ２は、ｐ層５２とｎウェル４２とによるｐｎ接合で実現されるものであり、上述の第２ダイオード素子である。抵抗Ｒ２０は、半導体基板２０で実現されている。端子Ｐ１は、端子導体８１によって実現され、端子Ｐ２は、端子導体８２によって実現される。

ダイオードＤ１は、抵抗ＲＤ１を含んでおり、所謂ツェナーダイオードである。ダイオードＤ１のアノードは、端子Ｐ１に接続されており、ダイオードＤ１のカソードは、抵抗Ｒ２０に接続されている。

ダイオードＤ２は、抵抗ＲＤ２を含んでおり、所謂ツェナーダイオードである。ダイオードＤ２のアノードは、端子Ｐ２に接続されており、ダイオードＤ２のカソードは、抵抗Ｒ２０に接続されている。

さらに、ＥＳＤ保護デバイス１０では、ダイオードＤ１のカソードとダイオードＤ２のカソードとは、非接地導体９０によって接続されている。言い換えれば、ダイオードＤ１のカソードとダイオードＤ２のカソードとは、半導体基板２０からなる抵抗Ｒ２０と非接地導体９０との並列回路によって接続されている。また、非接地導体９０には、抵抗Ｒｃが含まれる。上述のとおり、非接地導体９０は、半導体基板２０に対して、１桁以上導電率が高い材料からなる。したがって、非接地導体９０の抵抗Ｒｃの抵抗値は、半導体基板２０の抵抗Ｒ２０の抵抗値よりも大幅に小さい（Ｒｃ＜＜Ｒ２０）。

このような構成では、ダイオードＤ１のカソードとダイオードＤ２のカソードとが抵抗Ｒ２０のみによって接続される構成と比較して、ダイオードＤ１、Ｄ２が導通時における端子Ｐ１と端子Ｐ２との間の抵抗が低下する。これにより、端子Ｐ１または端子Ｐ２のいずれか一方を信号ラインに接続し、他方をグランドに接続することによって、端子Ｐ１と端子Ｐ２との間でサージ電流が流れ易くなり、サージ電流をグランドに導き易くなる。

特に、ＥＳＤ保護デバイス１０を薄膜化するために、半導体基板２０を薄膜化した場合、抵抗Ｒ２０は大きくなるが、非接地導体９０を備えることによって、端子Ｐ１と端子Ｐ２との間の抵抗は低くなり、端子Ｐ１と端子Ｐ２との間でサージ電流が流れ易くなり、サージ電流をグランドに導き易くなる。

なお、上述の説明では、非接地導体９０は、半導体基板２０の第２主面の全面に形成されている。しかしながら、非接地導体９０は、ＥＳＤ保護デバイス１０を平面視して、端子導体８１と端子導体８２との間の領域の少なくとも一部を含み、端子導体８１と端子導体８２とのいずれかに少なくとも一部が重なる形状であればよい。より好ましくは、ＥＳＤ保護デバイス１０を平面視して、ｎウェル４１とｎウェル４２との間の領域の少なくとも一部を含み、ｎウェル４１とｎウェル４２とのいずれかに少なくとも一部が重なる形状であればよい。すなわち、非接地導体９０は、ＥＳＤ保護デバイス１０を平面視して、ダイオードＤ１とダイオードＤ２のとの間の領域の少なくとも一部を含み、ダイオードＤ１またはダイオードＤ２の少なくとも一部に重なっていればよい。

このような構成からなるＥＳＤ保護デバイス１０は、次に示す製造方法によって製造されている。まず、半導体基板２０の第１主面にＥＳＤ保護回路部３４５と、薄膜プロセスによって形成する。具体的には、半導体基板２０の第１主面にｎ型エピタキシャル層３０を形成する。次に、ｎ型エピタキシャル層３０に対して、局所的なドーピングを行い、ｎウェル４１、４２を形成する。次に、ｎウェル４１の表面側にｐ層５１を形成し、ｎウェル４２の表面側にｐ層５２を形成する。これにより、ＥＳＤ保護回路部３４５が形成される。次に、ＥＳＤ保護回路部３４５の表面に再配線層６０を形成する。次に、再配線層６０に貫通孔を形成し、当該貫通孔を含むように、メッキ等によって部分的に導体を形成する。これにより、端子導体８１とコンタクト導体７１とが一体形成され、端子導体８２とコンタクト導体７２とが一体形成される。

次に、本発明の第２の実施形態に係るＥＳＤ保護デバイスについて、図を参照して説明する。図３（Ａ）は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの第１主面側から視た平面図である。図３（Ｂ）は、このＥＳＤ保護デバイスの第２主面側から視た平面図である。図４（Ａ）、図４（Ｂ）は、このＥＳＤ保護デバイスの側面断面図である。図４（Ａ）は、図３（Ａ）に示すＢ−Ｂ断面を視た図であり、図４（Ｂ）は、図３（Ａ）に示すＣ−Ｃ断面を視た図である。図５は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの等価回路図である。

図３（Ａ）、（Ｂ）、図４（Ａ）、（Ｂ）、および、図５に示すように、概略的には、本実施形態に係るＥＳＤ保護デバイス１０Ａは、第１の実施形態に係るＥＳＤ保護デバイス１０に対して、ダイオード素子の数および端子導体の数が増加した点で異なる、ＥＳＤ保護デバイス１０のダイオード素子の基本的な構成等については、ＥＳＤ保護デバイス１０と同様であり、同様の箇所の説明は省略する。

ＥＳＤ保護デバイス１０Ａは、半導体基板２０Ａ、ｎ型エピタキシャル層３０Ａ、ｎウェル４１Ａ、４２Ａ、４３Ａ、４４Ａ、ｐ層５１Ａ、５２Ａ、５３Ａ、５４Ａ、再配線層６０Ａ、コンタクト導体７１Ａ、７２Ａ、７３Ａ、７４Ａ、および、端子導体８１Ａ、８２Ａ、８３Ａ、８４Ａ、８９Ａを備える。端子導体８３Ａが本発明の「第３端子導体」に対応し、端子導体８４Ａが本発明の「第４端子導体」に対応し、端子導体８９Ａが本発明の「ダミー端子導体」に対応する。

半導体基板２０Ａは、第１の実施形態に係る半導体基板２０と同様の組成からなり、平面視して略矩形である。ｎ型エピタキシャル層３０Ａは、第１の実施形態に係るｎ型エピタキシャル層３０と同様の組成からなり、半導体基板２０Ａの第１主面に形成されている。

ｎウェル４１Ａ、４２Ａ、４３Ａ、４４Ａは、第１の実施形態に係るｎウェル４１、４２と同様の組成および基本構造からなる。ｐ層５１Ａ、５２Ａ、５３Ａ、５４Ａは、第１の実施形態に係るｐ層５１、５２と同様の組成および基本構造からなる。この構成によって、第１ダイオード素子、第２ダイオード素子、第３ダイオード素子、第４ダイオード素子が実現される。第１ダイオード素子は、ｎウェル４１Ａとｐ層５１Ａとによるｐｎ接合によって実現される。第２ダイオード素子は、ｎウェル４２Ａとｐ層５２Ａとによるｐｎ接合によって実現される。第３ダイオード素子は、ｎウェル４３Ａとｐ層５３Ａとによるｐｎ接合によって実現される。第４ダイオード素子は、ｎウェル４４Ａとｐ層５４Ａとによるｐｎ接合によって実現される。

再配線層６０Ａは、第１の実施形態に係る再配線層６０と同様の組成および基本構造からなる。コンタクト導体７１Ａ、７２Ａ、７３Ａ、７４Ａは、第１の実施形態に係るコンタクト導体７１、７２と同様の組成および基本構造からなる。端子導体８１Ａ、８２Ａ、８３Ａ、８４Ａ、８９Ａは、第１の実施形態に係る端子導体８１、８２と同様の組成および基本構造からなる。

非接地導体９０Ａは、第１の実施形態に係る非接地導体９０と同様の組成からなり、半導体基板２０Ａの第２主面の全面に形成されている。また、非接地導体９０Ａには、第１の実施形態と同様に、半導体基板２０Ａよりも大幅に抵抗値が小さい抵抗Ｒｃが含まれる。

このような構成によって、ＥＳＤ保護デバイス１０Ａは、図５に示す回路を実現する。図５は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの等価回路図である。

図５に示すように、ＥＳＤ保護デバイス１０Ａは、ダイオードＤ１、Ｄ２、Ｄ４、ＤＧ、抵抗Ｒ２１、Ｒ２２、Ｒ２４、ＲＣを備える。ダイオードＤ１は、ｐ層５１Ａとｎウェル４１Ａとによるｐｎ接合で実現されるものであり、上述の第１ダイオード素子である。ダイオードＤ２は、ｐ層５２Ａとｎウェル４２Ａとによるｐｎ接合で実現されるものであり、上述の第２ダイオード素子である。ダイオードＤ４は、ｐ層５４Ａとｎウェル４４Ａとによるｐｎ接合で実現されるものであり、上述の第４ダイオード素子である。ダイオードＤＧは、ｐ層５３Ａとｎウェル４３Ａとによるｐｎ接合で実現されるものであり、上述の第３ダイオード素子である。抵抗Ｒ２１、Ｒ２２、Ｒ２４は、半導体基板２０Ａで実現されている。より具体的には、抵抗Ｒ２１は、半導体基板２０ＡにおけるダイオードＤ１への接続部とダイオードＤＧへの接続部の間に領域によって実現される。抵抗Ｒ２２は、半導体基板２０ＡにおけるダイオードＤ２への接続部とダイオードＤＧへの接続部の間に領域によって実現される。抵抗Ｒ２４は、半導体基板２０ＡにおけるダイオードＤ４への接続部とダイオードＤＧへの接続部の間に領域によって実現される。端子Ｐ１は、端子導体８１Ａによって実現され、端子Ｐ２は、端子導体８２Ａによって実現され、端子Ｐ４は、端子導体８４Ａによって実現され、端子ＰＧは、端子導体８３Ａによって実現される。

ダイオードＤ１のアノードは、端子Ｐ１に接続されている。ダイオードＤ１のカソードは、抵抗Ｒ２１と非接地導体９０Ａによる抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤ２のアノードは、端子Ｐ２に接続されている。ダイオードＤ２のカソードは、抵抗Ｒ２２と非接地導体９０Ａによる抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤ４のアノードは、端子Ｐ４に接続されている。ダイオードＤ４のカソードは、抵抗Ｒ２４と非接地導体９０Ａによる抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤＧのアノードは、端子ＰＧに接続されている。端子ＰＧはグランドに接続される端子である。

この構成によって、端子Ｐ１と端子ＰＧとを接続する伝送経路は、サージ電流の第１電流経路ＰＴ１となる。端子Ｐ２と端子ＰＧとを接続する伝送経路は、サージ電流の第２電流経路ＰＴ２となる。端子Ｐ４と端子ＰＧとを接続する伝送経路は、サージ電流の第３電流経路ＰＴ３となる。

そして、この構成では、非接地導体９０Ａが無い場合と比較して、第１電流経路ＰＴ１、第２電流経路ＰＴ２、および、第３電流経路ＰＴ３の導通時における抵抗が低下する。これにより、第１電流経路ＰＴ１、第２電流経路ＰＴ２、および、第３電流経路ＰＴ３は、サージ電流が流れ易くなる。

以上の構成からなるＥＳＤ保護デバイス１０Ａは、平面視して矩形であり、角部ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の四隅を有する。言い換えれば、ＥＳＤ保護デバイス１０Ａを形成する半導体基板、および、当該半導体基板の表面に形成されたＥＳＤ保護回路部は、平面視して矩形であり、角部ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の四隅を有する。角部ＣＲ１と角部ＣＲ３とは対角（第１対角）の位置にあり、角部ＣＲ２と角部ＣＲ４とは対角（第２対角）の位置にある。

端子導体８１Ａ、コンタクト導体７１Ａ、ｐ層５１Ａ、および、ｎウェル４１Ａは、角部ＣＲ１付近に配置されている。端子導体８２Ａ、コンタクト導体７２Ａ、ｐ層５２Ａ、および、ｎウェル４２Ａは、角部ＣＲ２付近に配置されている。端子導体８９Ａは、角部ＣＲ３付近に配置されている。端子導体８４Ａ、コンタクト導体７４Ａ、ｐ層５４Ａ、および、ｎウェル４４Ａは、角部ＣＲ４付近に配置されている。

端子導体８３Ａ、コンタクト導体７３Ａ、ｐ層５３Ａ、および、ｎウェル４３Ａは、第１方向における中央部に配置されている。第１方向とは、図３（Ａ）、図３（Ｂ）に示すように、角部ＣＲ１と角部ＣＲ２とを接続する方向（角部ＣＲ４と角部ＣＲ３とを接続する方向）である。また、端子導体８３Ａ、コンタクト導体７３Ａ、ｐ層５３Ａ、および、ｎウェル４３Ａは、第２方向に沿って延びる形状である。第２方向とは、図３（Ａ）、図３（Ｂ）に示すように、角部ＣＲ１と角部ＣＲ４とを接続する方向（角部ＣＲ２と角部ＣＲ３とを接続する方向）である。図３（Ａ）、図３（Ｂ）からも分かる通り、第１方向と第２方向とは、互いに直交している。

端子導体８３Ａは、第１方向において、端子導体８１Ａと端子導体８２Ａとの間に配置されている。図３（Ａ）に示すように、端子導体８３Ａと端子導体８１Ａとの距離Ｄ１３は、端子導体８３Ａと端子導体８２Ａとの距離Ｄ２３と略同じである。ここで、２個の端子導体間の距離とは、ＥＳＤ保護デバイス１０Ａを平面視して、これら２個の端子導体間の最短距離を意味する。

同様に、コンタクト導体７３Ａは、第１方向において、コンタクト導体７１Ａとコンタクト導体７２Ａとの間に配置されており、コンタクト導体７３Ａとコンタクト導体７１Ａとの距離は、コンタクト導体７３Ａとコンタクト導体７２Ａとの距離と略同じである。また、ｐ層５３Ａは、第１方向において、ｐ層５１Ａとｐ層５２Ａとの間に配置されており、ｐ層５３Ａとｐ層５１Ａとの距離は、ｐ層５３Ａとｐ層５２Ａとの距離と略同じである。また、ｎウェル４３Ａは、第１方向において、ｎウェル４１Ａとｎウェル４２Ａとの間に配置されており、ｎウェル４３Ａとｎウェル４１Ａとの距離は、ｎウェル４３Ａとｎウェル４２Ａとの距離と略同じである。ここで、２個のｎウェル間の距離とは、ＥＳＤ保護デバイス１０Ａを平面視して、これら２個のｎウェル間の最短距離を意味する。

上述の構成を用いることによって、ＥＳＤ保護デバイス１０Ａを平面視して、端子導体８１Ａと端子導体８３Ａと距離と、端子導体８２Ａと端子導体８３Ａと距離とは、略同じになる。また、第１電流経路ＰＴ１のサージ電流の伝送距離と、第２電流経路ＰＴ２のサージ電流の伝送距離とは、略同じになる。これにより、第１電流経路ＰＴ１と第２電流経路ＰＴ２との導通時の抵抗の差は低減される。この結果、電流経路間でのＥＳＤ保護特性の差が小さくなり、利用する電流経路（外部接続する端子導体）によることなく、同様の特性を得ることができる。

また、端子導体８３Ａを、グランドに接続される導体にすることによって、第１電流経路ＰＴ１と第２電流経路ＰＴ２との間のアイソレーションは向上する。ここで、第１電流経路ＰＴ１と第２電流経路ＰＴ２との間のアイソレーションとは、端子導体８１Ａから入力されたサージ電流が端子導体８２Ａに伝送し難いこと、および、端子導体８２Ａから入力されたサージ電流が端子導体８１Ａに伝送し難いことを意味する。

また、上述の構成を用いることによって、ＥＳＤ保護デバイス１０Ａを平面視して、端子導体８１Ａと端子導体８３Ａと距離と、端子導体８４Ａと端子導体８３Ａと距離とは、略同じになる。また、第１電流経路ＰＴ１のサージ電流の伝送距離と、第３電流経路ＰＴ３のサージ電流の伝送距離とは、略同じになる。これにより、第１電流経路ＰＴ１と第３電流経路ＰＴ３との導通時の抵抗の差は低減される。

また、図示していないが、端子導体８４Ａと端子導体８１Ａとの距離（第２方向に沿った距離）を、端子導体８４Ａと端子導体８３Ａとの距離（第１方向に沿った距離）よりも長くすることが好ましく、この構成によって、第１電流経路ＰＴ１と第３電流経路ＰＴ３との間のアイソレーションは向上する。

また、上述の構成では、矩形のＥＳＤ保護デバイス１０Ａにおける四隅の全てに端子導体が配置されているので、例えば、端子導体８９Ａが無い態様等と比較して、実装安定性が向上する。

また、グランドに接続される端子導体８３Ａが他の端子導体８１Ａ、８２Ａ、８４Ａよりも大きいことによって、より安定したグランドが実現される。

なお、上述の説明では、非接地導体９０Ａは、半導体基板２０Ａの第２主面の全面に形成されている。しかしながら、非接地導体９０Ａは、次の（１）、（２）、（３）の条件の全てを満たす形状であればよい。

（１）ＥＳＤ保護デバイス１０Ａを平面視して、端子導体８１Ａと端子導体８３Ａとの間の領域の少なくとも一部を含み、端子導体８１Ａと端子導体８３Ａとのいずれかに少なくとも一部が重なる形状である。より好ましくは、ＥＳＤ保護デバイス１０Ａを平面視して、ｎウェル４１Ａとｎウェル４３Ａとの間の領域の少なくとも一部を含み、ｎウェル４１Ａとｎウェル４３Ａとのいずれかに少なくとも一部が重なる形状である。すなわち、非接地導体９０Ａは、ＥＳＤ保護デバイス１０Ａを平面視して、ダイオードＤ１とダイオードＤ３のとの間の領域の少なくとも一部を含み、ダイオードＤ１またはダイオードＤ３の少なくとも一部に重なっている。

（２）ＥＳＤ保護デバイス１０Ａを平面視して、端子導体８２Ａと端子導体８３Ａとの間の領域の少なくとも一部を含み、端子導体８２Ａと端子導体８３Ａとのいずれかに少なくとも一部が重なる形状である。より好ましくは、ＥＳＤ保護デバイス１０Ａを平面視して、ｎウェル４２Ａとｎウェル４３Ａとの間の領域の少なくとも一部を含み、ｎウェル４２Ａとｎウェル４３Ａとのいずれかに少なくとも一部が重なる形状である。すなわち、非接地導体９０Ａは、ＥＳＤ保護デバイス１０Ａを平面視して、ダイオードＤ２とダイオードＤ３のとの間の領域の少なくとも一部を含み、ダイオードＤ２またはダイオードＤ３の少なくとも一部に重なっている。

（３）ＥＳＤ保護デバイス１０Ａを平面視して、端子導体８４Ａと端子導体８３Ａとの間の領域の少なくとも一部を含み、端子導体８４Ａと端子導体８３Ａとのいずれかに少なくとも一部が重なる形状である。より好ましくは、ＥＳＤ保護デバイス１０Ａを平面視して、ｎウェル４４Ａとｎウェル４３Ａとの間の領域の少なくとも一部を含み、ｎウェル４４Ａとｎウェル４３Ａとのいずれかに少なくとも一部が重なる形状である。すなわち、非接地導体９０Ａは、ＥＳＤ保護デバイス１０Ａを平面視して、ダイオードＤ４とダイオードＤ３のとの間の領域の少なくとも一部を含み、ダイオードＤ４またはダイオードＤ３の少なくとも一部に重なっている。

次に、本発明の第３の実施形態に係るＥＳＤ保護デバイスについて、図を参照して説明する。図６は、本発明の第３の実施形態に係るＥＳＤ保護デバイスの第１主面側から視た平面図である。

図６に示すように、本実施形態に係るＥＳＤ保護デバイス１０Ｂは、第２の実施形態に係るＥＳＤ保護デバイス１０Ａに対して、非接地導体９０Ｂの構成において異なる。ＥＳＤ保護デバイス１０Ｂの他の構成は、ＥＳＤ保護デバイス１０Ａと同様であり、同様の箇所の説明は省略する。

ＥＳＤ保護デバイス１０Ｂの半導体基板２０Ｂは、ＥＳＤ保護デバイス１０Ａの半導体基板２０Ａに対応する。ＥＳＤ保護デバイス１０Ｂのｐ層５１Ｂ、５２Ｂ、５３Ｂ、５４Ｂは、ＥＳＤ保護デバイス１０Ａのｐ層５１Ａ、５２Ａ、５３Ａ、５４Ａに対応する。ＥＳＤ保護デバイス１０Ｂのコンタクト導体７１Ｂ、７２Ｂ、７３Ｂ、７４Ｂは、ＥＳＤ保護デバイス１０Ａのコンタクト導体７１Ａ、７２Ａ、７３Ａ、７４Ａに対応する。ＥＳＤ保護デバイス１０Ｂの端子導体８１Ｂ、８２Ｂ、８３Ｂ、８４Ｂは、ＥＳＤ保護デバイス１０Ａの端子導体８１Ａ、８２Ａ、８３Ａ、８４Ａに対応する。なお、図示していないが、ＥＳＤ保護デバイス１０Ｂのｎ型エピタキシャル層とｎウェルは、ＥＳＤ保護デバイス１０Ａのｎ型エピタキシャル層とｎウェルにそれぞれ対応する。

非接地導体９０Ｂは、導体部９０１Ｂと導体部９０２Ｂを備える。導体部９０１Ｂと導体部９０２Ｂは、第１方向に延びる形状であり、第２方向において導体非形成部ＧＡＰを介して、配列された形状である。導体部９０１Ｂと導体部９０２Ｂには、第１の実施形態と同様に、半導体基板２０Ｂよりも大幅に抵抗値が小さい抵抗Ｒｃが含まれる。

導体部９０１Ｂは、端子導体８１Ｂ、８２Ｂに重なるとともに、端子導体８３Ｂに対して部分的に重なる形状である。導体部９０２Ｂは、端子導体８４Ｂ、８９Ｂに重なるとともに、端子導体８３Ｂに対して部分的に重なる形状である。なお、導体部９０２Ｂは、少なくとも、端子導体８４Ｂに重なり、端子導体８３Ｂに対して部分的に重なる形状である。

このような構成を用いることによって、端子導体８１Ｂに重なる導体部９０１Ｂと、端子導体８４Ｂに重なる導体部９０２Ｂとは、導体非形成部ＧＡＰによって離間されている。したがって、第１電流経路ＰＴ１と第３電流経路ＰＴ３との間のアイソレーションは、向上する。

次に、本発明の第４の実施形態に係るＥＳＤ保護デバイスについて、図を参照して説明する。図７は、このＥＳＤ保護デバイスの第２主面側から視た平面図である。図８（Ａ）、図８（Ｂ）は、このＥＳＤ保護デバイスの側面断面図である。図８（Ａ）は、図７に示すＤ−Ｄ断面を視た図であり、図８（Ｂ）は、図７に示すＥ−Ｅ断面を視た図である。図９は、本発明の第２の実施形態に係るＥＳＤ保護デバイスの等価回路図である。

図７、図８（Ａ）、（Ｂ）、および、図９に示すように、概略的には、本実施形態に係るＥＳＤ保護デバイス１０Ｃは、第１の実施形態に係るＥＳＤ保護デバイス１０に対して、ダイオード素子の数および端子導体の数が増加した点で異なる。ＥＳＤ保護デバイス１０Ｃのダイオード素子の基本的な構成等については、ＥＳＤ保護デバイス１０と同様であり、同様の箇所の説明は省略する。

ＥＳＤ保護デバイス１０Ｃは、半導体基板２０Ｃ、ｎ型エピタキシャル層３０Ｃ、ｎウェル４１Ｃ、４２Ｃ、４３Ｃ、４４Ｃ、４５Ｃ、ｐ層５１Ｃ、５２Ｃ、５３Ｃ、５４Ｃ、５５Ｃ、再配線層６０Ｃ、コンタクト導体７１Ｃ、７２Ｃ、７３Ｃ、７４Ｃ、７５Ｃ、および、端子導体８１Ｃ、８２Ｃ、８３Ｃ、８４Ｃ、８５Ｃを備える。

半導体基板２０Ｃは、第１の実施形態に係る半導体基板２０と同様の組成からなり、平面視して略矩形である。ｎ型エピタキシャル層３０Ｃは、第１の実施形態に係るｎ型エピタキシャル層３０と同様の組成からなり、半導体基板２０Ｃの第１主面に形成されている。

ｎウェル４１Ｃ、４２Ｃ、４３Ｃ、４４Ｃ、４５Ｃは、第１の実施形態に係るｎウェル４１、４２と同様の組成および基本構造からなる。ｐ層５１Ｃ、５２Ｃ、５３Ｃ、５４Ｃ、５５Ｃは、第１の実施形態に係るｐ層５１、５２と同様の組成および基本構造からなる。この構成によって、第１ダイオード素子、第２ダイオード素子、第３ダイオード素子、第４ダイオード素子が実現される。第１ダイオード素子は、ｎウェル４１Ｃとｐ層５１Ｃとによるｐｎ接合によって実現される。第２ダイオード素子は、ｎウェル４２Ｃとｐ層５２Ｃとによるｐｎ接合によって実現される。第３ダイオード素子は、ｎウェル４３Ｃとｐ層５３Ｃとによるｐｎ接合によって実現される。第４ダイオード素子は、ｎウェル４４Ｃとｐ層５４Ｃとによるｐｎ接合によって実現される。第５ダイオード素子は、ｎウェル４５Ｃとｐ層５５Ｃとによるｐｎ接合によって実現される。

再配線層６０Ｃは、第１の実施形態に係る再配線層６０と同様の組成および基本構造からなる。コンタクト導体７１Ｃ、７２Ｃ、７３Ｃ、７４Ｃ、７５Ｃは、第１の実施形態に係るコンタクト導体７１、７２と同様の組成および基本構造からなる。端子導体８１Ｃ、８２Ｃ、８３Ｃ、８４Ｃ、８５Ｃは、第１の実施形態に係る端子導体８１、８２と同様の組成および基本構造からなる。

非接地導体９０Ｃは、第１の実施形態に係る非接地導体９０と同様の組成からなり、半導体基板２０Ｃの第２主面の全面に形成されている。

また、非接地導体９０Ｃには、第１の実施形態と同様に、半導体基板２０Ａよりも大幅に抵抗値が小さい抵抗Ｒｃが含まれる。

図９に示すように、ＥＳＤ保護デバイス１０Ｃは、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、ＤＧ、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、ＲＣを備える。ダイオードＤ１は、ｐ層５１Ｃとｎウェル４１Ｃとによるｐｎ接合で実現されるものであり、上述の第１ダイオード素子である。ダイオードＤ２は、ｐ層５２Ｃとｎウェル４２Ｃとによるｐｎ接合で実現されるものであり、上述の第２ダイオード素子である。ダイオードＤ３は、ｐ層５４Ｃとｎウェル４４Ｃとによるｐｎ接合で実現されるものであり、上述の第４ダイオード素子である。ダイオードＤ４は、ｐ層５５Ｃとｎウェル４５Ｃとによるｐｎ接合で実現されるものであり、上述の第５ダイオード素子である。ダイオードＤＧは、ｐ層５３Ｃとｎウェル４３Ｃとによるｐｎ接合で実現されるものであり、上述の第３ダイオード素子である。抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４は、半導体基板２０Ｃで実現されている。

より具体的には、抵抗Ｒ２１は、半導体基板２０ＢにおけるダイオードＤ１への接続部とダイオードＤＧへの接続部の間に領域によって実現される。抵抗Ｒ２２は、半導体基板２０ＢにおけるダイオードＤ２への接続部とダイオードＤＧへの接続部の間に領域によって実現される。抵抗Ｒ２３は、半導体基板２０ＢにおけるダイオードＤ４への接続部とダイオードＤＧへの接続部の間に領域によって実現される。抵抗Ｒ２４は、半導体基板２０ＢにおけるダイオードＤ５への接続部とダイオードＤＧへの接続部の間に領域によって実現される。端子Ｐ１は、端子導体８１Ｃによって実現され、端子Ｐ２は、端子導体８２Ｃによって実現され、端子Ｐ３は、端子導体８４Ｃによって実現され、端子Ｐ４は、端子導体８５Ｃによって実現され、端子ＰＧは、端子導体８３Ｃによってされる。

ダイオードＤ１のアノードは、端子Ｐ１に接続されている。ダイオードＤ１のカソードは、抵抗Ｒ２１と非接地導体９０Ｃの抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤ２のアノードは、端子Ｐ２に接続されている。ダイオードＤ２のカソードは、抵抗Ｒ２２と非接地導体９０Ｃの抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤ３のカソードは、抵抗Ｒ２３と非接地導体９０Ｃの抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤ４のアノードは、端子Ｐ４に接続されている。ダイオードＤ４のカソードは、抵抗Ｒ２４と非接地導体９０Ｃの抵抗Ｒｃとの並列回路を介して、ダイオードＤＧのカソードに接続されている。ダイオードＤＧのアノードは、端子ＰＧに接続されている。端子ＰＧはグランドに接続される端子である。

この構成によって、端子Ｐ１と端子ＰＧとを接続する伝送経路は、サージ電流の第１電流経路ＰＴ１となる。端子Ｐ２と端子ＰＧとを接続する伝送経路は、サージ電流の第２電流経路ＰＴ２となる。端子Ｐ４と端子ＰＧとを接続する伝送経路は、サージ電流の第３電流経路ＰＴ３となる。端子Ｐ５と端子ＰＧとを接続する伝送経路は、サージ電流の第４電流経路ＰＴ４となる。

そして、この構成では、非接地導体９０Ｃが無い場合と比較して、第１電流経路ＰＴ１、第２電流経路ＰＴ２、第３電流経路ＰＴ３、および、第４電流経路ＰＴ４の導通時における抵抗が低下する。これにより、第１電流経路ＰＴ１、第２電流経路ＰＴ２、第３電流経路ＰＴ３、および、第４電流経路ＰＴ４は、サージ電流が流れ易くなる。

以上の構成からなるＥＳＤ保護デバイス１０Ｃは、平面視して矩形であり、角部ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の四隅を有する。言い換えれば、ＥＳＤ保護デバイス１０Ｃを形成する半導体基板、および、当該半導体基板の表面に形成されたＥＳＤ保護回路部は、平面視して矩形であり、角部ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４の四隅を有する。角部ＣＲ１と角部ＣＲ３とは対角（第１対角）の位置にあり、角部ＣＲ２と角部ＣＲ４とは対角（第２対角）の位置にある。

端子導体８１Ｃ、コンタクト導体７１Ｃ、ｐ層５１Ｃ、および、ｎウェル４１Ｃは、角部ＣＲ１付近に配置されている。端子導体８２Ｃ、コンタクト導体７２Ｃ、ｐ層５２Ｃ、および、ｎウェル４２Ｃは、角部ＣＲ２付近に配置されている。端子導体８４Ｃ、コンタクト導体７４Ｃ、ｐ層５４Ｃ、および、ｎウェル４４Ｃは、角部ＣＲ３付近に配置されている。端子導体８５Ｃ、コンタクト導体７５Ｃ、ｐ層５５Ｃ、および、ｎウェル４５Ｃは、角部ＣＲ４付近に配置されている。

端子導体８３Ｃ、コンタクト導体７３Ｃ、ｐ層５３Ｃ、および、ｎウェル４３Ｃは、第１方向における中央部に配置されている。第１方向とは、図７に示すように、角部ＣＲ１と角部ＣＲ２とを接続する方向（角部ＣＲ４と角部ＣＲ３とを接続する方向）である。また、端子導体８３Ｃ、コンタクト導体７３Ｃ、ｐ層５３Ｃ、および、ｎウェル４３Ｃは、第２方向に沿って延びる形状である。第２方向とは、図７に示すように、角部ＣＲ１と角部ＣＲ４とを接続する方向（角部ＣＲ２と角部ＣＲ３とを接続する方向）である。図７からも分かる通り、第１方向と第２方向とは、互いに直交している。

端子導体８３Ｃは、第１方向において、端子導体８１Ｃと端子導体８２Ｃとの間に配置されている。図７に示すように、端子導体８３Ｃと端子導体８１Ｃとの距離Ｄ１３は、端子導体８３Ｃと端子導体８２Ｃとの距離Ｄ２３と略同じである。同様に、端子導体８３Ｃと端子導体８５Ｃとの距離Ｄ５３は、端子導体８３Ｃと端子導体８４Ｃとの距離Ｄ４３と略同じである。ここで、２個の端子導体間の距離とは、ＥＳＤ保護デバイス１０Ｃを平面視して、これら２個の端子導体間の最短距離を意味する。

上述の構成を用いることによって、ＥＳＤ保護デバイス１０Ｃを平面視して、端子導体８１Ｃと端子導体８３Ｃと距離と、端子導体８２Ｃと端子導体８３Ｃと距離とは、略同じになる。また、第１電流経路ＰＴ１のサージ電流の伝送距離と、第２電流経路ＰＴ２のサージ電流の伝送距離とは、略同じになる。

同様に、端子導体８５Ｃと端子導体８３Ｃと距離と、端子導体８４Ｃと端子導体８３Ｃと距離とは、略同じになる。また、第３電流経路ＰＴ３のサージ電流の伝送距離と、第４電流経路ＰＴ４のサージ電流の伝送距離とは、略同じになる。

これにより、第１電流経路ＰＴ１と第２電流経路ＰＴ２との導通時の抵抗の差は低減される。同様に、第３電流経路ＰＴ３と第４電流経路ＰＴ４との導通時の抵抗の差は低減される。この結果、電流経路間でのＥＳＤ保護特性の差が小さくなり、利用する電流経路（外部接続する端子導体）によることなく、同様の特性を得ることができる。

また、端子導体８３Ｃを、グランドに接続される導体にすることによって、第１電流経路ＰＴ１と第２電流経路ＰＴ２、第３電流経路ＰＴ３と第４電流経路ＰＴ４との間のアイソレーションは向上する。ここで、第１電流経路ＰＴ１と第２電流経路ＰＴ２との間のアイソレーションとは、端子導体８１Ｃから入力されたサージ電流が端子導体８２Ｃに伝送し難いこと、および、端子導体８２Ｃから入力されたサージ電流が端子導体８１Ｃに伝送し難いことを意味する。同様に、第３電流経路ＰＴ３と第４電流経路ＰＴ４との間のアイソレーションとは、端子導体８４Ｃから入力されたサージ電流が端子導体８５Ｃに伝送し難いこと、および、端子導体８５Ｃから入力されたサージ電流が端子導体８４Ｃに伝送し難いことを意味する。

また、上述の構成を用いることによって、ＥＳＤ保護デバイス１０Ｃを平面視して、端子導体８１Ｃと端子導体８３Ｃと距離と、端子導体８５Ｃと端子導体８３Ｃと距離とは、略同じになる。また、第１電流経路ＰＴ１のサージ電流の伝送距離と、第４電流経路ＰＴ４のサージ電流の伝送距離とは、略同じになる。これにより、第１電流経路ＰＴ１と第４電流経路ＰＴ４との導通時の抵抗の差は低減される。

同様に、ＥＳＤ保護デバイス１０Ｃを平面視して、端子導体８２Ｃと端子導体８３Ｃと距離と、端子導体８４Ｃと端子導体８３Ｃと距離とは、略同じになる。また、第２電流経路ＰＴ２のサージ電流の伝送距離と、第３電流経路ＰＴ３のサージ電流の伝送距離とは、略同じになる。これにより、第２電流経路ＰＴ２と第３電流経路ＰＴ３との導通時の抵抗の差は低減される。

また、図示していないが、端子導体８５Ｃと端子導体８１Ｃとの距離（第２方向に沿った距離）を、端子導体８５Ｃと端子導体８３Ｃとの距離（第１方向に沿った距離）よりも長くすることが好ましく、この構成によって、第１電流経路ＰＴ１と第４電流経路ＰＴ４との間のアイソレーションは向上する。同様に、端子導体８４Ｃと端子導体８２Ｃとの距離（第２方向に沿った距離）を、端子導体８４Ｃと端子導体８３Ｃとの距離（第１方向に沿った距離）よりも長くすることが好ましく、この構成によって、第２電流経路ＰＴ２と第３電流経路ＰＴ３との間のアイソレーションは向上する。

また、この構成を用いることでも、グランドに接続される端子導体８３Ｃが他の端子導体８１Ｃ、８２Ｃ、８４Ｃ、８５Ｃよりも大きいことによって、より安定したグランドが実現される。

なお、第３の実施形態における説明では、ダミー端子導体を１個備える態様を示したが、２個以上のダミー端子導体に対しても、上述の構成を適用することができる。

１０、１０Ａ、１０Ｂ、１０Ｃ：ＥＳＤ保護デバイス
２０、２０Ａ、２０Ｂ、２０Ｃ：半導体基板
３０、３０Ａ、３０Ｃ：ｎ型エピタキシャル層
４１、４１Ａ、４２、４２Ａ、４３Ａ、４４Ａ
４１、４１Ａ、４１Ｂ、４１Ｃ、４２、４２Ａ、４２Ｂ、４２Ｃ、４３Ａ、４３Ｂ、４３Ｃ、４４Ａ、４４Ｂ、４４Ｃ、４５Ｃ：ｎウェル
５１、５１Ａ、５１Ｂ、５１Ｃ、５２、５２Ａ、５２Ｂ、５２Ｃ、５３Ａ、５３Ｂ、５３Ｃ、５４Ａ、５４Ｂ、５４Ｃ、５５Ｃ：ｐ層
６０、６０Ａ：再配線層
７１、７１Ａ、７１Ｂ、７１Ｃ、７２、７２Ａ、７２Ｂ、７２Ｃ、７３Ａ、７３Ｃ、７４Ａ、７５Ｃ：コンタクト導体
８１、８１Ａ、８１Ｂ、８１Ｃ、８２、８２Ａ、８２Ｂ、８２Ｃ、８３Ａ、８３Ｂ、８３Ｃ、８４Ａ、８４Ｂ、８４Ｃ、８５Ｃ、８９Ａ：端子導体
９０、９０Ａ、９０Ｂ、９０Ｃ：非接地導体
３４５：ＥＳＤ保護回路部
９０１Ｂ、９０２Ｂ：導体部
ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４：角部
Ｄ１、Ｄ２、Ｄ３、Ｄ４、ＤＧ：ダイオード
ＧＡＰ：導体非形成部
Ｐ１、Ｐ２、Ｐ３、Ｐ４、ＰＧ：端子
ＰＴ１：第１電流経路
ＰＴ２：第２電流経路
ＰＴ３：第３電流経路
ＰＴ４：第４電流経路
Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２４、ＲＤ１、ＲＤ２、ＲＣ：抵抗

Claims (6)

1. 互いに対向する第１主面と第２主面とを有する半導体基板と、
   前記半導体基板の前記第１主面側に形成され、第１ダイオード素子と第２ダイオード素子とを含むＥＳＤ保護回路部と、
   前記半導体基板の前記第２主面上に形成された非接地導体と、を備え、
   前記第１ダイオード素子と前記第２ダイオード素子とは、前記半導体基板の厚み方向に沿ってｐｎ接合が形成され、前記半導体基板を介して接続されており、
   前記非接地導体は、前記半導体基板の平面視において、前記第１ダイオード素子および前記第２ダイオード素子との間の領域の少なくとも一部を含み、前記第１ダイオード素子または前記第２ダイオード素子の少なくとも一部に重なっており、
   前記非接地導体と前記半導体基板は電気的に並列であり、
   前記非接地導体の抵抗値は、前記半導体基板の抵抗値よりも小さく、
   前記第１主面上に、前記ＥＳＤ保護回路部の厚み方向へ形成される、ｎ型エピタキシャル層を備え、
   前記第１ダイオード素子および前記第２ダイオード素子は、ｐ層およびｎウェルにより構成され、
   前記ｎウェルは、前記ＥＳＤ保護回路部の厚み方向に沿って、前記ｎ型エピタキシャル層を貫通し、且つ、前記ｎウェルの一方端は前記第１主面に接し、
   前記ｐ層は、前記ＥＳＤ保護回路部の厚み方向において、前記ｎウェルに重なって形成され、
   前記ｎ型エピタキシャル層は、前記半導体基板および前記ｎウェルよりもｎ型ドーピングが少ない、ことを特徴とする、
   ＥＳＤ保護デバイス。
2. 前記非接地導体は、前記第２主面の全面に形成されている、
   請求項１に記載のＥＳＤ保護デバイス。
3. 前記ＥＳＤ保護回路部は、前記半導体基板の厚み方向に沿ってｐｎ接合が形成され、前記半導体基板に接続された第３ダイオード素子を備え、
   前記ＥＳＤ保護回路部の表面には、
   前記第１ダイオード素子に接続され、前記平面視において前記第１ダイオード素子に重なる第１端子導体と、
   前記第２ダイオード素子に接続され、前記平面視において前記第２ダイオード素子に重なる第２端子導体と、
   前記第３ダイオード素子に接続され、前記平面視において前記第３ダイオード素子に重なる第３端子導体と、
   を備え、
   前記第３端子導体は、グランドに接続される端子導体であり、
   前記非接地導体は、前記平面視において、前記第３ダイオード素子に重なる形状であり、
   前記平面視において、
   前記第３端子導体は、前記第１端子導体と前記第２端子導体との間に接続されており、
   前記第３端子導体と前記第１端子導体との距離と、前記第３端子導体と前記第２端子導体との距離とは、同じである、
   請求項１または請求項２に記載のＥＳＤ保護デバイス。
4. 前記半導体基板は、平面視で矩形であって、第１対角と第２対角とを有し、
   前記ＥＳＤ保護回路部は、前記半導体基板の厚み方向に沿ってｐｎ接合が形成され、前記半導体基板に接続された第４ダイオード素子を備え、
   前記ＥＳＤ保護回路部の表面には、前記第４ダイオード素子に接続され、前記平面視において前記第４ダイオード素子に重なる第４端子導体と、ダミー端子導体と、を備え、
   前記非接地導体は、前記平面視において、前記第４ダイオード素子に少なくとも一部が重なる形状であり、
   前記第１端子導体と前記ダミー端子導体は、前記平面視において、前記ＥＳＤ保護回路部の表面の前記第１対角の付近にそれぞれ配置されており、
   前記第２端子導体と前記第４端子導体とは、前記平面視において、前記ＥＳＤ保護回路部の表面の前記第２対角の付近にそれぞれ配置されており、
   前記第３端子導体は、前記平面視において、前記ＥＳＤ保護回路部の表面の中央部に配置されている、
   請求項３に記載のＥＳＤ保護デバイス。
5. 前記平面視において、
   前記第１端子導体と前記第４端子導体とは、前記第３端子導体に対して同じ側に配置されており、
   前記非接地導体は、前記第１端子導体と前記第４端子導体との間に、導体非形成部を有する、
   請求項４に記載のＥＳＤ保護デバイス。
6. 互いに対向する第１主面と第２主面とを有する半導体基板と、
   前記半導体基板の前記第１主面側に形成され、第１ダイオード素子と第２ダイオード素子とを含むＥＳＤ保護回路部と、
   前記半導体基板の前記第２主面上に形成された非接地導体と、を備え、
   前記第１ダイオード素子と前記第２ダイオード素子とは、前記半導体基板の厚み方向に沿ってｐｎ接合が形成され、前記半導体基板を介して接続されており、
   前記非接地導体は、前記半導体基板の平面視において、前記第１ダイオード素子および前記第２ダイオード素子との間の領域の少なくとも一部を含み、前記第１ダイオード素子または前記第２ダイオード素子の少なくとも一部に重なっており、
   前記非接地導体と前記半導体基板は電気的に並列であり、
   前記非接地導体の抵抗値は、前記半導体基板の抵抗値よりも小さく、
   前記ＥＳＤ保護回路部は、前記半導体基板の厚み方向に沿ってｐｎ接合が形成され、前記半導体基板に接続された第３ダイオード素子を備え、
   前記ＥＳＤ保護回路部の表面には、
   前記第１ダイオード素子に接続され、前記平面視において前記第１ダイオード素子に重なる第１端子導体と、
   前記第２ダイオード素子に接続され、前記平面視において前記第２ダイオード素子に重なる第２端子導体と、
   前記第３ダイオード素子に接続され、前記平面視において前記第３ダイオード素子に重なる第３端子導体と、
   を備え、
   前記第３端子導体は、グランドに接続される端子導体であり、
   前記非接地導体は、前記平面視において、前記第３ダイオード素子に重なる形状であり、
   前記平面視において、
   前記第３端子導体は、前記第１端子導体と前記第２端子導体との間に接続されており、
   前記第３端子導体と前記第１端子導体との距離と、前記第３端子導体と前記第２端子導体との距離とは、同じであり、
   前記半導体基板は、平面視で矩形であって、第１対角と第２対角とを有し、
   前記ＥＳＤ保護回路部は、前記半導体基板の厚み方向に沿ってｐｎ接合が形成され、前記半導体基板に接続された第４ダイオード素子を備え、
   前記ＥＳＤ保護回路部の表面には、前記第４ダイオード素子に接続され、前記平面視において前記第４ダイオード素子に重なる第４端子導体と、ダミー端子導体と、を備え、
   前記非接地導体は、前記平面視において、前記第４ダイオード素子に少なくとも一部が重なる形状であり、
   前記第１端子導体と前記ダミー端子導体は、前記平面視において、前記ＥＳＤ保護回路部の表面の前記第１対角の付近にそれぞれ配置されており、
   前記第２端子導体と前記第４端子導体とは、前記平面視において、前記ＥＳＤ保護回路部の表面の前記第２対角の付近にそれぞれ配置されており、
   前記第３端子導体は、前記平面視において、前記ＥＳＤ保護回路部の表面の中央部に配置されており、
   前記平面視において、前記第１端子導体と前記第４端子導体とは、前記第３端子導体に対して同じ側に配置されており、
   前記非接地導体は、前記第１端子導体と前記第４端子導体との間に、導体非形成部を有する、
   ＥＳＤ保護デバイス。

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