KR20100129600A - 반도체 장치 및 이를 포함하는 데이터 저장 장치 - Google Patents

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Abstract

반도체 장치 및 이를 포함하는 데이터 저장 장치를 제공한다. 반도체 장치는, 반도체 소자가 형성된 기판, 접지 단자, 보호 패턴 및 스위칭 소자를 구비한다. 기판에 접지 단자 및 보호 패턴이 형성된다. 스위칭 소자는 접지 단자 및 보호 패턴 사이에 직렬 연결되며, 상기 기판으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 보호 패턴을 접지 단자와 전기적으로 연결한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 장치{SEMICONDUCTOR APPARATUS AND DATA MEMORY APPARATUS HAVING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 장치에 관한 것으로, 특히 정전기 방전으로부터 반도체 소자를 보호하는 반도체 장치 및 이를 포함하는 데이터 저장 장치에 관한 것이다.
반도체 소자가 고전계에 노출되면서, 순간적인 고전압으로 인하여 반도체 소자가 타버리거나 동작을 멈추는 등의 불량이 발생하고 있다. 이러한 현상을 정전기 방전(electrostatic discharge; ESD)이라 하며, 상기 정전기 방전을 보호하기 위한 보호 패턴을 채택하고 있으나, 정전기 방전에 따른 불량은 계속 발생하고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 정전기 방전으로부터 반도체 소자를 효과적으로 보호할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 정전기 방전으로부터 반도체 소자를 효과적으로 보호할 수 있는 반도체 장치를 채택하는 데이터 저장 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체 장치를 제공한다. 상기 반도체 장치는 제1 반도체 소자가 형성된 제1 기판, 상기 제1 기판에 형성된 접지 단자, 상기 제1 기판에 형성된 제1 보호 패턴, 상기 접지 단자 및 상기 제1 보호 패턴 사이에 직렬 연결된 스위칭 소자를 포함하며, 상기 스위칭 소자는 상기 제1 보호 패턴을 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 제1 보호 패턴을 상기 접지 단자와 전기적으로 연결한다.
본 발명의 몇몇 실시 예에 있어서, 상기 접지 단자는 상기 제1 기판의 일 측에 두 개가 형성되며, 상기 스위치 소자는 두 개가 상기 접지 단자와 인접하게 형성될 수 있다. 이때, 상기 제1 보호 패턴의 양단은 상기 접지 단자와 상기 스위칭 소자를 통해 각각 연결되며, 상기 제1 기판의 가장자리를 따라 형성될 수 있다.
다른 실시 예에 따르면, 상기 스위칭 소자는 바리스터, 제너 다이오드 및 인 덕터로 이루어진 일 군에서 선택된 하나를 포함할 수 있다.
또 다른 실시 예에 따르면, 상기 제1 기판으로 인가되는 전압이 설정된 전압 범위 이내일 경우, 상기 스위칭 소자는 상기 제1 보호 패턴 및 상기 접지 단자 사이를 전기적으로 단절시킬 수 있다.
또 다른 실시 예에 따르면, 상기 반도체 장치는, 상기 제1 기판 하부에 위치하며, 제2 반도체 소자가 형성된 제2 기판, 상기 제2 기판에 형성된 제2 보호 패턴 및 상기 제2 보호 패턴 및 상기 제1 보호 패턴을 전기적으로 연결하는 비아 패턴을 더 포함할 수 있다.
또 다른 실시 예에 따르면, 상기 반도체 장치는, 상기 제1 기판에 형성된 외부 접속 단자, 상기 외부 접속 단자 및 상기 제1 반도체 소자를 전기적으로 연결하는 연결 패턴 및 상기 연결 패턴 및 상기 접지 단자를 연결하는 바리스터를 더 포함할 수 있다. 이때, 상기 바리스터는 상기 연결 패턴으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우 상기 연결 패턴을 상기 접지 단자와 전기적으로 연결할 수 있다.
또한, 본 발명의 실시 예들은, 반도체 장치를 채택하는 데이터 저장 장치를 제공한다. 데이터 저장 장치는, 메모리 칩이 형성된 기판, 상기 기판에 형성된 접지 단자, 상기 기판에 형성된 보호 패턴 및 상기 보호 패턴 및 상기 접지 단자 사이에 직렬 연결된 스위칭 소자를 포함한다. 상기 스위치 소자는 상기 기판으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 보호 패턴을 상기 접지 단자와 전기적으로 연결할 수 있다.
본 발명의 몇몇 실시 예에 있어서, 상기 스위칭 소자는 바리스터, 제너 다이오드 및 인덕터로 이루어진 일 군에서 선택된 하나를 포함할 수 있다.
다른 실시 예에 있어서, 상기 데이터 저장 장치는, 상기 기판에 형성된 외부 접속 단자, 상기 외부 접속 단자와 전기적으로 연결되며 데이터를 송수신하는 인터페이스, 상기 메모리 칩 및 상기 인터페이스를 전기적으로 연결하는 제어부 및 상기 제어부와 전기적으로 연결되며 상기 데이터를 일시적으로 저장하는 버퍼 메모리를 더 포함할 수 있다.
본 발명의 실시 예들에 따르면, 접지 단자와 연결되는 보호 패턴 및 스위칭 소자를 포함하는 반도체 장치가 제공된다. 또한, 상기 반도체 장치를 채택하는 데이터 저장 장치가 제공된다. 이에 따라 기판으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우에만 보호 패턴이 접지 단자와 전기적으로 연결되어, 정전기 방전으로부터 반도체 소자를 효과적으로 보호할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제1 실시 예]
도 1은 본 발명의 제1 실시 예에 따른 반도체 장치를 보여주는 평면도이다. 도 2는 도 1에 도시된 스위칭 소자로 제너 다이오드를 채용하는 반도체 장치를 나타내는 평면도이다. 도 3은 도 1에 도시된 스위칭 소자로 인덕터를 채용하는 반도체 장치를 나타내는 평면도이다. 도 4는 도 1에 도시된 스위칭 소자로 바리스터를 채용하는 반도체 장치를 나타내는 평면도이다. 도 5는 도 4에 도시된 바리스터의 전류-전압(I-V) 특성을 나타내는 그래프이다. 도 6은 도 1에 도시된 스위칭 소자로 저항 및 바리스터를 채용하는 반도체 장치를 나타내는 평면도이다.
도 1을 참조하면, 반도체 장치(100)는 반도체 소자(102)가 형성된 기판(104), 접지 단자(106), 보호 패턴(108) 및 스위칭 소자(110)를 포함한다.
상기 기판(104)은 인쇄 회로 기판(printed circuit board) 또는 연성 회로 기판(flexible printed circuit board)일 수 있다. 또한, 상기 기판(104)은 단층(single layer) 구조 또는 복층(multi-layer) 구조를 가질 수 있다.
상기 기판(104)은 제1 영역, 제2 영역 및 제3 영역으로 나누어질 수 있다. 상기 제1 영역은 반도체 소자(102)가 실장될 부위이며, 상기 제2 영역은 접지 단자(106)가 구비될 부위이고, 상기 제3 영역은 상기 반도체 소자(102)를 보호하기 위한 보호 패턴(108)이 구비될 부위이다. 예컨대, 상기 제1 영역은 상기 기판(104) 의 중앙 영역이며, 상기 제2 영역은 상기 중앙 영역의 일 측이고, 상기 제3 영역은 상기 제2 영역을 제외한 상기 제1 영역의 외곽 영역일 수 있다.
상기 반도체 소자(102)는 메모리 칩(memory chip)을 포함할 수 있으며, 상기 메모리 칩은 휘발성 메모리 칩(volatile memory chip) 및 비휘발성 메모리 칩(non-volatile memory chip)으로 이루어진 군으로부터 선택된 하나를 포함할 수 있다. 상기 휘발성 메모리 칩의 예로서는 디램(Dynamic Random Access Memory; DRAM) 또는 에스램(Static Random Access Memory; SRAM)을 들 수 있으며, 상기 비휘발성 메모리 칩의 예로서는 낸드 플래시 메모리(NAND flash memory) 또는 노어 플래시 메모리(NOR flash memory)를 들 수 있다. 상기 낸드 플래시 메모리는 단순 레벨 셀(Single Level Cell; SLC) 구조 또는 멀티 레벨 셀(Multi Level Cell; MLC) 구조를 가질 수 있다. 동일한 크기에서 멀티 레벨 셀 구조를 갖는 낸드 플래시 메모리가 단순 레벨 셀 구조를 갖는 낸드 플래시 메모리에 비해 더 큰 용량의 데이터(data)를 저장할 수 있다.
상기 접지 단자(106)의 일 단은 외부의 접지(ground)와 연결되며, 타 탄은 상기 보호 패턴(108)과 연결된다. 상기 접지 단자(106)는 접지 또는 보호 패턴(108)과 직접적으로 연결되거나, 도전 패턴에 의해 간접적으로 연결될 수 있다.
본 실시 예에 따르면, 상기 접지 단자(106)는 두 개이며, 상기 보호 패턴(108)의 양단은 각각의 접지 단자(106)와 각각 연결될 수 있다. 본 실시 예에서는 상기 접지 단자(106)로 두 개를 사용하지만, 본 발명에서 상기 접지 단자(106)의 수량을 한정하는 것은 아니다.
상기 접지 단자(106)는 도전물을 이용하여 형성될 수 있다. 상기 도전물은 금속 또는 금속 화합물을 포함할 수 있으며, 상기 도전물의 예로서는 구리 또는 구리 화합물을 들 수 있다.
상기 보호 패턴(108)은 상기 기판(104)의 제2 영역에 형성되며, 상기 반도체 소자(102)와 소정 거리 이격되어 구비된다. 또한, 상기 보호 패턴(108)은 상기 접지 단자(106)에 연결된다. 본 실시 예에서, 상기 접지 단자(106)가 두 개 구비될 때, 상기 보호 패턴(108)의 양단은 각각의 접지 단자(106)와 연결되어, 상기 반도체 소자(102)를 감싸는 루프(loop) 형태를 가질 수 있다.
상기 보호 패턴(108)은 도전물을 이용하여 형성될 수 있다. 상기 도전물은 금속 또는 금속 화합물을 포함할 수 있으며, 상기 도전물의 예로서는 구리 또는 구리 화합물을 들 수 있다.
상기 스위칭 소자(110)는 상기 접지 단자(106) 및 상기 보호 패턴(108) 사이를 직렬 연결한다. 일 예에 따르면, 도시된 바와 같이 상기 스위칭 소자(110)는 상기 보호 패턴(108) 중에 삽입하여 형성될 수 있다. 다른 예에 따르면, 상기 스위칭 소자(110)는 상기 접지 단자(106)와 직접적으로 연결될 수 있다.
본 실시 예에서는, 상기 스위칭 소자(110)는 두 개이며, 각각의 스위칭 소자(110)는 각각의 접지 단자(106)를 보호 패턴(108)의 양단에 각각 연결한다. 본 실시 예에서는 상기 스위칭 소자(110)로 두 개를 사용하지만, 본 발명에서 상기 스위칭 소자(110)의 수량을 한정하는 것은 아니다.
또한, 상기 스위칭 소자(110)는 상기 접지 단자(106)에 인접하게 형성될 수 있다. 이는 스위칭 소자(110) 및 접지 단자(106) 사이의 거리를 최소화하기 위함이다. 이로써, 정전기 방전과 같은 고 전압 상태에서 스파크(spark)가 발생할 때, 상기 고압의 전류가 보호 패턴(108)을 통해 빠르게 접지 단자(106)로 빠져나갈 수 있다.
상기 스위칭 소자(110)는 제너 다이오드, 인덕터(114) 및 바리스터(variable resistor; varistor, 116)으로 이루어진 일 군에서 선택된 하나를 포함할 수 있다.
도 2를 참조하면, 상기 스위칭 소자(110)로 제너 다이오드(112)를 채용하고 있다. 상기 제너 다이오드(112)는 정전압 다이오드라고도 일컫는다. 상기 제너 다이오드(112)는 소정의 전압 값에서 전류가 급격히 증가하고 그 후에는 일정한 전압을 유지하는 다이오드로서, 전압 기준 장치로 사용된다.
도 3을 참조하면, 상기 스위칭 소자(110)로 인덕터(114)를 채용하고 있다. 상기 인덕터(114)는 나사 모양으로 여러 번 감은 권선으로, 전류의 변화량에 비례해 전압을 유도함으로써 급격한 변화를 억제할 수 있다.
도 4를 참조하면, 상기 스위칭 소자(110)로 바리스터(116)를 채용하고 있다. 상기 바리스터(116)는 인가되는 전압이 설정된 전압 범위이면 고 저항을 보이고, 설정된 전압 범위를 벗어나면 저 저항을 보이는 비선형 특성이 있으며, 외부의 급격한 전압 상승을 자체적으로 흡수 및 소멸토록 하는 용도의 회로 보호 소자이다. 상기 바리스터(116)는 대칭형 바리스터 및 비대칭형 바리스터로 분류된다. 상기 대칭형 바리스터는 인가된 전압의 극성에 관계없이, 상기 인가된 전압 크기에 의해 저항이 변화된다. 반면에, 상기 비대칭형 바리스터는 인가되는 전압의 극성에 의해 저항이 변화된다.
특히, 본 실시 예에서는 상기 바리스터(116)로 반도체 세라믹(semiconductor ceramics)을 이용한 적층형(laminated type) 바리스터를 채용한다.
상기 바리스터(116)는 측면 전극, 층간 전극 및 반도체 세라믹을 포함할 수 있다.
상기 측면 전극은 서로 마주보도록 한 쌍이 구비될 수 있으며, 도전물을 이용하여 형성할 수 있다. 상기 도전물은 금속 또는 금속 화합물을 포함할 수 있으며, 예컨대, 구리 또는 구리 화합물을 포함할 수 있다.
상기 층간 전극은 상기 측면 전극과 전기적으로 연결되며 상기 측면 전극의 연장 방향에 수직이게 연장될 수 있다. 상기 층간 전극은 다수 개일 수 있으며, 상기 다수의 층간 전극들은 서로 평행하게 위치할 수 있다. 또한, 다수의 층간 전극들은 상기 측면 전극의 일 측에 번갈아 전기적으로 연결될 수 있다.
상기 층간 전극은 도전물을 이용하여 형성할 수 있다. 상기 도전물을 금속 또는 금속 화합물을 포함할 수 있으며, 예컨대, 구리 또는 구리 화합물을 포함할 수 있다. 상기 층간 전극은 상기 측면 전극과 실질적으로 동일한 물질을 이용하여 형성하거나, 상이한 물질을 이용하여 형성할 수 있다.
상기 반도체 세라믹은 상기 측면 전극 및 층간 전극을 매립하며 구비될 수 있다. 상기 반도체 세라믹은 금속 산화물 또는 금속 탄화물을 이용하여 형성할 수 있으며, 상기 금속 산화물의 예로서는 산화 아연(ZnO), 산화 주석(SnO2), 산화티탄 바륨(BaTiO3)을 들 수 있으며, 금속 탄화물의 예로서는 탄화 규소(SiC)를 들 수 있다.
도 5를 참조하면, 상기 바리스터(116)는 설정된 전압 범위에서는 고 저항값을 가지게 됨으로써, 전류값이 실질적으로 0이다. 반면, 상기 설정된 전압 범위를 벗어나는 경우, 바리스터(116)는 저 저항값을 가지게 되며, 소정의 전류값을 갖게 된다.
예를 들어 설명하면, 도 5에 도시된 그래프에서 바리스터 ①은 약 -200V 내지 200V의 설정 전압 범위를 갖는다. 설정된 전압 범위 내에서 상기 바리스터 ①은 고 저항값을 가져 실질적으로 0의 전류값을 갖는다. 그러나 설정된 전압 범위를 벗어나는 경우, 상기 바리스터 ①은 저 저항값을 가져 상기 바리스터로 전류가 흐르게 된다.
바리스터 ②은 약 -400V 내지 400V의 설정 전압 범위를 갖는다. 마찬가지로, 설정된 전압 범위 내에서는 상기 바리스터 ②은 실질적으로 0의 전류값을 가지며, 설정된 전압 범위를 벗어나는 경우, 전류가 흐르게 된다.
도 6을 참조하면, 상기 스위칭 소자(110)로 바리스터(116)를 채용하며, 상기 바리스터(116)에 인접하게 보호 패턴(108) 중에 저항(118)을 삽입한다. 상기 저항(118)은 고 저항값을 가질 수 있다.
일 예에 따르면, 상기 저항(118)은 상기 접지 단자(106) 및 상기 바리스터(116) 사이에 형성될 수 있다. 예컨대, 상기 접지 단자(106) 및 상기 바리스터 (116) 사이의 보호 패턴(108) 중에 삽입될 수 있다. 다른 예에 따르면, 상기 저항(118)은 상기 보호 패턴(108)의 루프 영역 중에 삽입되어 상기 보호 패턴(108)을 연결할 수 있다.
상기 바리스터(116)가 스위칭 소자(110)로 기능 하고, 상기 바리스터(116)에 인접하게 저항(118)이 구비됨으로써, 상기 기판(104)으로 인가되는 전압이 설정된 전압을 벗어나는 경우, 상기 저항(118)은 상기 바리스터(116)와 함께 보다 효과적으로 상기 반도체 소자(102)를 보호할 수 있다.
이하에서는, 본 실시 예에서 따른 반도체 장치(100)가 인가되는 전압에 따라 구동되는 원리를 설명하기로 한다.
기판(104)으로 설정된 전압 범위의 전압이 인가되는 경우, 스위칭 소자(110)는 고 저항값을 가져, 상기 스위칭 소자(110)는 실질적으로 오프(off) 상태가 된다. 따라서, 상기 보호 패턴(108) 및 상기 접지 단자(106)는 전기적으로 절단되어, 상기 보호 패턴(108)은 열린 회로(open circuit) 상태가 된다.
이때, 설정된 전압 범위는 동작 전압일 수 있다. 즉, 상기 반도체 장치(100)를 채용하는 제품마다 그 설정 전압 범위가 다를 수 있다. 예를 들어, 솔리드 스테이트 드라이브(Solid State Drive; SSD)에 상기 반도체 장치(100)를 채택할 경우, 상기 설정 전압 범위는 -12V 내지 12V일 수 있다.
상기 설정된 전압 범위 내에서 상기 보호 패턴(108)이 열린 회로 상태가 됨으로써, 상기 보호 패턴(108)은 루프 형태로부터 기인하는 루프 안테나 효과(loop antenna effect)를 덜 받을 수 있다. 상기 루프 안테나 효과가 억제됨으로써, 전자 파 방해(Electro Magnetic Interference; EMI)도 덜 받을 수 있다. 또한, 상기 보호 패턴(108)이 열린 회로 상태가 됨으로써, 상기 기판(104)으로 인가된 신호의 리턴 패스(return path)가 짧아져 긴 리턴 패턴으로 인한 잡음(noise) 생성을 억제할 수 있다.
한편, 상기 기판(104)으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 스위칭 소자(110)는 그 저항값이 매우 낮아져, 상기 스위칭 소자(110)는 실질적으로 온(on) 상태가 된다. 따라서, 상기 보호 패턴(108) 및 상기 접지 단자(106)는 전기적으로 연결되어, 상기 보호 패턴(108)은 단락 회로(short circuit) 상태가 된다. 즉, 상기 보호 패턴(108)은 상기 스위칭 소자(110)에 의해 상기 접지 단자(106)와 전기적으로 연결된다.
이때, 상기 설정된 전압 범위를 벗어나는 경우는 정전기 방전과 같이 외부로부터 고 전압이 유입되는 경우일 수 있다. 이 경우, 상기 보호 패턴(108)은 상기 접지 단자(106)와 전기적으로 연결되어, 상기 고 전압의 전류를 접지 단자(106)를 통해 접지로 흘려 보낼 수 있다. 따라서, 상기 반도체 소자(102)를 정전기 방전으로부터 보호할 수 있다.
[제2 실시 예]
도 7은 본 발명의 제2 실시 예에 따른 반도체 장치를 나타내는 평면도이다. 도 8은 도 7에 도시된 반도체 장치를 I-I`방향으로 절단한 단면도이다. 도 9는 도 7에 도시된 반도체 장치를 Ⅱ-Ⅱ`방향으로 절단한 평면도이다.
도 7 내지 도 9를 참조하면, 반도체 장치(200)는 반도체 소자(202, 214)를 각각 형성한 다수의 기판들(204, 216), 접지 단자(206), 제1 보호 패턴(208), 제2 보호 패턴(218), 스위칭 소자(210) 및 비아 패턴(via pattern, 220)을 포함한다.
각각의 기판(204, 216)은 인쇄 회로 기판 또는 연성 회로 기판일 수 있다. 본 실시 예에서는 다수의 기판들(202, 214)이 복층으로 구비될 수 있다. 최상단에 위치한 기판은 제1 기판(204)이라 하고, 상기 제1 기판(204) 하부에 구비된 기판을 제2 기판(216)이라고 한다. 상세하게 설명되거나 도시되어 있지는 않았지만, 상기 제2 기판(216) 하부에 위치한 다수의 기판들은 상기 제2 기판(216)과 유사한 구조를 가지며, 상기 제2 기판(216)과 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 각각의 기판(204, 216) 사이에는 절연 패턴이 형성될 수 있다. 상기 절연 패턴은 절연물을 포함하며, 절연물의 예로서는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 들 수 있다.
다른 예에 따르면, 상기 각각의 기판(204, 216) 사이는 소정 거리 이격되어 있으며, 빈 공간일 수 있다. 이때, 상기 기판들(204, 216)의 가장 자리에는 상기 기판들(204, 216)을 이격시키며 지지하기 위하여 지지부가 형성될 수 있다.
상기 제1 기판(204)은 제1 영역, 제2 영역 및 제3 영역으로 나누어질 수 있다. 상기 제1 영역은 제1 반도체 소자(202)가 실장될 부위이며, 상기 제2영역은 상기 접지 단자(206)가 구비될 부위이고, 상기 제3 영역은 상기 제1 반도체 소자(202)를 보호하기 위한 상기 제1 보호 패턴(208) 및 상기 스위칭 소자(210)가 구비될 부위이다. 예컨대, 상기 제1 영역은 상기 제1 기판(204)의 중앙 부위이며, 상기 제2 영역은 상기 중앙 영역의 일 측이며, 상기 제3 영역은 상기 제2 영역을 제 외한 상기 제1 영역의 외곽 부위일 수 있다.
상기 제2 기판(216)은 제4 영역 및 제5 영역을 포함한다. 상기 제4 영역은 제2 반도체 소자(214)가 실장될 부위이며, 상기 제5 영역은 상기 제2 반도체 소자(214)를 보호하기 위한 제2 보호 패턴(218)이 구비될 부위일 수 있다. 예컨대, 상기 제3 영역은 상기 제2 기판(216)의 중앙 부위이며, 상기 제4 영역은 상기 제3 영역의 외곽 부위일 수 있다.
상기 제1 반도체 소자(202) 및 제2 반도체 소자(214)는 메모리 칩을 포함할 수 있으며, 상기 메모리 칩은 휘발성 메모리 칩 또는 비휘발성 메모리 칩을 포함할 수 있다.
상기 접지 단자(206)는 상기 제1 기판(204)에 형성된다. 상기 접지 단자(206)의 일 단은 외부의 접지와 연결될 수 있으며, 타 단은 상기 제1 보호 패턴(208)과 연결될 수 있다. 상기 접지 단자(206)는 접지 또는 제1 보호 패턴(208)과 직접적으로 연결되거나, 도전 패턴에 의해 간접적으로 연결될 수 있다.
본 실시 예에 따르면, 상기 접지 단자(206)는 두 개이며, 상기 제1 보호 패턴(208)의 양단은 각각의 접지 단자(206)와 각각 연결될 수 있다. 본 실시 예에서는 상기 접지 단자(206)가 두 개이지만, 본 발명에서 상기 접지 단자(206)의 수량을 한정하는 것은 아니다.
상기 제1 보호 패턴(208)은 상기 제1 기판(204)의 제2 영역에 형성되며, 상기 제1 반도체 소자(202)와 소정 거리 이격되어 구비된다. 또한, 상기 제1 보호 패턴(208)은 상기 접지 단자(206)에 연결된다. 본 실시 예에서, 상기 접지 단자(206) 가 두 개일 때, 상기 제1 보호 패턴(208)의 양단은 각각의 접지 단자(206)와 연결되어, 상기 제1 반도체 소자(202)를 감싸는 루프 형태를 가질 수 있다.
상기 스위칭 소자(210)는 상기 제1 보호 패턴(208)과 상기 접지 단자(206) 사이를 직렬 연결한다. 일 예에 따르면, 도시된 바와 같이 상기 스위칭 소자(210)는 상기 제1 보호 패턴(208) 중에 삽입하여 형성될 수 있다. 다른 예에 따르면, 상기 스위칭 소자(210)는 상기 접지 단자(206)와 직접적으로 연결될 수 있다.
본 실시 예에서는, 상기 스위칭 소자(210)는 두 개이며, 각각의 스위칭 소자(210)는 각각의 접지 단자(206)를 제1 보호 패턴(208)의 양단에 각각 연결한다. 본 실시 예에서는 상기 스위칭 소자(210)로 두 개를 사용하지만, 본 발명에서 상기 스위칭 소자(210)의 수량을 한정하는 것은 아니다.
또한, 상기 스위칭 소자(210)는 상기 접지 단자(206)에 인접하게 형성될 수 있다. 이는 스위칭 소자(210) 및 접지 단자(206) 사이의 거리를 최소화하기 위함이다. 이로써, 정전기 방전과 같은 고 전압 상태에서 스파크가 발생할 때, 상기 고압의 전류가 제1 보호 패턴(208)을 통해 빠르게 접지 단자(206)로 빠져나갈 수 있다.
상기 스위칭 소자(210)는 제너 다이오드, 인덕터 및 바리스터로 이루어진 일 군에서 선택된 하나일 수 있다. 상기 제너 다이오드, 인덕터 및 바리스터에 관한 설명은 실시 예 1, 도 1 내지 도 6에서 설명한 것과 동일한 생략하기로 한다.
상기 제2 보호 패턴(218)은 상기 제2 기판(216)의 제5 영역에 구비되어, 상기 제2 반도체 소자(214)와 소정 거리 이격되어 구비된다. 상기 제2 보호 패턴(218)은 상기 제1 보호 패턴(208)과 전기적으로 연결된다. 본 실시 예에서는 상 기 제1 보호 패턴(208)과 제2 보호 패턴(218)은 비아 패턴(220)으로 연결될 수 있다. 특히, 상기 비아 패턴(220)은 상기 스위칭 소자(210)에 인접하게 형성되며, 상기 제1 보호 패턴(208)의 루프 영역에 전기적으로 연결될 수 있다.
상기 제2 보호 패턴(218)은 도전물을 이용하여 형성된다. 상기 도전물은 금속 또는 금속 화합물을 포함할 수 있으며, 상기 도전물의 예로서는 구리 또는 구리 화합물을 들 수 있다. 또한, 상기 제2 보호 패턴(218)은 상기 제1 보호 패턴(208)과 실질적으로 동일한 물질을 이용하여 형성하거나, 상이한 물질을 이용하여 형성할 수 있다.
상기 비아 패턴(220)은 도전물을 이용하여 형성된다. 상기 도전물은 금속 또는 금속 화합물을 포함할 수 있으며, 상기 도전물의 예로서는 구리 또는 구리 화합물을 들 수 있다. 또한, 상기 비아 패턴(220)은 상기 제2 보호 패턴(218)과 실질적으로 동일한 물질을 이용하여 형성하거나, 상이한 물질을 이용하여 형성할 수 있다.
이하에서는 본 실시 예에서 따른 반도체 장치(200)가 인가되는 전압에 따라 구동되는 원리를 설명하기로 한다.
상기 반도체 장치(200)로 소정의 전압이 인가된다. 이때, 상기 인가된 전압이 설정된 전압 범위 내의 전압일 경우, 상기 제1 기판(204)에 형성된 스위칭 소자(210)는 고 저항을 가져, 상기 스위칭 소자(210) 실질적으로 오프(off) 상태가 된다. 따라서, 상기 제1 보호 패턴(208) 및 제2 보호 패턴(218)은 상기 접지 단자(206)와 전기적으로 절단된 상태이고, 상기 제1 보호 패턴(208) 및 제2 보호 패 턴(218)은 열린 회로 상태가 된다.
이때, 상기 설정된 전압 범위는 동작 전압 범위일 수 있다. 따라서, 상기 반도체 장치(200)를 채용하는 제품마다 그 설정 전압 범위가 다를 수 있다. 예를 들어 솔리드 스테이트 드라이브(SSD)에 상기 반도체 장치(200)를 채용할 경우, 설정된 전압 범위는 약 -12V 내지 약 12V일 수 있다.
한편, 상기 반도체 장치(200)로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 스위칭 소자(210)는 그 저항값이 매우 낮아져, 상기 스위칭 소자(210)는 실질적으로 온(on) 상태가 된다. 따라서, 상기 제1 보호 패턴(208) 및 상기 제2 보호 패턴(218)은 상기 접지 단자(206)와 전기적으로 연결되며, 상기 제1 보호 패턴(208) 및 상기 제2 보호 패턴(218)은 닫힌 회로 상태가 된다. 즉, 상기 제1 보호 패턴(208) 및 제2 보호 패턴(218)은 스위칭 소자(210)에 의해 상기 접지 단자(206)와 전기적으로 연결된다.
이때, 상기 전압 범위를 벗어난 경우는 정전기 방전과 같이 외부의 고 전압이 유입되는 경우일 수 있다. 이 경우에, 상기 제1 보호 패턴(208) 및 제2 보호 패턴(218)은 접지 단자(206)와 전기적으로 연결되며, 상기 고 전압의 전류를 접지 단자(206)를 통해 접지로 흘려 보낸다. 따라서, 상기 제1 반도체 소자(202) 및 제2 반도체 소자(214)를 보호할 수 있다.
또한, 보호 패턴들(208, 218)이 기판(204, 214)마다 형성되고, 상기 보호 패턴들(208, 218) 사이가 전기적으로 연결됨으로써, 정전기 방전이 발생하는 경우, 각 기판(204, 214)에 형성된 반도체 소자들(202, 214)을 정전기 방전으로부터 보다 효과적으로 보호할 수 있다.
[제3 실시 예]
도 10은 본 발명의 제3 실시 예에 따른 반도체 장치를 나타내는 평면도이다.
도 10을 참조하면, 반도체 장치(300)는 반도체 소자(302)가 형성된 기판(304), 접지 단자(306), 외부 접속 단자(312), 보호 패턴(308), 제1 스위칭 소자(310) 및 제2 스위칭 소자(318)를 포함한다.
상기 기판(304)은 인쇄 회로 기판 또는 연성 회로 기판일 수 있다. 또한, 상기 기판(304)은 단층 구조 또는 복층 구조를 가질 수 있다.
상기 기판(304)은 제1 영역, 제2 영역 및 제3 영역으로 나누어질 수 있다. 상기 제1 영역은 반도체 소자(302)가 실장될 부위이며, 상기 제2 영역은 접지 단자(306) 및 외부 접속 단자(312)가 구비될 부위이고, 상기 제3 영역은 상기 반도체 소자(302)를 보호하기 위한 보호 패턴(308)이 구비될 부위이다. 예컨대, 상기 제1 영역은 상기 기판(304)의 중앙 영역이며, 상기 제2 영역은 상기 중앙 영역의 일 측이고, 상기 제3 영역은 상기 제2 영역을 제외한 상기 제1 영역의 외곽 영역일 수 있다.
상기 반도체 소자(302)는 메모리 칩을 포함할 수 있으며, 상기 메모리 칩은 휘발성 메모리 칩 또는 비휘발성 메모리 칩을 포함할 수 있다.
상기 접지 단자(306)의 일 단은 외부의 접지와 연결되며, 타 탄은 상기 보호 패턴(308)과 연결된다. 상기 접지 단자(306)는 접지 또는 보호 패턴(308)과 직접적으로 연결되거나, 도전 패턴에 의해 간접적으로 연결될 수 있다.
본 실시 예에 따르면, 상기 접지 단자(306)는 두 개이며, 상기 보호 패턴(308)의 양단은 각각의 접지 단자(306)와 각각 연결될 수 있다. 본 실시 예에서는 상기 접지 단자(306)로 두 개를 사용하지만, 본 발명에서 상기 접지 단자(306)의 수량을 한정하는 것은 아니다.
상기 외부 접속 단자(312)는 상기 두 개의 접지 단자(306) 사이에 형성된다. 상기 외부 접속 단자(312)는 상기 반도체 소자(302)와 제1 연결 패턴(314)에 의해 전기적으로 연결된다. 상기 외부 접속 단자(312) 및 상기 제1 연결 패턴(314)은 도전물을 이용하여 형성된다. 상기 도전물은 금속 또는 금속 화합물을 포함하며, 예컨대 구리 또는 구리 화합물을 들 수 있다.
상기 보호 패턴(308)은 상기 기판(304)의 제2 영역에 형성되며, 상기 반도체 소자(302)와 소정 거리 이격되어 구비된다. 또한, 상기 보호 패턴(308)은 상기 접지 단자(306)에 연결된다. 본 실시 예에서, 상기 보호 패턴(308)의 양단은 각각의 접지 단자(306) 연결되어, 상기 반도체 소자(302)를 감싸는 루프 형태를 가질 수 있다.
상기 제1 스위칭 소자(310)는 상기 보호 패턴(308) 및 상기 접지 단자(306) 사이를 직렬 연결한다. 일 예에 따르면, 도시된 바와 같이 상기 제1 스위칭 소자(310)는 상기 보호 패턴(308) 중에 삽입하여 형성될 수 있다. 다른 예에 따르면, 상기 제1 스위칭 소자(310)는 상기 접지 단자(306)와 직접적으로 연결될 수 있다.
본 실시 예에서는, 상기 제1 스위칭 소자(310)는 두 개이며, 각각의 제1 스위칭 소자(310)는 각각의 접지 단자(306)를 보호 패턴(308)의 양단에 각각 연결한 다. 본 실시 예에서는 상기 제1 스위칭 소자(310)로 두 개를 사용하지만, 본 발명에서 상기 제1 스위칭 소자(310)의 수량을 한정하는 것은 아니다.
또한, 상기 제1 스위칭 소자(310)는 상기 접지 단자(306)에 인접하게 형성될 수 있다. 이는 제1 스위칭 소자(310) 및 접지 단자(306) 사이의 거리를 최소화하기 위함이다. 이로써, 정전기 방전과 같은 고 전압 상태에서 스파크가 발생할 때, 상기 고압의 전류가 보호 패턴(308)을 통해 빠르게 접지 단자(306)로 빠져나갈 수 있다.
상기 제1 스위칭 소자(310)는 제너 다이오드, 인덕터 및 바리스터로 이루어진 일 군에서 선택된 하나를 포함할 수 있다. 상기 제너 다이오드, 인덕터 및 바리스터에 관한 설명은 실시 예 1, 도 1 내지 도 6에서 설명한 것과 동일한 생략하기로 한다.
상기 제2 스위칭 소자(318)는 상기 제1 연결 패턴(314) 및 상기 보호 패턴(308) 사이를 연결한다. 예를 들어 설명하면, 상기 제1 연결 패턴(314) 및 상기 보호 패턴(308)은 제2 연결 패턴(316)에 의해 접속되어 있다. 일 예에 따르면, 도시된 바와 같이 상기 제2 스위칭 소자(318)는 상기 제2 연결 패턴(316) 중에 삽입하여 형성될 수 있다. 다른 예에 따르면, 상기 제2 스위칭 소자(318)는 상기 접지 단자(306)와 직접적으로 연결될 수 있다.
상기 제2 스위칭 소자(318)는 바리스터를 포함한다. 상기 바리스터에 관한 설명은 실시 예 1, 도 4 및 도 5에서 설명한 것과 동일한 생략하기로 한다.
이하에서는, 본 실시 예에서 따른 반도체 장치(300)가 인가되는 전압에 따라 구동되는 원리를 설명하기로 한다.
반도체 장치(300)로 설정된 전압 범위의 전압이 인가되는 경우, 제1 스위칭 소자(310) 및 제2 스위칭 소자(318)는 고 저항값을 가져, 상기 제1 스위칭 소자(310) 및 제2 스위칭 소자(318)는 오프(off) 상태가 된다. 따라서, 상기 보호 패턴(308) 및 제2 연결 패턴(316)은 상기 접지 단자(306)와 전기적으로 절단되며, 상기 보호 패턴(308) 및 제2 연결 패턴(316)이 열린 회로 상태가 된다.
이때, 설정된 전압 범위는 동작 전압일 수 있다. 즉, 상기 반도체 장치(300)를 채용하는 제품마다 그 설정 전압 범위가 다를 수 있다. 예를 들어, 솔리드 스테이트 드라이브(SSD)에 상기 반도체 장치(300)를 채용할 경우, 설정 전압 범위는 -12V 내지 12V일 수 있다.
상기 설정된 전압 범위 내에서 상기 보호 패턴(308)이 열린 회로 상태가 됨으로써, 상기 보호 패턴(308)은 루프 형태로부터 기인하는 루프 안테나 효과를 덜 받을 수 있다. 상기 루프 안테나 효과가 억제됨으로써, 전자파 방해(EMI)도 덜 받을 수 있다. 또한, 상기 보호 패턴(308)이 열린 회로 상태가 됨으로써, 상기 기판(304)으로 인가된 신호의 리턴 패스가 짧아져 긴 리턴 패턴으로 인한 잡음 생성을 억제할 수 있다.
한편, 상기 반도체 장치(300)로 설정된 전압 범위를 벗어나는 전압이 인가되는 경우, 상기 제1 스위칭 소자(310) 및 제2 스위칭 소자(318)는 그 저항값이 매우 낮아져, 상기 제1 스위칭 소자(310) 및 제2 스위칭 소자(318)는 온(on) 상태가 된다. 따라서, 상기 보호 패턴(308) 및 제2 연결 패턴(316)은 상기 접지 단자(306)와 전기적으로 연결되며, 상기 보호 패턴(308) 및 제2 연결 패턴(316)이 단락 회로 상태가 된다. 즉, 상기 보호 패턴(308) 및 제2 연결 패턴(316)은 상기 제1 스위칭 소자(310) 및 제2 스위칭 소자(318)에 의해 상기 접지 단자(306)와 전기적으로 연결된다.
이때, 상기 설정된 전압 범위를 벗어나는 경우는 정전기 방전과 같이 외부로부터 고 전압이 유입되는 경우일 수 있다. 이 경우, 상기 보호 패턴(308)은 상기 접지 단자(306)와 제1 스위칭 소자(310)에 의해 전기적으로 연결되어, 상기 고 전압의 전류를 접지 단자(306)를 통해 접지로 흘려 보낸다. 따라서, 상기 반도체 소자(302)를 정전기 방전으로부터 보호할 수 있다.
더불어, 상기 제2 연결 패턴(316)은 상기 제2 스위칭 소자(318)에 의해 보호 패턴(308)과 전기적으로 연결되고, 상기 보호 패턴(308)은 접지 단자(306)와 연결되어, 상기 반도체 소자(302)를 정전기 방전으로부터 보다 효과적으로 보호할 수 있다.
[제4 실시 예]
도 11은 본 발명의 제4 실시 예에 따른 상기 반도체 장치를 채용하는 데이터 저장 장치를 나타내는 평면도이다.
도 11을 참조하면, 데이터 저장 장치(400)는 기판(402), 인터페이스(interface, 404), 제어부(controller, 406), 버퍼 메모리(buffer memory, 408), 메모리 칩(410), 접지 단자(412), 외부 접속 단자(414), 보호 패턴(416) 및 스위칭 소자(418)를 포함한다.
본 실시 예에서는, 상기 데이터 저장 장치(400)로 솔리드 스테이트 드라이브(SSD)를 채택하고 있다. 상기 솔리드 스테이트 드라이브(SSD)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브는 노트북 PC, 데스크톱 PC, MP3 플레이어 또는 휴대용 저장 장치에 사용될 수 있다.
상기 기판(402)은 인쇄 회로 기판 또는 연성 회로 기판일 수 있다. 또한, 상기 기판(402)은 단층 또는 복층 구조를 가질 수 있다.
상기 기판(402)은 제1 영역, 제2 영역 및 제3 영역으로 나누어질 수 있다. 상기 제1 영역은 상기 인터페이스(404), 제어부(406), 버퍼 메모리(408) 및 메모리 칩(410)이 실장될 부위이며, 상기 제2 영역은 접지 단자(412) 및 외부 접속 단자(414)가 구비될 부위이고, 상기 제3 영역은 상기 제1 영역을 보호하기 위한 보호 패턴(416)이 구비될 부위일 수 있다. 예컨대, 상기 제1 영역은 상기 기판(402)의 중앙 영역이며, 상기 제2 영역은 상기 중앙 영역의 일 측이고, 상기 제3 영역은 상기 제2 영역을 제외한 상기 제1 영역의 외곽 영역일 수 있다.
상기 인터페이스(404)는 상기 외부 접속 단자(414)를 통해 호스트(Host)와 상기 제어부(406) 사이를 전기적으로 연결할 수 있다. 상기 인터페이스(404)는 호스트 및 제어부(406) 사이에서 데이터와 같은 전기 신호들을 변환시켜 쌍방향으로 송수신하는 기능을 수행할 수 있다. 상기 인터페이스(404)의 예로서는 ATA, SATA, IDE, SCSI 또는 FC, 이들의 조합과 같은 규격을 사용하는 장치일 수 있다.
상기 제어부(406)는 상기 인터페이스(404)로부터 전송된 데이터를 메모리 칩(410) 또는 버퍼 메모리(408)로 전송, 제어 및 저장하는 기능을 수행할 수 있다. 상기 제어부(406)는 메모리 제어부(memory controller) 및 버퍼 제어부(buffer controller)를 포함할 수 있다.
상세하게 도시되어 있지 않지만 상기 제어부(406)는 오류 제어부와 전기적으로 연결될 수 있다. 상기 오류 제어부는 인터페이스(404)에서 신호가 변환되는 동안 발생하는 오류를 검출하고 정정하는 기능을 수행할 수 있다. 상기 오류 제어부는 오류 검출 코드(Error Detection Code; EDC) 및 오류 정정 코드(Error Correction Code; ECC)를 포함할 수 있다.
상기 버퍼 메모리(408)는 상기 제어부(406) 및 메모리 칩(410) 사이에서 데이터를 송수신 될 때 상기 제어부(406) 및 메모리 칩(410) 사이에서 전송 속도 또는 시간 차이가 존재하는 경우 이러한 전송 속도 및 시간 차이를 해결하기 위하여 일시적으로 데이터를 저장하는 기능을 수행한다. 상기 버퍼 메모리(408)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리로는 디램(DRAM) 또는 에스램(SRAM)을 들 수 있다. 상기 휘발성 메모리는 비휘발성 메모리에 비하여 상대적으로 빠른 동작 속도를 보인다.
본 실시 예에서 상기 메모리 칩(410)이 낸드 플래시 메모리일 경우, 상기 인터페이스(404) 데이터 처리 속도는 상기 낸드 플래시 메모리의 동작 속도에 비해 빠르다. 따라서, 상기 인터페이스(404)를 통해 수신된 데이트를 제어기를 경유하여 상기 버퍼 메모리(408)에 임시 저장될 수 있다. 이로써, 상기 버퍼 메모리(408)는 상기 데이터 저장 장치(400)의 동작 속도를 증가시키며 오류 발생률을 감소시키는 역할을 할 수 있다.
상기 메모리 칩(410)은 상기 인터페이스(404)를 통하여 수신된 데이터를 영구 저장하는 기능을 수행한다. 즉, 상기 인터페이스(404)를 통해 수신된 데이터는 상기 버퍼 메모리(408)에 임시 저장된 후, 상기 메모리 칩(410)의 데이터 기록 속도에 맞추어 상기 메모리 칩(410)에 영구 저장될 수 있다. 상기 메모리 칩(410)은 비휘발성 메모리를 포함할 수 있다. 상기 비휘발성 메모리의 예로서는 낸드 플래시 메모리 또는 노어 플래시 메모리를 들 수 있다. 낸드 플래시 메모리의 경우, 단순 레벨 셀 구조 또는 멀티 레벨 셀 구조를 가질 수 있다.
상기 접지 단자(412)는 일 단은 외부의 접지와 연결될 수 있으며, 타단은 상기 보호 패턴(416)과 연결될 수 있다. 본 실시 예에 따르면, 상기 접지 단자(412)는 두 개일 수 있으며, 상기 보호 패턴(416)의 양단은 각각의 접지 단자(412)와 각각 연결될 수 있다.
상기 외부 접속 단자(414)는 상기 두 개의 접지 단자(412) 사이에 형성된다. 상기 외부 접속 단자(414)는 상기 인터페이스(404)와 연결 패턴(도시되지 않음)에 의해 전기적으로 연결된다.
상기 보호 패턴(416)은 상기 기판(402)의 제2 영역에 형성되며, 상기 반도체 소자와 소정 거리 이격되어 구비된다. 상기 보호 패턴(416)은 상기 접지 단자(412)에 연결된다. 본 실시 예에서는 상기 접지 단자(412)가 두 개일 때, 상기 보호 패 턴(416)의 양단은 각각의 접지 단자(412) 연결되어 상기 제1 영역을 감싸는 루프 형태를 가질 수 있다.
상기 스위칭 소자(418)는 상기 접지 단자(412) 및 상기 보호 패턴(416) 사이를 직렬 연결한다. 일 예에 따르면, 도시된 바와 같이 상기 스위칭 소자(418)는 상기 보호 패턴(416) 중에 삽입될 수 있다. 다른 예에 따르면, 상기 스위칭 소자(418)는 상기 접지 단자(412)와 직접적으로 연결될 수 있다.
또한, 상기 스위칭 소자(418)는 상기 접지 단자(412)에 인접하게 형성될 수 있다. 이는 스위칭 소자(418) 및 접지 단자(412) 사이의 거리를 최소화하기 위함이다. 이로써, 정전기 방전과 같은 고 전압 상태에서 스파크가 발생할 때, 상기 고압의 전류가 제1 보호 패턴(416)을 통해 빠르게 접지 단자(412)로 빠져나갈 수 있다.
상기 스위칭 소자(418)는 제너 다이오드, 인덕터 및 바리스터로 이루어진 일 군에서 선택된 하나를 포함할 수 있다. 상기 제너 다이오드, 인덕터 및 바리스터에 관한 설명은 실시 예 1, 도 1 내지 도 6에서 설명한 것과 동일한 생략하기로 한다.
일 예에서, 본 실시 예의 데이터 저장 장치(400)에 포함된 기판(402), 접지 단자(412), 보호 패턴(416) 및 스위칭 소자(418)는 실시 예 1, 도 1 내지 도 6에서 설명한 것과 유사하여 그 설명을 생략하기로 한다.
다른 예에서, 본 실시 예의 데이터 저장 장치(400)는 제2 보호 패턴, 비아 패턴을 더 포함하며, 상기 데이터 저장 장치(400)에 포함된 기판(402), 접지 단자(412), 보호 패턴(416) 및 스위칭 소자(418)와 더불어 상기 제2 보호 패턴 및 비아 패턴은 실시 예 2, 도 7 내지 9에서 설명한 것과 유사하여 그 설명을 생략하기 로 한다.
또 다른 예에서, 본 실시 예의 데이터 저장 장치(400)는 제2 연결 패턴, 제2 스위칭 소자를 더 포함하며, 상기 데이터 저장 장치(400)에 포함된 기판(402), 접지 단자(412), 외부 접속 단자(414), 보호 패턴(416) 및 스위칭 소자(418)와 더불어 상기 제2 연결 패턴, 제2 스위칭 소자는 실시 예 3 및 도 10에서 설명한 것과 유사하여 그 설명을 생략하기로 한다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 디램 및 에스램과 같은 휘발성 메모리를 포함하는 반도체 장치 및 그것을 채택하는 데이터 저장 장치에도 적용될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 장치를 보여주는 평면도이다.
도 2는 도 1에 도시된 스위칭 소자로 제너 다이오드를 채용하는 반도체 장치를 나타내는 평면도이다.
도 3은 도 1에 도시된 스위칭 소자로 인덕터를 채용하는 반도체 장치를 나타내는 평면도이다.
도 4는 도 1에 도시된 스위칭 소자로 바리스터를 채용하는 반도체 장치를 나타내는 평면도이다.
도 5는 도 4에 도시된 바리스터의 전류-전압 특성을 나타내는 그래프이다.
도 6은 도 1에 도시된 스위칭 소자로 저항 및 바리스터를 채용하는 반도체 장치를 나타내는 평면도이다.
도 7은 본 발명의 제2 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 8은 도 7에 도시된 반도체 장치를 I-I`방향으로 절단한 단면도이다.
도 9는 도 7에 도시된 반도체 장치를 Ⅱ-Ⅱ`방향으로 절단한 평면도이다.
도 10은 본 발명의 제3 실시 예에 따른 반도체 장치를 나타내는 평면도이다.
도 11은 본 발명의 제4 실시 예에 따른 상기 반도체 장치를 채용하는 데이터 저장 장치를 나타내는 평면도이다.
**도면의 주요부분에 대한 부호의 설명**
100 : 반도체 장치 102 : 반도체 소자
104 : 기판 106 : 접지 단자
108 : 보호 회로 110 : 스위칭 소자

Claims (10)

  1. 제1 반도체 소자가 형성된 제1 기판;
    상기 제1 기판에 형성된 접지 단자;
    상기 제1 기판에 형성된 제1 보호 패턴; 및
    상기 접지 단자 및 상기 제1 보호 패턴 사이에 직렬 연결된 스위칭 소자(switching element)를 포함하되,
    상기 스위칭 소자는 상기 제1 보호 패턴으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 제1 보호 패턴을 상기 접지 단자와 전기적으로 연결(on)하는 반도체 장치.
  2. 제1항에 있어서, 상기 접지 단자는 상기 제1 기판의 일 측에 두 개가 형성되며, 상기 스위치 소자는 두 개가 상기 접지 단자와 인접하게 형성되는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 보호 패턴의 양단은 상기 접지 단자와 상기 스위칭 소자를 통해 각각 연결되며, 상기 제1 기판의 가장자리를 따라 형성되는 반도체 장치.
  4. 제1항에 있어서, 상기 스위칭 소자는 바리스터(varistor), 제너 다이오 드(zener diode) 및 인덕터(inductor)로 이루어진 일 군에서 선택된 하나를 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 기판으로 인가되는 전압이 상기 설정된 전압 범위 이내일 경우, 상기 스위칭 소자는 상기 제1 보호 패턴 및 상기 접지 단자 사이를 전기적으로 단절(off)시키는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 기판 하부에 위치하며, 제2 반도체 소자가 형성된 제2 기판;
    상기 제2 기판에 형성되는 제2 보호 패턴; 및
    상기 제2 보호 패턴 및 상기 제1 보호 패턴을 전기적으로 연결하는 비아 패턴(via pattern)을 더 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 기판에 형성된 외부 접속 단자;
    상기 외부 접속 단자 및 상기 제1 반도체 소자를 전기적으로 연결하는 연결 패턴; 및
    상기 연결 패턴 및 상기 접지 단자를 연결하는 바리스터를 더 포함하되,
    상기 바리스터는 상기 연결 패턴으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우 상기 연결 패턴을 상기 접지 단자와 전기적으로 연결하는 반도체 장치.
  8. 메모리 칩(memory chip)이 형성된 기판;
    상기 기판에 형성된 접지 단자;
    상기 기판에 형성된 보호 패턴; 및
    상기 보호 패턴 및 상기 접지 단자 사이에 직렬 연결된 스위칭 소자를 포함하되,
    상기 스위치 소자는 상기 기판으로 인가되는 전압이 설정된 전압 범위를 벗어나는 경우, 상기 보호 패턴을 상기 접지 단자와 전기적으로 연결하는 데이터 저장 장치.
  9. 제8항에 있어서, 상기 스위칭 소자는 바리스터, 제너 다이오드 및 인덕터로 이루어진 일 군에서 선택된 하나를 포함하는 데이터 저장 장치.
  10. 제8항에 있어서, 상기 기판에 형성된 외부 접속 단자;
    상기 외부 접속 단자와 전기적으로 연결되며, 데이터(data)를 송수신하는 인터페이스(interface);
    상기 메모리 칩 및 상기 인터페이스를 전기적으로 연결하는 제어부(controller); 및
    상기 제어부와 전기적으로 연결되며 상기 데이터를 일시적으로 저장하는 버퍼 메모리(buffer memory)를 더 포함하는 데이터 저장 장치.
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