JP6063146B2 - 外部記憶装置 - Google Patents

Description

本発明は、本体装置との間でのデータ転送を行うためのインターフェースを有する外部記憶装置に係り、特に、複数個のインターフェース及び各々のインターフェースに対応する複数のコネクタを備える外部記憶装置に関する。

フラッシュメモリが好適に用いられる不揮発性半導体メモリを記憶媒体とするＳＳＤ（Solid State Drive）は、フラッシュメモリの書き込み／読み出し速度が格段に速く、また、ＨＤＤ（Hard Disc Drive）のような可動部を有しない、耐衝撃性に優れる等の利点があり、パーソナルコンピュータ（ＰＣ）が備える外部記憶装置として採用が進んでいる。

フラッシュメモリチップ単体としてのデータ転送速度等を定めるＯＮＦＩ（Open NAND Flash Interface）ワーキンググループが定める最新の規格ＯＮＦＩ３．０によれば、フラッシュメモリチップ単体でのデータ転送速度は将来４００ＭＢ／ｓに至るとされており、８つのフラッシュメモリチップに対して並行にかつほぼ同時に（パラレルに）データ転送を行う構成を採用すれば、全体で４００×８＝３．２ＧＢ／ｓ（＝２５．６Ｇｂｐｓ）のデータ転送速度を得ることができる。なお、現在実現されているＯＮＦＩ２．１／２．２であっても２００ＭＢ／ｓのデータ転送速度が得られている。

一方、ＳＳＤはＨＤＤの置換用途として製品が設計、製造されており、ＰＣとの外部インターフェースもＨＤＤで用いられているもの、例えばＳＡＴＡ（Serial Advanced Technology Attachment）が多用されている。しかしながら、現在多用されているＳＡＴＡ３においてはデータ転送速度が最大６Ｇｂｐｓであり、フラッシュメモリチップのデータ転送速度の高速化が図られても、この外部インターフェースのデータ転送速度が律速状態になっていることが多い。このため、フラッシュメモリチップのデータ転送速度の高速化が進んでも、外部インターフェースのデータ転送速度以上の高速化を望みにくい状況にあった。

なお、単一の記憶装置とホスト装置とを複数のインターフェースで接続し、このホスト装置が複数のインターフェースを用いて同時に記憶装置にアクセスする技術が既に提案されている（特許文献１参照）が、この特許文献１に開示された技術では、複数のインターフェースは異なる種類のインターフェースであり、データアクセスの高速化を目的とするものではない。

特開２００３―３０３４７１号公報

本発明は上述した課題に鑑みてなされたものであり、記憶媒体のデータ転送速度を反映した外部装置とのデータ転送速度を得ることの可能な外部記憶装置を実現することを目的とする。

本発明は、本体装置との間でのデータ転送を行うためのインターフェースを有する外部記憶装置に適用される。そして、この外部記憶装置は複数個のインターフェース及び各々のインターフェースに対応する複数のコネクタを備えるとともに、直方体の筐体を備え、複数個のコネクタは、筐体の同一側面に設けられていることを特徴とする。

本発明の外部記憶装置は複数個のインターフェース及び各々のインターフェースに対応する複数のコネクタを備えているので、これらインターフェース及びコネクタを用いて、本体装置との間でデータ転送を行うことができる。

ここで、複数個のインターフェースは同一種類のインターフェースであってもよい。さらに、本発明の外部記憶装置は２つのインターフェース及び２つのコネクタを備え、２つのコネクタを筐体の同一側面の横方向に隣接して設けてもよい。この場合、２つのコネクタのうち一方のコネクタをＳＡＴＡ規格に準拠した信号線及び電源線用の１組のコネクタとして、他方のコネクタをＳＡＴＡ規格に準拠した信号線用のコネクタとしてもよい。加えて、一方のコネクタの信号線用コネクタと他方のコネクタの信号線用コネクタとを隣接して設けてもよい。

そして、本発明の外部記憶装置はＳＦＦ Ｃｏｍｍｉｔｔｅｅに準拠した２．５インチフォームファクタを有してもよい。

本発明の外部記憶装置は複数個のインターフェース及び各々のインターフェースに対応する複数のコネクタを備えているので、これらインターフェース及びコネクタを用いて、本体装置との間でデータ転送を行うことができる。従って、通常のインターフェースを１つのみ持つ外部記憶装置に比較して、インターフェース単体によるデータ転送速度を超えるデータ転送速度を実現することができる。これにより、フラッシュメモリのデータ転送速度により近い外部記憶装置全体でのデータ転送速度を実現することができ、記憶媒体のデータ転送速度を反映した外部装置とのデータ転送速度を得ることの可能な外部記憶装置を実現することができる。

本発明の一実施形態である外部記憶装置の外観構成を示す斜視図である。 一実施形態の外部記憶装置の内部構成を示す斜視図である。 一実施形態の外部記憶装置の内部基板を示す平面図である。 一実施形態の外部記憶装置の内部基板を示す裏面図である。 一実施形態の外部記憶装置のコネクタを示す平面図である。 一実施形態の外部記憶装置のコネクタを示す正面図である。 一実施形態の外部記憶装置のコネクタのピン配置を示す図である。 一実施形態の外部記憶装置の概略構成を示すブロック図である。 一実施形態の外部記憶装置におけるデータ転送手順を示す図である。 ＳＦＦ Ｃｏｍｍｉｔｔｅｅに準拠した２．５インチフォームファクタの外部記憶装置のコネクタ部を示す図である。

以下、図面を参照して、本発明の一実施形態である外部記憶装置について説明する。
図１は、本発明の一実施形態である外部記憶装置の外観構成を示す斜視図である。本実施形態の外部記憶装置は、２．５インチのＳＳＤ装置である。本実施形態の外部記憶装置の特徴は、ＳＦＦ（Small Form Factor）Ｃｏｍｍｉｔｔｅｅが定めるＳＦＦ−８２０１規格に準拠した、言い換えれば２．５インチのディスクドライブ（ディスクドライブではあるがＳＳＤにも適用される）のフォームファクターにおいて、ＳＡＴＡ規格に準拠したコネクタの隣に、更にＳＡＴＡ規格の信号線コネクタを増設したことにある。これにより、本実施形態の外部記憶装置は２つのＳＡＴＡインターフェースを備えることになる。

図１０は、ＳＦＦ−８２０１規格に定められた２．５インチのディスクドライブのフォームファクターの一例を示す図である。図１０において、１は平面視長方形状を有する直方体状の筐体であり、この筐体１の一方の短辺側側面には、ＳＡＴＡ規格に準拠したコネクタ２、詳細には信号線コネクタ２ａ及び電源線コネクタ２ｂが設けられている。そして、信号線コネクタ２ａは筐体１の長辺側側面との間に一定の間隔をもって設けられており、この信号線コネクタ２ａと筐体１の長辺側側面との間には、コネクタが設けられていない領域Ａが形成されている。本実施形態の外部記憶装置は、この領域ＡにＳＡＴＡ規格の信号線コネクタを増設したものである。

図１に戻って、１０は本実施形態の外部記憶装置の筐体であり、ＳＦＦ−８２０１規格に定められた２．５インチのディスクドライブのフォームファクターを有する、平面視長方形状を有する直方体状に形成されている。この筐体１０の短辺側側面には、同様にＳＦＦ−８２０１規格に準拠した２．５インチのディスクドライブのフォームファクターに定められた位置に、ＳＡＴＡ規格に準拠したコネクタ１１、より詳細には信号線コネクタ１１ａ及び電源線コネクタ１１ｂが設けられている。そして、図１０の領域Ａに示す位置には、ＳＡＴＡ規格に準拠した信号線コネクタ１２が設けられている。以下、信号線コネクタ１１ａと区別する意味で、信号線コネクタ１２を適宜増設信号線コネクタ１２と称する。従って、信号線コネクタ１１ａと増設信号線コネクタ１２とは筐体１０の同一側面の横方向に隣接して設けられている。

図２〜図４は、本実施形態の外部記憶装置の内部に設けられた基板を示す図であって、図２は内部基板の斜視図、図３は内部基板の平面図、図４は内部基板の裏面図である。これら図において、１１ａ、１１ｂ、１２はそれぞれ上述のＳＡＴＡ規格に準拠した信号線コネクタ、電源線コネクタ及び増設信号線コネクタである。また、１３は内部基板、１４はＳＳＤコントローラチップ、１５はＤＲＡＭキャッシュチップ、１６は電源ＩＣ、１７はＮＡＮＤフラッシュチップ、１８は電気二重層コンデンサである。本実施形態では、ＮＡＮＤフラッシュチップ１７が８チップ設けられている。

本実施形態では、図３に詳細に示すように、信号線コネクタ１１ａ及び増設信号線コネクタ１２はＳＳＤコントローラ１４に結線されている。また、電気二重層コンデンサ１８は電源の瞬断が生じた際の一時的なバックアップ電源として作用する。本実施形態の電気二重層コンデンサ１８は、アルミラミネートフィルムにより密封されてなる平面視長方形状を有する。電気二重層コンデンサ１８が設けられている位置の内部基板１３は、この電気二重層コンデンサ１８の電極位置である両端部分を除き切り欠かれており、すなわち電気二重層コンデンサ１８が設けられている位置の内部基板１３には切欠１３ａが形成されている。アルミラミネートフィルムにより密封された本実施形態の電気二重層コンデンサ１８は、動作時において温度上昇が生じると厚さ方向に膨張する傾向があるので、この電気二重層コンデンサ１８全体を内部基板１３上に載せた場合、膨張時に筐体１０と内部基板１３との間に挟まれてしまう可能性がある。そこで、膨張時の余裕を持たせるために、内部基板１３に切欠１３ａを設けている。

図５及び図６は、信号線コネクタ１１ａ、電源線コネクタ１１ｂ及び増設信号線コネクタ１２の詳細を示す図であり、図５は平面図、図６は正面図である。これら図に示すように、信号線コネクタ１１ａ、電源線コネクタ１１ｂ及び増設信号線コネクタ１２は、ＳＡＴＡ規格に準拠した寸法、形状及びピン配置を備えている。具体的には、信号線コネクタ１１ａは信号線Ｓ１〜Ｓ７を備え、電源線コネクタ１１ｂは電源線Ｐ１〜Ｐ１５を備え、増設信号線コネクタ１２は信号線Ｓ１〜Ｓ７を備えている。これら信号線コネクタ１１ａ、電源線コネクタ１１ｂ及び増設信号線コネクタ１２のピン配置を図７に示す。

本実施形態では、信号線コネクタ１１ａ及び増設信号線コネクタ１２は略同一形状を有するが、信号線コネクタ１１ａ及び増設信号線コネクタ１２は、これらの間の中間点を基準点として点対称に形成されている。これは、本実施形態の外部記憶装置をＰＣ等のホスト装置に取り付ける際に、信号線コネクタ１１ａと増設信号線コネクタ１２との接続を取り違えないためである。

図８は、本実施形態の外部記憶装置のハードウェアの概略構成を示すブロック図である。図８において、２０は本実施形態の外部記憶装置、２１はＳＳＤコントローラ、２２はＤＲＡＭキャッシュ、２３はＤＣ−ＤＣコンバータ、２４はフラッシュメモリである。

ＳＳＤコントローラ２１は、外部記憶装置２０全体の制御を行うＣＰＵ２５と、フラッシュメモリ２４に対するデータ書き込み／読み出しの制御を行うフラッシュコントローラ２６と、ＳＡＴＡインターフェースにおけるデータの送受信制御を行うＳＡＴＡコントローラ２７と、ＳＡＴＡコントローラ２７によるデータ送受信を実際の信号線コネクタ１１ａ、１２における電気信号に変換するＳＡＴＡ ＰＨＹ２８とを備えており、これらは共通のバスにより接続されている。

既に説明の通り、本実施形態ではＳＡＴＡ規格に準拠した信号線コネクタ１１ａ、１２を２つ備えており、これに対応してＳＡＴＡコントローラ２７及びＳＡＴＡ ＰＨＹ２８も２組備えられている。便宜的に、信号線コネクタ１１ａ及びこれに対応するＳＡＴＡコントローラ２７及びＳＡＴＡ ＰＨＹ２８を用いたデータの送受信をポートＡを用いたデータ送受信、増設信号線コネクタ１２及びこれに対応するＳＡＴＡコントローラ２７及びＳＡＴＡ ＰＨＹ２８を用いたデータの送受信をポートＢを用いたデータ送受信と称する。

ＤＲＡＭキャッシュ２２は、ＳＳＤコントローラ２１によるデータ送受信の際にデータを一時的にキャッシュするために用いられる。ＤＣ−ＤＣコンバータ２３は、電源線コネクタ１１ｂから供給された電源電圧を、外部記憶装置２０を構成する各ハードウェアに適した電源電圧に変換して供給する。フラッシュメモリ２４は、本実施形態では４枚のフラッシュメモリダイを４枚スタックして構成されている。

また、図８において、３０は本実施形態の外部記憶装置２０が接続されるホスト装置（本体装置）であり、このホスト装置３０は、ホスト装置３０全体の制御を行うＣＰＵ３１と、外部記憶装置２０に対するデータ書き込み／読み出しを行うためのＳＡＴＡコントローラ３２及びＳＡＴＡ ＰＨＹ３３、及び外部記憶措置２０に電源電圧を供給するための電源３４を備えている。本実施形態の外部記憶装置２０は、既に説明の通り、２つのＳＡＴＡインターフェースを備えるので、ホスト装置３０もこれに対応して２組のＳＡＴＡコントローラ３２及びＳＡＴＡ ＰＨＹ３３を備えている。また、図８には図示を省略したが、ホスト装置３０も本実施形態の外部記憶装置２０と同様に、ＳＡＴＡ規格に準拠した信号線、電源線コネクタ及び増設信号線コネクタを備えている。

次に、図９を参照して、本実施形態の外部記憶装置２０におけるデータ転送手順を説明する。ホスト装置３０から外部記憶装置２０に対してデータの読み出しが指令されると、ＣＰＵ２５は該当するデータをフラッシュメモリ２４から読み出し、ＤＲＡＭキャッシュ２２に一時的にキャッシュする（ア）。次いで、ＣＰＵ２５は、ＤＲＡＭキャッシュ２２内のデータにヘッダ及び番号データを付加してポートＡまたはポートＢに送出し、送出時に空いているポートＡまたはポートＢから順次このデータを転送する（イ）。データに付加すべき番号データは、例えば１回のデータ読み出し時にのみ有効なものであり、データ転送サイクル順に０から昇順で付与される自然数データである。また、「空いているポート」とは、ＣＲＣ（Cyclic Redundancy Check）検出の結果データ再送が生じている等の理由のためにその時点でデータ転送ができないポートを避ける、という意味である。このようにして、ポートＡ及びポートＢを用いて順次転送されたデータは、番号データをキーとしてホスト装置３０に蓄積される（ウ）。また、外部記憶装置２０へのデータの書き込みの場合は、図９に示す手順の逆の手順を用いてデータ書き込みが行われる。

従って、本実施形態によれば、外部記憶装置２０に２つのＳＡＴＡインターフェースを設け、この２つのＳＡＴＡインターフェースを用いてデータの書き込み／読み出しを行っているので、通常のＳＡＴＡインターフェースを１つのみ持つＳＳＤ装置に比較して、ＳＡＴＡインターフェース単体によるデータ転送速度を超えるデータ転送速度を実現することができる。これにより、フラッシュメモリのデータ転送速度により近い外部記憶装置全体でのデータ転送速度を実現することができる。

また、本実施形態の外部記憶装置２０では、ＳＦＦ−８２０１規格に定められた２．５インチのディスクドライブのフォームファクターにおいて、ＳＡＴＡ規格に準拠するコネクタ１１と筐体１０の長辺側側面との間に存在する、コネクタ等が設けられていない領域Ａに増設信号線コネクタ１２を設けている。従って、通常のＳＳＤ装置用の取付構造を殆ど変更することなく、外部記憶装置２０をＰＣ等のホスト装置に取り付けることが可能であり、大幅な変更作業を行うことなく通常のＳＳＤ装置を本実施形態の外部記憶装置２０に容易に置換することが可能である。

なお、本発明の外部記憶装置は、その細部が上述の実施形態に限定されず、種々の変形例が可能である。一例として、上述の実施形態では、ＳＳＤである外部記憶装置２０のキャッシュとしてＤＲＡＭキャッシュ２２を用いていたが、これに限定されず、ＮＯＲキャッシュメモリ等の周知のキャッシュメモリを用いることが可能である。加えて、このＤＲＡＭキャッシュ２２を、ＭＲＡＭ、ＦＲＡＭ（登録商標）、ＰＲＡＭ、ＦｅＲＡＭ等の不揮発性メモリに置換することで、キャッシュ内容を維持するための内部電源（電気二重層コンデンサ１８）を不要とすることが可能になる。

１０ 筐体
１１ コネクタ
１１ａ 信号線コネクタ
１１ｂ 電源線コネクタ
１２ 増設信号線コネクタ
１３ 内部基板
１４ ＳＳＤコントローラチップ
１５ ＤＲＡＭキャッシュチップ
１６ 電源ＩＣ
１７ ＮＡＮＤフラッシュチップ
１８ 電気二重層コンデンサ
２０ 外部記憶装置
２１ ＳＳＤコントローラ
２２ ＤＲＡＭキャッシュ
２３ ＤＣ−ＤＣコンバータ
２４ フラッシュメモリ
２５ ＣＰＵ
２６ フラッシュコントローラ
２７ ＳＡＴＡコントローラ
２８ ＳＡＴＡ ＰＨＹ
Ａ 領域

Claims (5)

1. 本体装置との間でのデータ転送を行うためのインターフェースを有する外部記憶装置において、
   前記外部記憶装置は複数のＳＡＴＡインターフェースに準拠した信号用インターフェースを備え、これら複数の信号用インターフェースは単一のディスクコントローラであって、前記本体装置からデータの読み出しが指令されると、読み出したデータを前記複数の信号用インターフェースに送出し、送出時に空いている信号用インターフェースから順次当該データを転送するディスクコントローラに接続され、
   前記外部記憶装置は直方体の筐体を備え、
   前記複数の信号用インターフェースは、前記筐体の同一側面に設けられていることを特徴とする外部記憶装置。
2. 前記外部記憶装置は２つの前記信号用インターフェースを備え、２つの前記信号用インターフェースは前記筐体の同一側面の横方向に隣接して配置される
   ことを特徴とする請求項１記載の外部記憶装置。
3. 前記外部記憶装置は１つの電源用インターフェースをさらに備え、
   この電源用インターフェースは２つの前記信号用インターフェースに続いて配置される
   ことを特徴とする請求項２記載の外部記憶装置。
4. 前記外部記憶装置はＳＦＦ Ｃｏｍｍｉｔｔｅｅに準拠した２．５インチフォームファクタを有する
   ことを特徴とする請求項１〜請求項３のいずれかに記載の外部記憶装置。
5. 前記外部記憶装置はＳＦＦ Ｃｏｍｍｉｔｔｅｅに準拠した２．５インチフォームファクタを有し、
   ２つの前記信号用インターフェースのうち１つの前記信号用インターフェースは、ＳＡＴＡ規格に準拠した前記電源用インターフェース及び前記信号用インターフェースが設けられていない位置に配置される
   ことを特徴とする請求項３記載の外部記憶装置。

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