JP2010020648A5 - - Google Patents

Download PDF

Info

Publication number
JP2010020648A5
JP2010020648A5 JP2008182099A JP2008182099A JP2010020648A5 JP 2010020648 A5 JP2010020648 A5 JP 2010020648A5 JP 2008182099 A JP2008182099 A JP 2008182099A JP 2008182099 A JP2008182099 A JP 2008182099A JP 2010020648 A5 JP2010020648 A5 JP 2010020648A5
Authority
JP
Japan
Prior art keywords
storage
semiconductor nonvolatile
data
horizontal
host
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008182099A
Other languages
English (en)
Other versions
JP2010020648A (ja
Filing date
Publication date
Application filed filed Critical
Priority to JP2008182099A priority Critical patent/JP2010020648A/ja
Priority claimed from JP2008182099A external-priority patent/JP2010020648A/ja
Publication of JP2010020648A publication Critical patent/JP2010020648A/ja
Publication of JP2010020648A5 publication Critical patent/JP2010020648A5/ja
Pending legal-status Critical Current

Links

Claims (8)

  1. 互いに独立したストレージ手段を構成する複数の半導体不揮発性メモリを含む記憶部と、ホストの制御下で上記複数の半導体不揮発性メモリのそれぞれに対してアクセスを行うコントローラがパッケージ内若しくは実装基板上に搭載された記憶装置であって
    上記記憶部は、
    上記ホストとの間で入出力される記憶データを分担して受け持つ2以上の第1半導体不揮発性メモリと、
    上記記憶データに対応した水平パリティビットを受け持つように構成された、上記2以上の半導体不揮発性メモリとは別の第2半導体不揮発性メモリと、を含み、
    記記憶データに対応した垂直パリティビットは上記複数の半導体不揮発性メモリのいずれかに格納されるように構成されてなり
    上記コントローラは、
    上記記憶データを上記第1半導体不揮発性メモリのいずれか2つ以上に分散して格納する制御を行うとともに、
    上記水平パリティビットを生成し上記第2半導体不揮発性メモリに格納する第1パリティ生成器と、
    上記垂直パリティビットを生成し上記複数の半導体不揮発性メモリのいずれかに格納する第2パリティ生成器と、
    上記水平パリティビットを用いる水平方向誤りビット特定部と、
    上記垂直パリティビットを用いる垂直方向誤りビット特定部と、
    上記水平方向及び垂直方向誤りビット特定部からの信号により上記記憶データの誤りビット訂正を行うビット訂正部とを有する、
    記憶装置。
  2. 請求項1において、
    上記記憶データを分担して受け持つ上記2以上の第1半導体不揮発性メモリと上記水平パリティビットを受け持つ上記第2半導体不揮発性メモリは、上記分担する記憶データと上記水平パリティビットとをRAID5又はRAID6に従って分散記録する、
    記憶装置。
  3. 請求項2において、
    上記半導体不揮発性メモリのそれぞれは、データ領域とそれに対応した管理領域を有し、
    上記管理領域は、それに対応したデータ領域に対するメモリアクセスの無効が記録され、上記メモリアクセスの無効が記録されないデータ領域及び管理領域において、かかるデータ領域に上記記憶データ若しくは水平パリティビットがそれぞれ分担して記憶され、管理領域に上記垂直パリティビットが記憶される、
    記憶装置。
  4. 請求項1において、
    上記記憶部は、さらに上記記憶データに対応した垂直パリティビットが格納されるように構成された上記第1及び第2の半導体不揮発性メモリとは別の第3半導体不揮発性メモリを含む構成の
    記憶装置。
  5. 請求項1乃至のいずれかにおいて、
    上記半導体不揮発性メモリのそれぞれは、NAND型フラッシュメモリチップ構成される、
    記憶装置。
  6. 請求項1乃5のいずれかにおいて、
    上記記憶部及びコントローラ部は、ハードディスクドライブ装置に対応された外型サイズ及びコネクタピンを備えたパッケージに搭載され、ハードディスクドライブ装置との互換性記憶装置として上記ホストに接続可能に構成された
    記憶装置。
  7. 互いに独立したストレージ手段を構成する複数の半導体不揮発性記憶媒体によって構成される記憶部と、ホストの制御下で上記記憶部に対するアクセスを行うコントローラ部とがパッケージ内若しくは実装基板上に搭載された記憶装置であって、
    上記記憶部は、上記ホストとの間で入出力される記憶データが格納される2以上の第1半導体不揮発性記憶媒体と、上記第1半導体不揮発性記憶媒体とは別の第2半導体不揮発性記憶媒体と、を含み、
    上記コントローラ部は、
    上記ホストから転送される記憶データを上記第1半導体不揮発性記憶媒体のいずれか2つ以上のそれぞれのデータ領域に分散して格納する制御を行うとともに、
    上記ホストから転送される記憶データに対応する水平パリティビットを生成し上記第2半導体不揮発性記憶媒体のデータ領域に格納する第1パリティ生成手段と、
    上記ホストから転送される記憶データに対応する垂直パリティビットを生成し上記複数の半導体不揮発性記憶媒体のいずれかに格納する第2パリティ生成手段と、
    上記水平パリティビットを用いる水平方向誤りビット特定手段と、
    上記垂直パリティビットを用いる垂直方向誤りビット特定手段と、
    上記水平方向及び垂直方向誤りビット特定手段それぞれからの信号により上記記憶データの誤りビット訂正を行うビット訂正手段とを備えてなる
    記憶装置。
  8. 請求項1乃至7のいずれかにおいて、
    上記コントローラ部は、さらにATA又はSCSIに対応したインターフェース回路およびコネクタを含み、ハードディスクドライブ装置互換性記憶装置として上記ホストに接続可能に構成されてなる
    記憶装置。
JP2008182099A 2008-07-12 2008-07-12 記憶装置 Pending JP2010020648A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008182099A JP2010020648A (ja) 2008-07-12 2008-07-12 記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008182099A JP2010020648A (ja) 2008-07-12 2008-07-12 記憶装置

Publications (2)

Publication Number Publication Date
JP2010020648A JP2010020648A (ja) 2010-01-28
JP2010020648A5 true JP2010020648A5 (ja) 2011-06-02

Family

ID=41705453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008182099A Pending JP2010020648A (ja) 2008-07-12 2008-07-12 記憶装置

Country Status (1)

Country Link
JP (1) JP2010020648A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047624A1 (de) * 2009-12-08 2011-06-09 Robert Bosch Gmbh Magnetfeldsensor
JP5361826B2 (ja) * 2010-08-09 2013-12-04 株式会社東芝 記録ユニット及び故障チップ特定方法
US8417877B2 (en) 2010-08-31 2013-04-09 Micron Technology, Inc Stripe-based non-volatile multilevel memory operation
JP2012128660A (ja) * 2010-12-15 2012-07-05 Toshiba Corp 半導体記憶装置
US9059736B2 (en) * 2012-12-03 2015-06-16 Western Digital Technologies, Inc. Methods, solid state drive controllers and data storage devices having a runtime variable raid protection scheme
US10379952B2 (en) * 2017-06-16 2019-08-13 Western Digital Technologies, Inc. Data recovery and regeneration using parity code

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04307647A (ja) * 1991-04-04 1992-10-29 Fuji Photo Film Co Ltd メモリカードの記憶管理方式
JPH04321123A (ja) * 1991-04-22 1992-11-11 Toshiba Corp ディスクアレイ制御装置
JPH10240453A (ja) * 1997-02-28 1998-09-11 Nec Corp ディスクアレイ装置
KR100267366B1 (en) * 1997-07-15 2000-10-16 Samsung Electronics Co Ltd Method for recoding parity and restoring data of failed disks in an external storage subsystem and apparatus therefor
JP2000207137A (ja) * 1999-01-12 2000-07-28 Kowa Co 情報記憶装置
JP4901334B2 (ja) * 2006-06-30 2012-03-21 株式会社東芝 メモリコントローラ
JP4372134B2 (ja) * 2006-09-29 2009-11-25 株式会社日立製作所 データ比較機能を有するストレージシステム
JP4932427B2 (ja) * 2006-10-20 2012-05-16 株式会社日立製作所 記憶装置及び記憶方法

Similar Documents

Publication Publication Date Title
US9489146B2 (en) Memory system and method for selecting memory dies to perform memory access operations in based on memory die temperatures
TWI595488B (zh) 具有雙模式插腳輸出之快閃記憶體控制器
US8612836B2 (en) Non-volatile memory device with uncorrectable information region and operation method using the same
US9659637B2 (en) Correlating physical page addresses for soft decision decoding
JP2010020648A5 (ja)
US9070443B2 (en) Embedded solid state disk as a controller of a solid state disk
US9582435B2 (en) Memory system and method for efficient padding of memory pages
JP2011028741A5 (ja)
JP2015536496A (ja) 多モードピン配列を有するフラッシュメモリコントローラ
US20210382643A1 (en) Storage System and Method for Retention-Based Zone Determination
US20160254031A1 (en) Semiconductor memory device
US20220155999A1 (en) Storage System and Dual-Write Programming Method with Reverse Order for Secondary Block
KR20160150552A (ko) 데이터 저장 장치와 이를 포함하는 데이터 처리 시스템
JP2014211875A (ja) データアクセスシステム、データアクセス装置及びデータアクセスコントローラ
US20180239537A1 (en) Devices, systems, and methods for storing data using distributed control
US9620201B1 (en) Storage system and method for using hybrid blocks with sub-block erase operations
US10725705B1 (en) System and method for storage system property deviation
US11836374B1 (en) Storage system and method for data placement in zoned storage
US20220197557A1 (en) Storage System and Method for Dual Fast Release and Slow Release Responses
US20190073156A1 (en) Storage System and Method for Executing File-Based Firmware Commands and Collecting Response Data
US11537320B2 (en) Storage system and method for host memory access
US11169584B2 (en) Dual-connector storage system and method for simultaneously providing power and memory access to a computing device
US20210397348A1 (en) Storage System and Method for Using Host-Assisted Variable Zone Speed Grade Modes to Minimize Overprovisioning
US11106575B2 (en) Systems and methods for data storage in a memory system
JP2021131923A (ja) メモリシステムに対するプログラム検証のためのシステム及び方法