JP2001223061A - 電子部品及び電子装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、電子部品及び電子装置に関し、例
えばバッテリパックに適用して、簡易な構成により静電
気による素子の劣化を防止することができるようにす
る。 【解決手段】 本発明は、配線パターンＰ1 、Ｐ３間の
対向する部位にほぼ一定の間隔による放電ギャップを形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子部品及び電子
装置に関し、例えばバッテリパックに適用することがで
きる。本発明は、配線パターン間の対向する部位にほぼ
一定の間隔による放電ギャップを形成することにより、
簡易な構成により静電気による素子の劣化を防止するこ
とができるようにする。

【０００２】

【従来の技術】従来、リチウムイオン電池によるバッテ
リパックにおいては、識別用の抵抗を外部機器より判定
してバッテリパックの種類を識別できるようになされて
いる。すなわちこの種のバッテリパックにおいては、充
放電電流を入出力する充放電端子に加えて、識別用抵抗
に接続された識別端子が配置され、この識別端子を介し
て例えば識別用抵抗に所定の電流を印加して識別用抵抗
の端子電圧を判定することにより、バッテリパックの種
類を判定できるようになされている。

【０００３】

【発明が解決しようとする課題】ところでこの種のバッ
テリパックにおいては、このような端子を介して静電気
による高電圧が印加される場合がある。すなわち例えば
帯電した状態でユーザーがバッテリパックの充放電端子
に触れると、１５〔ｋＶ〕程度の静電気がこの充放電端
子に印加される。

【０００４】この高電圧により識別用抵抗で静電気の放
電が繰り返されると、バッテリパックにおいては、この
識別用抵抗が劣化して抵抗値が徐々に変化し、ついには
外部機器により正しく識別できなくなる恐れがある。ま
たこの種のバッテリパックにおいては、電界効果型トラ
ンジスタの制御により充放電電流をオンオフ制御してお
り、静電気の高電圧による放電がこの電界効果型トラン
ジスタで起こると、同様にこの電界効果型トランジスタ
の特性が劣化する恐れがある。またこの電界効果型トラ
ンジスタを制御する制御回路においても、同様に、放電
により劣化する恐れがある。

【０００５】これらの問題を解決する１つの方法とし
て、抵抗等の回路素子を配置し、さらにはツエナーダイ
オード、バリスタ、コンデンサ等の過電圧防止素子を配
置して静電気による素子の劣化を防止する方法が考えら
れる。しかしながら基板上におけるこれら素子の配置に
よっては、必ずしもこれら素子を有効に保護できない場
合がある。

【０００６】因みに、こらの保護素子においては、動作
に一定の時間遅れを避け得ず、これによりこのような素
子を配置したとしても、静電気による高電圧波形の立ち
上がり時には、高電圧波形による電圧がそのまま識別抵
抗等に印加され、これによっても素子の劣化を有効に保
護できない場合がある。さらに静電気の繰り返しの印加
により、これらの保護素子自体の特性が劣化し、これに
よっても識別抵抗等を有効に保持できない場合がある。

【０００７】またこのように別途、保護用の素子を配置
すると、その分構成が煩雑になる問題もある。

【０００８】本発明は以上の点を考慮してなされたもの
で、簡易な構成により静電気による素子の劣化を防止す
ることができる電子部品及び電子装置を提案しようとす
るものである。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
め請求項１の発明においては、電子部品に適用して、第
１及び第２の入力端子に接続された第１及び第２の配線
パターンの対向する部位が、ほぼ一定の間隔による放電
ギャップを間に挟んで延長するように形成されてなるよ
うにする。

【００１０】また請求項１４の発明においては、電子装
置に適用して、この電子装置の配線基板において、一端
が少なくとも外部との接続部に接続されて、他端が所定
の素子に接続される第１の配線パターンと、この第１の
配線パターンに対向するように配置された第２の配線パ
ターンとを有するようにし、第１及び第２の配線パター
ンの対向する部位が、ほぼ一定の間隔による放電ギャッ
プを間に挟んで延長するように形成されてなるようにす
る。

【００１１】請求項１の構成によれば、第１及び第２の
入力端子に接続された第１及び第２の配線パターンの対
向する部位が、ほぼ一定の間隔による放電ギャップを間
に挟んで延長するように形成されてなることにより、静
電気による高電圧が入力端子に印加された場合、この放
電ギャップで放電させることができる。これにより他の
素子、この電子部品の素子における放電を防止すること
ができ、これらにより静電気による素子の劣化を防止す
ることができる。

【００１２】また請求項１４の構成によれば、電子装置
に適用して、この電子装置の配線基板において、一端が
少なくとも外部との接続部に接続されて、他端が所定の
素子に接続される第１の配線パターンと、この第１の配
線パターンに対向するように配置された第２の配線パタ
ーンとを有するようにし、第１及び第２の配線パターン
の対向する部位が、ほぼ一定の間隔による放電ギャップ
を間に挟んで延長するように形成されてなることによ
り、この電子機器を構成する素子であって、この配線基
板に搭載されて第１の配線パターンに接続される素子に
ついては、静電気による高電圧をこの放電ギャップで放
電させ、印加される電圧を低くすることができ、これら
により静電気による素子の劣化を防止することができ
る。

【００１３】

【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。

【００１４】（１）第１の実施の形態 （１−１）第１の実施の形態の構成 図２は、本発明の第１の実施の形態に係るバッテリパッ
クを示す接続図である。このバッテリパック１は、所定
のケースに電池セル２、配線基板３を収納して作成さ
れ、このケースの側面にバッテリパック１を識別するた
めの識別端子Ｔ２、充放電電流を入出力する充放電端子
Ｔ１、Ｔ３が配置されるようになされている。

【００１５】ここで配線基板３は、多層の配線基板であ
り、所定の接続端を介して電池セル２が接続され、また
同様にして充放電端子Ｔ１、Ｔ３、識別端子Ｔ２が接続
される。配線基板３は、所定の配線パターンにより、こ
の充放電端子Ｔ１、Ｔ３のうちの負極側端子Ｔ３と識別
端子Ｔ２との間に、識別用抵抗５が接続され、この配線
パターンに静電破壊防止用の素子６が配置される。

【００１６】また配線基板３は、制御用集積回路（制御
用ＩＣ）７の制御により動作する電界効果型トランジス
タ８及び９が負極側端子Ｔ３と電池セルの負極側端子と
の間に直列に配置され、バッテリパック１では、この電
界効果型トランジスタ８、９のオンオフ制御により充放
電電流をオンオフ制御するようになされている。配線基
板３は、所定の配線パターンにより、制御用集積回路７
から出力される制御信号が電界効果型トランジスタ８、
９のゲートに入力され、これにより制御用集積回路７に
より電界効果型トランジスタ８、９をオンオフ制御でき
るように構成され、このゲートに接続される配線パター
ンの電界効果型トランジスタ８、９側に、それぞれ静電
破壊防止用の素子１０及び１１が配置される。なお、電
界効果型トランジスタ８、９においては、それぞれソー
スドレイン間にダイオード１２及び１３が配置されるよ
うになされている。

【００１７】さらに配線基板３は、電池セル２の電源を
制御用集積回路７に供給するように配線パターンが形成
され、この配線パターンの制御用集積回路７側に、静電
破壊防止用の素子１５が配置されるようになされてい
る。

【００１８】図１は、識別用抵抗５に接続される静電破
壊防止用の素子６を示す分解斜視図である。この静電破
壊防止用の素子６は、配線基板３の配線パターンＰ１〜
Ｐ３と層間絶縁層１７により構成される。

【００１９】ここで配線パターンＰ１は、層間絶縁層１
７上にて蛇行するように形成され、一端が識別端子Ｔ２
に接続され、他端が識別用抵抗５に接続される。また配
線パターンＰ２は、配線パターンＰ１と同一の層間絶縁
層１７上にて蛇行するように形成され、一端が、識別用
抵抗５の配線パターンＰ１が接続されていない側に接続
される。また配線パターンＰ２は、他端が負極側充放電
端子Ｔ３に接続される。

【００２０】これに対して配線パターンＰ３は、配線パ
ターンＰ１及びＰ２の層間絶縁層１７の下層に配置さ
れ、配線パターンＰ１及びＰ２の接続用端子ｔ２、ｔ３
を避けて、これら配線パターンＰ１及びＰ２、識別用抵
抗５が配置された部位にて、層間絶縁層のほぼ全面を覆
うように作成される。この配線パターンＰ３は、配線パ
ターンＰ２と接続されて負極側充放電端子Ｔ３に接続さ
れるようになされている。またこの配線パターンＰ３
は、電界効果型トランジスタ８、９を介して電池セル２
の負極に接続され、これらによりこのバッテリパック１
におけるアースラインを構成するようになされている。

【００２１】これらにより配線基板３においては、識別
用抵抗５に接続された配線パターンＰ１と、同様に識別
用抵抗５に接続された配線パターンＰ３とが、層間絶縁
層による一定の間隔を隔てて延長するように形成され、
この一定の間隔により静電気を放電させる放電ギャップ
を形成するようになされている。

【００２２】これに対して電界効果型トランジスタ８、
９、制御用集積回路７に割り当てられる静電破壊防止用
の素子１０、１１、１５は、この識別用抵抗５に割り当
てられる静電破壊防止用の素子６と同様に構成される。

【００２３】（１−２）第１の実施の形態の動作 以上の構成において、バッテリパック１は、充電装置に
接続されると、識別端子Ｔ２と負極側充放電端子Ｔ３と
の間に接続された識別用抵抗５により、充電装置でこの
バッテリパック１の容量、形式等が識別され、このバッ
テリパック１を充電可能な場合には、充放電端子Ｔ１、
Ｔ３を介して充電用の電力が供給される。

【００２４】バッテリパック１では、電界効果型トラン
ジスタ８、９がオン状態に設定された状態で、制御用集
積回路７の制御により過充電等を防止して、このように
して供給される電力により電池セル２が充電される。

【００２５】これに対して携帯電話等の機器に接続され
ると、バッテリパック１では、電界効果型トランジスタ
８、９がオン状態に設定され、電池セル２の電力が充放
電端子Ｔ１、Ｔ３を介して接続された機器に供給され
る。このとき制御用集積回路７の制御により電界効果型
トランジスタ８、９が制御され、これにより過放電等が
防止される。このとき接続された機器側においては、必
要に応じて識別端子Ｔ２を介して識別抵抗５の抵抗値が
検出され、この検出結果によりこのバッテリパック１の
容量、形式等が識別される。

【００２６】バッテリパック１は、このように充電装置
で充電した後に携帯機器等に装着するまでの間、またこ
れとは逆に携帯機器等にて電力を消費して充電装置に装
着するまでの間、例えば携帯して運搬している場合等
に、人体等に帯電した静電気による高電圧が充放電端子
Ｔ１、Ｔ３、識別端子Ｔ２等を介してバッテリパック１
を構成する各種電子部品に印加される。

【００２７】バッテリパック１では、このような静電気
による高電圧が識別端子Ｔ２に印加された場合、識別用
抵抗５の両端に接続された静電破壊防止用の素子６にお
いて、この静電気による高電圧が放電し、これにより識
別用抵抗５に印加される電圧が極めて小さな電圧とな
り、その分、識別用抵抗５の静電気による劣化が防止さ
れる。

【００２８】すなわちバッテリパック１においては（図
１）、アースラインを構成する配線パターンＰ３と、識
別端子Ｔ２及び識別用抵抗５を接続する配線パターンＰ
１とが、層間絶縁層１７による放電ギャップを間に挟ん
で対向するように配置されていることにより、さらに配
線パターンＰ１が蛇行するように形成されて、このよう
に放電ギャップを間に挟んで対向する部位が長い距離と
なるように形成されていることにより、静電気による高
電圧が印加されると、この長い距離により延長する何れ
かの部位で放電し、これにより静電気による電圧が低下
する。

【００２９】特に、静電気による高電圧の印加は、伝送
路の特性が著しく変化する過渡応答であると考えられる
ことにより、このように配線パターンＰ１を蛇行させて
インダクタンス成分を配線パターンＰ１に付加し、この
配線パターンＰ１を長い距離延長させて配線パターンＰ
３と対向させるようにすれば、何れかの部位で確実に静
電気による高電圧を放電させて識別用抵抗５に印加され
る電圧を格段的に低い電圧にすることができ、これによ
り識別用抵抗５の劣化を防止することができる。

【００３０】またこの実施の形態では、識別用抵抗５の
アースライン側の配線パターンＰ２についても、この識
別端子Ｔ２側の配線パターンＰ１と同様に、層間絶縁層
による放電ギャップを間に挟んで配線パターンＰ３と対
向するようにし、さらにこの対向する部位が長く延長す
るようにしたことにより、静電気の高電圧によって識別
用抵抗５のアースライン側に高電圧が誘起された場合で
も、この高電圧の識別用抵抗５への印加を防止すること
ができ、これによっても識別用抵抗５の劣化を防止する
ことができる。

【００３１】かくするにつき図３及び図４に何らこのよ
うな静電破壊防止用の素子６を配置しない場合における
識別用抵抗５の抵抗値の変化を示すように、実験した結
果によれば、静電気による識別用抵抗の劣化を格段的に
低減できることが判った。なお図３及び図４は、パルス
状の高電圧を印加した場合における識別用抵抗の変化率
を示すものであり、図３は、識別端子Ｔ２に試験装置の
電極を直接接触させて高電圧を印加した場合であり（い
わゆる接触放電による場合である）、図４は、識別端子
Ｔ２に試験装置の電極を近接させて識別端子Ｔ２と電極
との間の空気を介した放電により高電圧を印加した場合
である（いわゆる気中放電の場合である）。

【００３２】図３（Ａ）及び図４（Ａ）は、識別抵抗に
９００〔Ω〕のチップ抵抗を使用した場合であり、図３
（Ｂ）及び図４（Ｂ）は、識別抵抗に１８〔ｋΩ〕のチ
ップ抵抗を使用した場合であり、符号Ｌ１及びＬ３によ
り示す特性が従来の配線基板における特性の劣化を示す
ものであり、符号Ｌ２及びＬ４により示す特性がこの実
施の形態に係る配線基板による特性の劣化を示すもので
ある。なお各特性曲線図の横軸に付した数字は、印加し
たパルス状高電圧のピーク電圧であり、単位はｋＶであ
る。この実験では、このようにパルス状高電圧の極性を
交互に切り換えて、徐々に電圧を高くして特性の変化を
観察した。何れの場合でも、この実施の形態によれば、
抵抗値の変化が小さいことが判る。これにより静電破壊
防止用の素子６の配置により、識別抵抗５に印加される
高電圧波形が緩和されていることが判る。

【００３３】これに対して充放電端子Ｔ１等に静電気に
よる高電圧が印加された場合、バッテリパック１では、
制御用集積回路７、電界効果型トランジスタ８、９に配
置された同様の静電破壊防止用の素子１５、１０、１１
において、この静電気による高電圧が放電し、これによ
り各素子に印加される電圧が極めて小さな電圧となり、
その分各素子の静電気による劣化が防止される。

【００３４】このときこれら静電破壊防止用の素子１
５、１０、１１においては、対応する素子側に配置され
ていることにより、例えば端子Ｔ１に印加された高電圧
により制御用ＩＣ７を介して電界効果型トランジスタ
８、９のゲートラインに高電圧が印加された場合でも、
静電破壊防止用の素子１０、１１によりこの高電圧を確
実に放電させて、各素子には高電圧が印加されないよう
にすることができ、これによっても確実に静電気による
電界効果型トランジスタ８、９の特性の劣化を防止する
ことができる。

【００３５】なおこのようにして放電ギャップにおける
放電により高電圧の印加を防止する場合、例えばバリス
タ等の過電圧防止素子を配置して高電圧の印加を防止す
る場合に比して、過電圧の印加に対して高速度で応答す
ることができ、これにより確実に所望の素子を保護する
ことが可能となる。

【００３６】（１−３）第１の実施の形態の効果 以上の構成によれば、層間絶縁層による放電ギャップを
間に挟んで、配線パターンを対向させるようにし、この
放電ギャップにより静電気による高電圧を放電させるこ
とにより、簡易な構成で、静電気による素子の劣化を防
止することができる。

【００３７】さらにこのように対向させる部位を蛇行さ
せたことにより、このように蛇行させた何れかの箇所で
確実に静電気による高電圧を放電させることができ、さ
らに一段と確実に静電気による素子の劣化を防止するこ
とができる。

【００３８】（２）第２の実施の形態 図５は、本発明の第２の実施の形態に係る静電破壊防止
用の素子を示す平面図（図５（Ａ））及び側面図（図５
（Ｂ））である。この静電破壊防止用の素子２１は、所
望の機器において、入出力端子に接続される電子部品に
配置されて、この電子部品の静電気による特性の劣化を
防止する。

【００３９】すなわち静電破壊防止用の素子２１は、配
線パターンＰ１及びＰ２を対にして蛇行させ、これによ
りこれら配線パターンＰ１及びＰ２の対向する部位であ
る配線パターンＰ１及びＰ２の側方のエッジが、ほぼ一
定の間隔による放電ギャップを間に挟んで延長するよう
に形成される。

【００４０】静電破壊防止用の素子２１は、これら配線
パターンＰ１及びＰ２の両端に電極が形成され、一端側
の電極が信号入力端ＩＮ１、ＩＮ２に割り当てられ、他
端側の電極が信号出力端ＯＵＴ1 、ＯＵＴ２に割り当て
られる。これにより静電破壊防止用の素子２１は、各種
電子機器に配置されて、例えば信号入力端ＩＮ１、ＩＮ
２を機器の外部端子側に接続すると共に、信号出力端Ｏ
ＵＴ1 、ＯＵＴ２を種々の電子部品に接続して、この機
器の外部端子に印加される静電気による高電圧を放電ギ
ャップで放電させ、この静電気による高電圧を電子部品
には印加しないようにする。

【００４１】さらに静電破壊防止用の素子２１は、これ
ら配線パターンＰ１及びＰ２が層間絶縁層の表面と裏面
とを交互に上下するように形成される。これにより静電
破壊防止用の素子２１は、図６に等化回路を示すよう
に、配線パターンＰ１及びＰ２の上下により配線パター
ンＰ１及びＰ２によるインダクタンス成分Ｌ１、Ｌ２を
増大させ、放電ギャップにより放電気させて残る電圧の
立ち上がりをなまらせるようになされている。なおこの
図６において、符号Ｃ１及びＣ２は、配線パターンＰ１
及びＰ２間の静電容量、Ｒ１及びＲ２は、配線パターン
Ｐ１及びＰ２の抵抗である。

【００４２】図５に示す構成によれば、別部品により構
成して、第１及び第２の配線パターンＰ１及びＰ２の対
向する部位が、ほぼ一定の間隔による放電ギャップを間
に挟んで延長するように形成するようにしても、この別
部品の使用により、簡易な構成により静電気による素子
の劣化を防止することができる。

【００４３】またこのとき層間絶縁層の表面と裏面とを
交互に上下させるようにして、これら配線パターンＰ１
及びＰ２を作成することにより、さらに一段と静電気に
よる素子の劣化を防止することができる。

【００４４】（３）第３の実施の形態 図７は、本発明の第３の実施の形態に係る静電破壊防止
用の素子を示す平面図である。この静電破壊防止用の素
子３１は、第２の実施の形態に係る静電破壊防止用の素
子２１に代えて使用され、配線パターンＰ１が配線基板
の略中央部分にて矩形形状に作成されるのに対し、配線
パターンＰ２が、この第１の配線パターンＰ１の３つの
辺に沿って形成される。これにより静電破壊防止用の素
子３１は、これら配線パターンＰ１及びＰ２の対向する
部位である配線パターンＰ１及びＰ２の側方エッジが、
ほぼ一定の間隔による直線状の放電ギャップを間に挟ん
で延長するように形成される。

【００４５】静電破壊防止用の素子３１は、この矩形形
状の配線パターンＰ１の一部に接地用の電極Ｔ５が作成
されるのに対し、配線パターンＰ２の両端に信号入力端
及び信号出力端が作成される。

【００４６】さらに静電破壊防止用の素子３１は、この
接地側である矩形形状の配線パターンＰ１が大面積によ
り作成されるのに対し、配線パターンＰ２においては、
幅狭い配線パターンにより形成され、これにより信号入
力端を介して入力されるパルス状の高電圧に対して、こ
の高電圧による電流が配線パターンＰ１側に向かって流
れ易くなるようになされている。

【００４７】図７に示すように、直線状の放電ギャップ
を間に挟んで延長するように配線パターンＰ１、Ｐ２を
作成しても、簡易な構成により静電気による素子の劣化
を防止することができる。

【００４８】また接地側である矩形形状の配線パターン
Ｐ１が大面積により作成したことにより、一段と確実に
静電気による素子の劣化を防止することができる。

【００４９】（４）第４の実施の形態 図８は、本発明の第４の実施の形態に係る静電破壊防止
用の素子を示す平面図である。この静電破壊防止用の素
子４１は、配線パターンＰ１Ａ及びＰ１Ｂが配線基板の
両側面に沿って矩形形状に作成されるのに対し、配線パ
ターンＰ２が、これら配線パターンＰ１Ａ及びＰ１Ｂ間
に、配線パターンＰ１Ａ及びＰ１Ｂの側面に沿って形成
される。これにより静電破壊防止用の素子４１は、配線
パターンＰ１Ａ及びＰ２の側方エッジと、配線パターン
Ｐ１Ｂ及びＰ２の側方エッジとが、それぞれほぼ一定の
間隔による直線状の放電ギャップを間に挟んで延長する
ように形成される。

【００５０】静電破壊防止用の素子４１は、この矩形形
状の配線パターンＰ１Ａ及びＰ１Ｂの一部に接地用の電
極Ｔ６及びＴ７が作成されるのに対し、配線パターンＰ
２の両端に信号入力端及び信号出力端が作成される。な
おこの実施の形態においても、接地側の配線パターンＰ
１Ａ及びＰ１Ｂにおいては、大面積により形成され、こ
れによりパルス状の高電圧に対して電流を流れ易くする
ようになされている。

【００５１】図８に示すように、直線状の放電ギャップ
を間に挟んで配線パターンＰ１Ａ、Ｐ１Ｂ、Ｐ２を作成
しても、簡易な構成により静電気による素子の劣化を防
止することができる。

【００５２】（５）第５の実施の形態 図９は、本発明の第５の実施の形態に係る静電破壊防止
用の素子を示す平面図である。この静電破壊防止用の素
子５１は、図７について上述した配線パターンＰ１及び
Ｐ２の対向する部位が蛇行するように形成される点、信
号ライン側の配線パターンの形状が異なる点を除いて、
第３の実施の形態について上述した静電破壊防止用の素
子３１と同一に構成される。

【００５３】静電破壊防止用の素子５１は、配線パター
ンＰ１及びＰ２の対向する部位が蛇行するように形成さ
れる。これにより静電破壊防止用の素子５１は、第３の
実施の形態について上述した静電破壊防止用の素子３１
に比して、放電に供する部位が増大するように構成さ
れ、その分さらに一段と確実に静電気による素子の劣化
を防止することができるようになされている。

【００５４】また静電破壊防止用の素子５１は、信号伝
達側の配線パターンＰ２について、対向する部位の蛇行
に対応するように、配線パターン自体が蛇行するように
形成される。これにより静電破壊防止用の素子５１は、
パルス状の高電圧波形が印加された場合に、伝送に要す
る時間が長くなるようにし、これによっても一段と確実
に静電気による素子の劣化を防止することができるよう
になされている。

【００５５】また接地側の配線パターンＰ１において
は、大面積により形成され、これに対して信号伝達側の
配線パターンＰ２は、配線パターン自体が蛇行した分、
幅狭く形成され、これによってもさらに一段とパルス状
の高電圧に対して、接地側に電流を流れ易くするように
なされている。

【００５６】図９に示す構成によれば、配線パターンＰ
１及びＰ２の対向する部位を蛇行させることにより、第
３の実施の形態に比してさらに一段と確実に静電気によ
る素子の劣化を防止することができる。

【００５７】（６）第６の実施の形態 図１０（Ａ）は、本発明の第６の実施の形態に係る静電
破壊防止用の素子を示す平面図であり、図１０（Ｂ）
は、この図１０（Ａ）をＡ−Ａ線により切り取って示す
断面図である。この静電破壊防止用の素子６１は、図８
について上述した配線パターンＰ１Ａ及びＰ２の対向す
る部位、配線パターンＰ１Ｂ及びＰ２の対向する部位、
配線パターンＰ２が蛇行するように形成される点を除い
て、第４の実施の形態について上述した静電破壊防止用
の素子４１と同一に構成される。

【００５８】この静電破壊防止用の素子６１は、第４の
実施の形態について上述した静電破壊防止用の素子４１
に比して、放電に供する部位が増大するように構成さ
れ、また信号伝達用の配線パターンＰ２の距離を長く
し、さらには信号伝達用の配線パターンＰ２を幅狭く形
成すると共に、接地側配線パターンＰ１Ａ及びＰ１Ｂを
大面積により形成される。これにより静電破壊防止用の
素子６１は、さらに一段と確実に静電気による素子の劣
化を防止することができるようになされている。

【００５９】図１０に示す構成によれば、第４の実施の
形態に比してさらに一段と確実に静電気による素子の劣
化を防止することができる。

【００６０】（７）第７の実施の形態 図１１は、本発明の第７の実施の形態に係る静電破壊防
止用の素子を示す平面図である。この静電破壊防止用の
素子７１は、図９について上述した配線パターンＰ１が
信号入力用の配線パターンに割り当てられる。このため
この静電破壊防止用の素子７１は、配線パターンＰ１及
びＰ２の一端に、それぞれ信号入力用の電極Ｔ６Ａ、Ｔ
７Ａが設けられ、他端に、それぞれ信号出力用の電極Ｔ
６Ｂ、Ｔ７Ｂが設けられるようになされ、さらにこれら
配線パターンＰ１及びＰ２自体の蛇行により配線パター
ンＰ１及びＰ２の対向する部位が蛇行するようになされ
ている。

【００６１】これにより静電破壊防止用の素子７１は、
４端子回路網として機器に配置されて、電子部品の静電
気による特性の劣化を防止するようになされている。

【００６２】図１１に示すように、入出力端子を配置し
ても、上述の実施の形態と同様の効果を得ることができ
る。

【００６３】（８）第８の実施の形態 図１２は、本発明の第８の実施の形態に係る電子部品を
示す平面図である。この電子部品８２は、所定の配線基
板８３上に２端子回路素子による素子本体８４を配置し
て構成される。なおここで素子本体８４としては、例え
ば上述したような識別抵抗の他に、ダイオード、コンデ
ンサ等を適用することができる。

【００６４】配線基板８３は、外部入力端子Ｔ１及びＴ
２が配置され、配線パターンＰ１及びＰ２を介して素子
本体８４が外部入力端子Ｔ１及びＴ２に接続される。こ
こで配線パターンＰ１及びＰ２は、ほぼ直角に折れ曲が
って配線基板８３上で蛇行するように作成される。さら
に配線パターンＰ１及びＰ２は、この蛇行により、対向
する部位が一定間隔による放電ギャップを間に挟んで蛇
行するように形成される。

【００６５】これにより電子部品８２は、外部入力端子
Ｔ１及びＴ２に印加される静電気による高電圧をこれら
配線パターンＰ１及びＰ２間における放電により素子本
体８４に印加しないようにし、素子本体８４の劣化を防
止するようになされている。また蛇行により放電ギャッ
プを間に挟んで対向する部位の長さを長くし、これによ
っても静電気による高電圧を確実に放電させて、素子本
体８４の劣化を防止するようになされている。

【００６６】なおこのような配線パターンＰ１及びＰ２
の蛇行としては、直角に折れ曲がった配置に代えて、コ
ーナーを円弧形状とした折り曲げにより蛇行させる場
合、全体をジグザグの形状として蛇行させる場合、らせ
ん状のパターンの配置により蛇行させる場合等、種々の
パターン形状を広く適用することができる。

【００６７】なお十分な信頼性を確保し、かつ静電気に
よる高電圧で容易に放電して種々の素子本体８４を保護
する観点より、ファインピッチによる配線基板の場合、
放電ギャップは、０．０１〜０．５〔ｍｍ〕程度が好ま
しく、また通常の配線基板の場合、放電ギャップは、
０．１〜０．２〔ｍｍ〕程度が好ましい。また同様の観
点より、配線パターンＰ１及びＰ２は、パターン幅を
０．２〜０．３〔ｍｍ〕程度とすることが好ましく、パ
ターン長は、１０〔ｍｍ〕以上とすることが好ましい。
また配線パターンＰ１及びＰ２は、抵抗値を小さくする
ことが可能な銅、アルミニウム、金等を適用することが
可能ではあるが、比抵抗値の大きな酸化金属、ニクロ
ム、半導体等を適用することにより、配線パターンＰ１
及びＰ２の抵抗値を数百〔ｋΩ〕程度の高い値に設定し
て配線パターンＰ１及びＰ２間における放電を容易とす
ることができ、これによりさらに一段と確実に素子本体
８４を保護することができる。

【００６８】図１２に示すように、回路素子と一体に保
護素子を構成しても、上述の実施の形態と同様の効果を
得ることができる。

【００６９】（９）第９の実施の形態 図１３は、図１２との対比により本発明の第９の実施の
形態に係る電子部品を示す平面図である。この電子部品
９２において、配線基板９３は、外部入力端子Ｔ１及び
Ｔ２に接続された配線パターンＰ１及びＰ２を囲むよう
に、配線パターンＰ３が配置される。

【００７０】ここでこの配線パターンＰ３は、内周側の
部位が所定位置で飛び出すように形成され、これにより
放電ギャップを間に挟んで配線パターンＰ１及びＰ２と
対向するように形成される。また配線パターンＰ３は、
外部端子Ｔ３を介して接地できるようになされている。

【００７１】これによりこの電子部品９２においては、
配線パターンＰ１と配線パターンＰ３との間の放電によ
り、また配線パターンＰ２と配線パターンＰ３との間の
放電により、静電気による高電圧が素子本体４に印加さ
れないようになされている。

【００７２】さらにこれら配線パターンＰ１及びＰ２
は、第８の実施の形態について上述した条件により作成
され、また配線パターンＰ１〜Ｐ３における放電ギャッ
プについても、第８の実施の形態について上述した条件
により作成される。

【００７３】これに対して配線パターンＰ３において
は、比抵抗値の低い銅、アルミニウム、金等の導電性材
料により、大面積で、かつ幅広のパターンにより作成さ
れる。これにより電子部品９２においては、配線パター
ンＰ３の抵抗値を１〔ｍΩ〕程度に設定して、配線パタ
ーンＰ１と配線パターンＰ３との間の放電、配線パター
ンＰ２と配線パターンＰ３との間の放電をさらに一段と
容易とし、さらに一段と確実に素子本体８４を保護する
ようになされている。

【００７４】（１０）第１０の実施の形態 図１４は、図１１との対比により本発明の第１０の実施
の形態に係る静電破壊保護素子を示す平面図である。こ
の保護素子１０１において、配線基板１０３は、ほぼ直
角に折れ曲がった配線パターンＰ１及びＰ２の蛇行によ
り、配線パターンＰ１及びＰ２の対向する部位が一定間
隔による放電ギャップを間に挟んで蛇行するように形成
される。また配線パターンＰ１及びＰ２は、第８の実施
の形態にについて上述した条件により作成される。

【００７５】図１４に示すように、ほぼ直角に折れ曲が
るように配線パターンＰ１及びＰ２を蛇行させるように
しても、上述の実施の形態と同様の効果を得ることがで
きる。

【００７６】（１１）第１１の実施の形態 図１５は、図１３との対比により本発明の第１１の実施
の形態に係る静電破壊保護素子を示す平面図である。こ
の静電破壊保護素子１１１において、配線基板１１３
は、配線パターンＰ３が中央に配置され、この配線パタ
ーンＰ３が外部端子ＩＮ３を介してアースラインに接続
される。またこの配線パターンＰ３の両側に、それぞれ
外部入力端子ＩＮ１及びＩＮ２、外部出力端子ＯＵＴ１
及びＯＵＴ２を結ぶ配線パターンＰ１及びＰ２が配置さ
れる。

【００７７】配線パターンＰ１及びＰ２は、ほぼ直角に
折れ曲がって蛇行するように形成され、配線パターンＰ
３は、この配線パターンＰ１及びＰ２の蛇行に対応する
ようにパターン幅が変化し、これにより配線パターンＰ
１及びＰ３の対向する部位、配線パターンＰ２及びＰ３
の対向する部位がそれぞれ放電ギャップを間に挟んで対
向するように形成され、さらにこの対向した部位の長さ
が配線基板１１３の大きさに比して長くなるように形成
される。

【００７８】なお配線パターンＰ１〜Ｐ３は、上述した
第９の実施の形態と同様の条件により作成される。

【００７９】図１５に示すように、アースラインに接続
される配線パターンＰ３を中心に配置するようにして
も、上述の実施の形態と同様の効果を得ることができ
る。

【００８０】（１２）第１２の実施の形態 図１６は、図１との対比により本発明の第１２の実施の
形態に係るバッテリパックに適用される配線基板を示す
分解斜視図である。この図１６に示す構成におて、図１
の配線基板と同一の構成は、対応する符号を付して示
し、重複した説明は省略する。

【００８１】この配線基板１２４は、配線パターンＰ１
及びＰ２の上層に、第２の層間絶縁層１１７を介して第
２のアースパターンＰ４を配置し、最上層に識別抵抗
５、配線パターンＰ１及びＰ２の端子ｔ２及びｔ３を配
置する。

【００８２】図１６に示すように、配線パターンＰ１及
びＰ２の上下にアースの配線パターンＰ１及びＰ４を対
向させるように配置しても、上述の実施の形態と同様の
効果を得ることができる。

【００８３】（１３）第１３の実施の形態 図１７は、図１６との対比により本発明の第１３の実施
の形態に係るバッテリパックに適用される配線基板を示
す分解斜視図である。この図１７に示す構成におて、図
１６の配線基板と同一の構成は、対応する符号を付して
示し、重複した説明は省略する。

【００８４】この配線基板１３４は、さらに配線パター
ンＰ１及びＰ２をほぼ一定の間隔による放電ギャップを
間に挟んで蛇行させるようにし、これにより配線パター
ンＰ１とアースパターンＰ３又はＰ４との間、配線パタ
ーンＰ２とアースパターンＰ３又はＰ４との間だけでな
く、配線パターンＰ１及びＰ２間でも容易に放電するよ
うに構成される。

【００８５】図１７に示す構成によれば、さらに配線パ
ターンＰ１及びＰ２がほぼ一定の間隔による放電ギャッ
プを間に挟んで蛇行することにより、さらに一段を確実
に静電気による素子の劣化を防止することができる。

【００８６】（１４）第１４の実施の形態 図１８は、図１７との対比により本発明の第１４の実施
の形態に係るバッテリパックに適用される配線基板を示
す分解斜視図である。この図１８に示す構成におて、図
１６の配線基板と同一の構成は、対応する符号を付して
示し、重複した説明は省略する。

【００８７】この配線パターン１４４は、同一面上にお
ける配線パターンＰ１及びＰ２の対向した配置に代え
て、層間絶縁層１１７を間に挟んで配線パターンＰ１及
びＰ２を対向させる。

【００８８】図１８に示すように、層間絶縁層１１７を
間に挟んで配線パターンＰ１及びＰ２を対向させるよう
にしても、第１３の実施の形態と同様の効果を得ること
ができる。

【００８９】（１５）他の実施の形態 なお上述の第２〜第７の実施の形態等においては、静電
破壊防止用の素子を別部品により構成する場合について
述べたが、本発明はこれに限らず、第１の実施の形態と
同様に配線基板に作り込むようにしてもよい。

【００９０】また上述の第１の実施の形態においては、
配線基板に静電破壊防止用の素子を作り込む場合につい
て述べたが、本発明はこれに限らず、第２〜第７の実施
の形態等と同様に、別部品として構成してもよい。

【００９１】また上述の第２〜第７の実施の形態等にお
いては、配線基板の同一面に配線パターンを形成する場
合について述べたが、本発明はこれに限らず、第１の実
施の形態のように、層間絶縁層を間に挟んで別の層に配
置するようにしてもよい。

【００９２】また第２〜第７の実施の形態等において
は、静電破壊防止用の素子を専用に構成する場合につい
て述べたが、本発明はこれに限らず、例えば電界効果型
トランジスタ等の素子の入力側に一体に構成するように
してもよい。

【００９３】また上述の第２〜第７の実施の形態等にお
いては、何ら配線パターンを処理しない場合について述
べたが、本発明はこれに限らず、例えば窒素、アルゴン
等の不活性ガスにより配線パターン間の対向する部位を
封止するようにしてもよい。このようにすれば放電する
部位の劣化を防止することができる。

【００９４】また上述の実施の形態においては、静電破
壊防止素子として構成する場合には単に配線パターンを
配置する場合、電子部品として構成する場合には、目的
とする素子本体を配線パターンと共に配置する場合につ
いて述べたが、本発明はこれに限らず、コンデンサ、ツ
エナーダイオード、サイリスタ等の過大電圧の保護素子
を配線パターン間に配置してもよい。このようにすれば
さらに一段と確実に各種素子を保護することができる。

【００９５】また上述の実施の形態については、本発明
をバッテリパックに適用する場合について述べたが、本
発明はこれに限らず、種々の電子機器に広く適用するこ
とができる。

【００９６】すなわちリレー、モータ等の高インダクタ
ンスの素子を有する電子装置においては、これらインダ
クタンス素子の駆動により高電圧のサージ電圧が発生す
る場合があり、このようなサージ電圧が各種電子部品に
印加される場合がある。またデータ通信に使用される電
子装置等においては、電磁誘導、落雷による誘導等によ
りサージ電圧が発生して内部の素子に高電圧が印加され
る場合がある。

【００９７】このような電子機器に上述した実施の形態
に係る保護素子等を適用すれば、これらのサージ電圧に
よる素子の特性劣化についても防止することができる。

【００９８】

【発明の効果】上述のように本発明によれば、配線パタ
ーン間の対向する部位にほぼ一定の間隔による放電ギャ
ップを形成することにより、簡易な構成により静電気に
よる素子の劣化を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る静電破壊防止
用の素子を示す分解斜視図である。

【図２】図１の静電破壊防止用の素子が適用されるバッ
テリパックを示す接続図である。

【図３】図１の静電破壊防止用の素子の動作の説明に供
する特性曲線図である。

【図４】図３との対比により示す静電破壊防止用の素子
の動作の説明に供する特性曲線図である。

【図５】本発明の第２の実施の形態に係る静電破壊防止
用の素子を示す平面図及び側面である。

【図６】図５の静電破壊防止用の素子の等化回路を示す
接続図である。

【図７】本発明の第３の実施の形態に係る静電破壊防止
用の素子を示す平面図である。

【図８】本発明の第４の実施の形態に係る静電破壊防止
用の素子を示す平面図である。

【図９】本発明の第５の実施の形態に係る静電破壊防止
用の素子を示す平面図である。

【図１０】本発明の第６の実施の形態に係る静電破壊防
止用の素子を示す平面図及び断面図である。

【図１１】本発明の第７の実施の形態に係る静電破壊防
止用の素子を示す平面図である。

【図１２】本発明の第８の実施の形態に係る電子部品を
示す平面図である。

【図１３】本発明の第９の実施の形態に係る電子部品を
示す平面図である。

【図１４】本発明の第１０の実施の形態に係る静電破壊
防止用の素子を示す平面図である。

【図１５】本発明の第１１の実施の形態に係る静電破壊
防止用の素子を示す平面図である。

【図１６】本発明の第１２の実施の形態に係る配線基板
を示す分解斜視図である。

【図１７】本発明の第１３の実施の形態に係る配線基板
を示す分解斜視図である。

【図１８】本発明の第１４の実施の形態に係る配線基板
を示す分解斜視図である。

【符号の説明】

１……バッテリパック、２……電池セル、３、８３、９
３、１０３、１１３、１２３、１２４、１４４……配線
基板、５……識別用抵抗、６、１０、１１、１５、２
１、３１、４１、５１、６１、７１、１０１、１１１…
…静電破壊防止用の素子、７……制御用集積回路、８、
９……電界効果型トランジスタ、８２、９２……電子部
品、Ｐ１、Ｐ１Ａ、Ｐ１Ｂ、Ｐ２、Ｐ３、Ｐ４……配線
パターン

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｍ 10/40 Ｈ０１Ｍ 10/40 Ｚ Ｆターム(参考） 5E338 AA00 BB75 CC01 CC07 EE12 5G067 AA42 DA01 5H022 AA09 CC09 CC12 KK04 KK09 5H029 AJ12 AJ14 BJ06 BJ26 DJ05 5H040 AA35 AS11 AY04 DD08 GG07

Claims (26)

【特許請求の範囲】
1. 【請求項１】少なくとも外部との接続用の第１及び第２
   の入力端子を有してなる電子部品において、 前記第１及び第２の入力端子に接続された第１及び第２
   の配線パターンの対向する部位が、ほぼ一定の間隔によ
   る放電ギャップを間に挟んで延長するように形成された
   ことを特徴とする電子部品。
2. 【請求項２】前記第１の配線パターンは、 一端が前記第１の入力端子に接続され、他端が所定の素
   子に接続され、 前記第２の配線パターンは、 一端が前記第２の入力端子に接続され、他端が前記素子
   に接続されたことを特徴とする請求項１に記載の電子部
   品。
3. 【請求項３】前記第１の配線パターンと対向するように
   配置され、一端が第３の入力端子に接続され、他端が所
   定の素子に接続された第３の配線パターンを有し、 前記第１及び第３の配線パターンの対向する部位が、ほ
   ぼ一定の間隔による放電ギャップを間に挟んで延長する
   ように形成され、 前記第２の配線パターンは、 一端が前記第２の入力端子に接続され、他端が前記素子
   に接続された、 ことを特徴とする請求項１に記載の電子部品。
4. 【請求項４】前記第１の配線パターンは、 一端が前記第１の入力端子に接続され、他端が第１の出
   力端子に接続され、 前記第２の配線パターンは、 一端が前記第２の入力端子に接続され、他端が第２の出
   力端子に接続されたことを特徴とする請求項１に記載の
   電子部品。
5. 【請求項５】前記第１の配線パターンと対向するように
   配置され、一端が第３の入力端子に接続され、他端が第
   ３の出力端子に接続された第３の配線パターンを有し、 前記第１及び第３の配線パターンの対向する部位が、ほ
   ぼ一定の間隔による放電ギャップを間に挟んで延長する
   ように形成され、 前記第２の配線パターンは、 一端が前記第２の入力端子に接続され、他端が第２の出
   力端子に接続されたことを特徴とする請求項１に記載の
   電子部品。
6. 【請求項６】前記対向する部位が、 蛇行するように形成されたことを特徴とする請求項１に
   記載の電子部品。
7. 【請求項７】前記対向する部位が、 所定の層間絶縁層を間に挟んでなることを特徴とする請
   求項１に記載の電子部品。
8. 【請求項８】少なくとも前記対向する部位を不活性ガス
   により封止したことを特徴とする請求項１に記載の電子
   部品。
9. 【請求項９】前記第１の配線パターンは、 前記第２の配線パターンに比して大面積により形成され
   たことを特徴とする請求項３に記載の電子部品。
10. 【請求項１０】前記第１の配線パターンは、 前記第２の配線パターンに比して比抵抗値の小さな導電
    性部材により形成されたことを特徴とする請求項３に記
    載の電子部品。
11. 【請求項１１】前記素子は、 バッテリパックを識別する識別抵抗であることを特徴と
    する請求項２に記載の電子部品。
12. 【請求項１２】前記第１及び第２の配線パターン間を過
    電圧保護素子により接続したことを特徴とする請求項１
    に記載の電子部品。
13. 【請求項１３】前記電子部品は、 配線基板であることを特徴とする請求項１に記載の電子
    部品。
14. 【請求項１４】所定の配線基板に電子部品を搭載して作
    成された電子装置において、 前記配線基板は、 前記外部との接続用の第１及び第２の入力端子に接続さ
    れた第１及び第２の配線パターンの対向する部位が、ほ
    ぼ一定の間隔による放電ギャップを間に挟んで延長する
    ように形成されたことを特徴とする電子装置。
15. 【請求項１５】前記第１の配線パターンは、 一端が前記第１の入力端子に接続され、他端が所定の素
    子に接続され、 前記第２の配線パターンは、 一端が前記第２の入力端子に接続され、他端が前記素子
    に接続されたことを特徴とする請求項１４に記載の電子
    装置。
16. 【請求項１６】前記配線基板は、 前記第１の配線パターンと対向するように配置され、一
    端が第３の入力端子に接続され、他端が所定の素子に接
    続された第３の配線パターンを有し、 前記第１及び第３の配線パターンの対向する部位が、ほ
    ぼ一定の間隔による放電ギャップを間に挟んで延長する
    ように形成され、 前記第２の配線パターンは、 一端が前記第２の入力端子に接続され、他端が前記素子
    に接続された、 ことを特徴とする請求項１４に記載の電子装置。
17. 【請求項１７】前記対向する部位が、 蛇行するように形成されたことを特徴とする請求項１４
    に記載の電子装置。
18. 【請求項１８】前記対向する部位が、 所定の層間絶縁層を間に挟んでなることを特徴とする請
    求項１４に記載の電子装置。
19. 【請求項１９】少なくとも前記対向する部位を不活性ガ
    スにより封止したことを特徴とする請求項１４に記載の
    電子装置。
20. 【請求項２０】前記第１の配線パターンは、 前記第２又は第３の配線パターンに比して大面積により
    形成されたことを特徴とする請求項１６に記載の電子装
    置。
21. 【請求項２１】前記第１の配線パターンは、 前記第２又は第３の配線パターンに比して比抵抗値の小
    さな導電性部材により形成されたことを特徴とする請求
    項１６に記載の電子装置。
22. 【請求項２２】前記第１の配線パターンがアースライン
    に接続されたことを特徴とする請求項１４に記載の電子
    装置。
23. 【請求項２３】前記素子が、 二次電池セル又は前記二次電池セルの駆動回路の一部素
    子であることを特徴とする請求項１５に記載の電子装
    置。
24. 【請求項２４】前記入力端子が、 充放電電流の入出力端子であることを特徴とする請求項
    １４に記載の電子装置。
25. 【請求項２５】前記素子は、 バッテリパックを識別する識別抵抗であることを特徴と
    する請求項１５に記載の電子装置。
26. 【請求項２６】前記第１及び第２の配線パターン間を過
    電圧保護素子により接続したことを特徴とする請求項１
    ４に記載の電子装置。