CN102473245A - 半导体存储卡 - Google Patents

Abstract

根据一个实施例，半导体存储卡包括第一插脚组，其中包括多个呈直线设置在插入连接器方向一侧的末端部分上的插脚，并且所述第一插脚组中的一部分在所述第一和第二模式下使用；以及第二插脚组，其中包括多个插脚，所述多个插脚包含至少两个用于差分信号的插脚对，所述第二插脚组被排列为使得接地定位在用于差分信号的插脚对中每个插脚对的两侧，并且只在所述第二模式下使用。在所述第二模式下，在配置所述第一插脚组的各个插脚当中，任何两个邻近插脚更改为用于差分时钟信号的插脚对，并且所述第一插脚组中的剩余插脚的功能被停止。

Description

半导体存储卡

相关申请的交叉引用

本申请基于并主张2009年7月23日提交的编号为2009-172106的先前日本专利申请中的优先利益；该申请的全部内容在此引入作为参考。

技术领域

此处所述的实施例一般地涉及半导体存储卡。

背景技术

近几年，已开始使用其中例如采用诸如NAND闪速存储器之类的半导体存储器的存储卡记录连续拍摄的静态图像和高清动作图像。接着，这些存储卡用于在短时间内读写大量信息，即，提高数据传输速度。

在传统SD^TM存储卡(下文称为SD存储卡)中，数据传输速度高达20MB/秒。然后，除了正常操作模式(正常模式)，甚至在其中采用高于正常模式的速度读写信息的操作模式(高速模式)下，也能够在保持与正常主机设备的兼容性的同时执行高速数据传输。

在启用操作模式切换的情况下，如果所有插脚的功能在每种模式下更改，则控制半导体存储器的控制器上的负载便会增加，这样会阻止数据传输速度增加。因此，提供与用于正常模式的插脚不同的用于高速模式的插脚。另一方面，如果对应于高速模式下使用的所有信号新提供类似于双行排列(例如MMC(多媒体卡)标准中采用的那样)的插脚，这样便会增加对上面安装半导体存储器的电路基底上的布线布局的限制(请参见专利文献1)。

专利文献1：日本专利申请公开号2005-84935

发明内容

一般而言，根据一个实施例，半导体存储卡包括安装在基底一个表面上的半导体存储器和安装在基底另一表面上并控制所述半导体存储器的控制器，所述半导体存储卡能够在第一和第二模式下操作，其中所述第二模式下的数据传输速度高于所述第一模式。所述半导体存储卡包括第一插脚组，其包括多个呈直线设置在插入连接器方向的一侧的末端部分上的插脚，所述第一插脚组在所述第一模式下用作四个数据插脚、一个命令插脚、一个电源插脚、一个时钟插脚以及两个接地插脚，并且所述第一插脚组中的一部分在所述第一和第二模式下使用；以及第二插脚组，其包括多个插脚，所述多个插脚包含至少两个用于差分信号的插脚对，所述第二插脚组被设置为使得接地定位在用于差分信号的插脚对中每个插脚对的两侧，并且只在所述第二模式下使用。在所述第二模式下，在配置所述第一插脚组的各个插脚当中，在所述第一模式下用作数据插脚、命令插脚和时钟插脚的插脚中的任何两个邻近插脚更改为用于差分时钟信号的插脚对以作为用于差分时钟信号的插脚对执行功能，并且所述第一插脚组中的剩余插脚的功能被停止。

附图说明

图1是示出根据第一实施例作为半导体存储卡的SD存储卡的配置的横截面图；

图2A和图2B是示出从下外壳侧看去SD存储卡的外观的图表；

图3是示出电路基底的存储器封装安装表面上的阻焊剂开口图形的配置实例的图表；

图4是电路基底背侧的平面图；

图5是示出其中在电路基底上形成的用于正常模式的端子图形、电阻元件组和接合指分别被电硬布线的状态的图表；

图6是示出其中在电路基底上形成的用于高速模式的端子图形、电阻元件组和接合指分别被电硬布线的状态的图表；

图7是示出其中提供用于检测的凹口的SD存储卡的实例的图表；

图8A和8B是示出包括用于检测的扩展插脚的SD存储卡的实例的图表；

图9是示出进一步针对高速模式添加一个插脚的SD存储卡的实例的图表；

图10A和10B是示出根据第二实施例作为半导体存储卡的SD存储卡的外观的图表；

图11是示出根据第三实施例作为半导体存储卡的SD存储卡的外观的图表；

图12A、图12B、图12C、图12D和图12E是示出在下外壳中提供的薄部分的形状实例的图表；以及

图13是示出其中用于高速模式的插脚以不同于用于正常模式的插脚的方向设置的SD存储卡的实例的图表。

具体实施方式

下面将参考附图详细地介绍半导体存储卡的示例性实施例。本发明不限于下面的实施例。

[第一实施例]

图1是示出根据第一实施例作为半导体存储卡的SD存储卡的配置的横截面图。图1中的片上的左方向是插入连接器的方向，左侧被定义为“前”。以类似的方式，图1中的片上的右方向是从连接器移除的方向，右侧被定义为“后”。而且，图1的片上的上方向被定义为“上”，以及图1的片上的下方向被定义为“下”。

如图1所示，SD存储卡100的外部由上外壳1和下外壳2构成，所述下外壳2的边缘粘在上外壳1上并容纳存储器封装和控制所述存储器封装的控制器。

在由上外壳1和下外壳2构成的SD存储卡100中，例如，由诸如NAND型闪速存储器之类的非易失性半导体存储器构成的存储器封装3A和3B和控制所述存储器封装的控制器12被安装在电路基底7上。存储器封装3A和3B安装在电路基底7的上表面(上外壳1侧)并且控制存储器封装3A和3B的存储控制器12安装在电路基底7的背侧(下外壳2侧)且恰好位于存储器封装3A下方。围绕存储控制器12形成树脂灌封(potting)4以保护存储控制器12。在SD存储卡100前下部分中，形成端子部分6a，所述端子部分电连接到未示出的外部设备并用于在正常模式下，在存储器封装3A和3B中输入和输出数据。而且，在位于相对于沿前后方向的中央的后端侧上的下部分中，形成用于在高速模式下，在存储器封装3A和3B中输入和输出数据的端子6b。沿前后方向的SD存储卡100的中央部分是在连接到主设备或从主设备移除时容易地接收弯曲应力、扭转应力等应力的部分，且由于缺少存储器封装3A和3B，因而在结构上是弱的；但是由于提供端子部分6b导致的SD存储卡100硬度下降可通过在避免此部分的同时，在后端侧形成端子部分6b来减少。

存储器封装3A和3B中的数据通过存储控制器12和端子部分6a及6b与未示出的外部设备(主设备)进行交换。多个电阻元件(下文中描述为电阻元件(组)5a和5b)在电路基底7的后侧上的存储控制器12和端子部分6a及6b之间形成。所述电阻元件5a和5b的电阻值采取例如从数[Ω]到数十[Ω]的值。所述电阻元件组5b还设置在后端侧以避免沿前后方向的由于缺少存储器封装3A和3B而导致结构弱的SD存储卡100的中央部分。

上外壳1包括用于贴附标签的标签贴附凹槽8(所述标签上印刷有SD存储卡说明或类似内容)和在附接到未示出的外部设备或从所述外部设备移除时夹住的夹持部9。

图2A示出从下外壳2侧看去SD存储卡100的外观。图1所示的横截面结构是该图中的I-I横截面。SD存储卡100包括用于正常模式的第1至第9插脚以及用于高速模式的第10至第17插脚。

所述第1至第9插脚的位置、形状和功能与正常SD存储卡中包括的插脚相同。换言之，第1插脚被指定DAT3(数据)、第2插脚被指定CMD(命令)、第3插脚被指定GND(接地)、第4插脚被指定Vcc(电源)、第5插脚被指定CLK(时钟)、第6插脚被指定GND(接地)、第7插脚被指定DAT0(数据)、第8插脚被指定DAT1(数据)，以及第9插脚被指定DAT2(数据)。

第10至第17插脚是仅在高速模式下使用的插脚，第10插脚被指定GND(接地)、第11插脚被指定D0+(差分数据+)、第12插脚被指定D0-(差分数据-)、第13插脚被指定GND(接地)、第14插脚被指定D1+(差分数据+)、第15插脚被指定D1-(差分数据-)、第16插脚被指定GND(接地)，以及第17插脚被指定Vcc2(电源)。换言之，包括用于差分信号的两个邻近插脚对(由第11和第12插脚构成的插脚对和由第14和第15插脚构成的插脚对)，并且每个插脚对被排列为由GND夹住。用于差分信号的插脚对分别具有一个通道的数据传输功能，以便SD存储卡100针对高速模式具有全部两个通道的数据传输功能。被指定Vcc2的第17插脚可以被省略，在这种情况下，从第10到第16的七个插脚被设置为用于高速模式的插脚。被指定Vcc2的第17插脚可以设置在用于差分信号的任意插脚和GND之间。

第10至第17插脚被形成为小于第1至第9插脚，以便降低负载能力，从而更轻松地实现高速操作。第10至17插脚仅在高速模式下使用，以便即使它们被制造为小于第1至第9插脚，也不会失去与传统主设备(仅与正常SD卡兼容的主设备)的兼容性。而且，如果可以实现希望的传输速度，则用于高速模式的插脚(第10至第17插脚)可以被形成为具有与用于正常模式的插脚(第1至第9插脚)相同的尺寸。

在图2A中，示出作为实例的配置，其中在宽度方向(与前后方向垂直)上的第10至第17插脚的中央之间的间隔与在宽度方向上第1至第8插脚的中央之间的间隔相同；但是，如图2B所示，在宽度方向上第10至第17插脚的中央之间的间隔可能与第1至第8插脚的中央之间的间隔不同。

图3是示出用于存储器封装3A和3B的电路基底安装表面上的阻焊剂开口图形的配置实例的图表。电路基底7的存储器封装安装表面是面向上外壳的一侧上的表面。如图3所示，在用于存储器封装3A和3B的电路基底7的安装表面上，形成与存储器封装3A和3B的焊接连接端子的各个位置对准的阻焊剂开口图形20和30。换言之，在阻焊剂开口图形20和30上，提供用于将存储器封装3A和3B与电路基底7进行焊接连接以使其电气相连的安装垫。

而且，在电路基底7上，提供用于通过焊接连接将熔丝元件31与电容元件32进行电连接的安装垫。

图4示出从电路基底7的后侧，即下外壳4侧，看去电路基底7的平面图。如图4所示，在电路基底7的后侧，形成存储控制器12、多个测试垫组40、电阻元件组5a和5b以及由金或类似材料构成的端子图形50至58和60至67的端子图形。如上所述，针对从在存储控制器12的表面上形成的多个电极垫交换到接合指13的数据数目形成接合线11。而且，如上所述，形成树脂灌封4以保护存储控制器12、接合指13和接合线11。

而且，如图4所示，端子图形50至58中的每个被形成为对应于图1中介绍的端子部分6a的插脚设置。端子图形50对应于DAT(数据)2插脚(第9插脚)，端子图形51对应于DAT3插脚(第1插脚)，端子图形52对应于CMD(命令)插脚(第2插脚)，端子图形53对应于GND插脚(第3插脚)，端子图形54对应于Vcc插脚(第4插脚)，端子图形55对应于CLK(时钟)插脚(第5插脚)，端子图形56对应于GND插脚(第6插脚)，端子图形57对应于DAT0插脚(第7插脚)，以及端子图形58对应于DAT1插脚(第8插脚)。当不明确区分时，这些端子图形被描述为端子图形A。

此外，如图4所示，端子图形60至67中的每个被形成为对应于图1中介绍的端子部分6b的插脚设置。端子图形60对应于GND插脚(第10插脚)，端子图形61对应于D0+插脚(第11插脚)，端子图形62对应于D0-插脚(第12插脚)，端子图形63对应于GND插脚(第13插脚)，端子图形64对应于D1+插脚(第14插脚)，端子图形65对应于D1-插脚(第15插脚)，端子图形66对应于GND插脚(第16插脚)，以及端子图形67对应于Vcc插脚(第17插脚)。当不明确区分时，这些端子图形被描述为端子图形B。

而且，电阻元件组5a由六个电阻元件构成。这是因为未示出的外部设备与存储器封装3A和3B之间的数据输入和输出由使用端子图形50至52、55、57和58中的全部六个端子图形的数据输入和输出执行。换言之，端子图形50至52、55、57和58和电阻元件组5a分别采用电硬布线，并且在存储控制器12侧上设置的多个接合指13中的任意一个和电阻元件组5a通过具有近似相等的线长的线进行电连接。

而且，电阻元件组5b由四个电阻元件构成。这是因为未示出的外部设备与存储器封装3A和3B之间的数据输入和输出由使用端子图形61、62、64和65中的全部四个端子图形的数据输入和输出执行。换言之，端子图形61、62、64和65和电阻元件组5b分别通过布线进行电连接，并且在存储控制器12侧上设置的多个接合指13中的任意一个和电阻元件组5b通过具有近似相等的线长的线进行电连接。

电阻元件组5a和5b可以省略。

图5示出其中在电路基底7上形成的用于正常模式的端子图形A、电阻元件组5a和接合指13分别通过布线进行电连接的状态。电阻元件组5a中包括的六个电阻元件分别被描述为电阻元件5a-1至5a-6。

如图5所示，通过布线70，端子图形50被连接到电阻元件5a-1，端子图形51被连接到电阻元件5a-2，端子图形52被连接到电阻元件5a-3，端子图形55被连接到电阻元件5a-4，端子图形57被连接到电阻元件5a-5，以及端子图形58被连接到电阻元件5a-6。电阻元件5a-1至5a-6和接合指分别通过布线71连接。借此，从端子图形A传输的各种数据被传输到存储控制器12。

然后，通过端子图形50至58中的端子图形50至52、55、57和58执行与存储控制器12之间的数据输入和输出。具体来说，数据通过端子图形50、51、57和58传输到例如形成存储器封装3A和3B的NAND闪速存储器。

而且，命令传输和接收由端子图形52执行。待传输数据的写入操作、读取操作和擦除操作时的操作序列根据该命令执行。此了执行此序列，将控制存储器封装3A和3B中包括的每个电路块的操作。而且，时钟CLK从端子图形55传输到存储控制器12。此外，上述操作序列基于时钟CLK执行。

而且，电压由端子图形54施加于整个SD存储卡。

电阻元件组5a具有其中例如在由陶瓷制成的电阻材料的两侧提供金属端子的形状。换言之，电阻元件5a-1至5a-6的一末端和端子图形A通过布线70相连，电阻元件5a-1至5a-6的其他末端和接合指13通过布线71相连。

换言之，提供了六条将电阻元件5a-1至5a-6和接合指13进行连接的布线71。布线71具有近似相等的线长。

而且，在通过电阻元件5a从端子图形50至52、55、57和58到达接合指13的每个信号路径中，通过电阻元件5a从端子图形50至52、55、57和58到达接合指13的信号路径全部近似相等。

更具体地说，连接端子图形50和电阻元件5a-1的布线70的长度和连接电阻元件5a-1和接合指13的布线71的长度之和、连接端子图形51和电阻元件5a-2的布线70的长度和连接电阻元件5a-2和接合指13的布线71的长度之和、连接端子图形52和电阻元件5a-3的布线70的长度和连接电阻元件5a-3和接合指13的布线71的长度之和、连接端子图形55和电阻元件5a-4的布线70的长度和连接电阻元件5a-4和接合指13的布线71的长度之和、连接端子图形57和电阻元件5a-5的布线70的长度和连接电阻元件5a-5和接合指13的布线71的长度之和，以及连接端子图形58和电阻元件5a-6的布线70的长度和连接电阻元件5a-6和接合指13的布线71的长度之和近似彼此相等。

这是因为存储控制器12的用于正常模式的IO端子被设置为接近端子图形A，并且布线70和71中的每条在同一表面上形成，即，在电路基底7上形成。在图5中，所示的配置作为实例，其中通过电阻元件5a从端子图形50至52、55、57和58到达接合指13的信号路径近似全部相等地布线；但是，即使每个信号路径的布线长度不同，在特性上也没有问题，因而可以设计以制造不同的布线长度。

另一方面，存储控制器12的用于高速模式的IO端子设置在SD存储卡100的后端侧上。借此，用于高速模式的布线的长度也变得近似相等。

图6示出其中在电路基底7上形成的用于高速模式的端子图形B、电阻元件组5b和接合指13分别通过布线进行电连接。电阻元件组5b中包括的四个电阻元件分别被描述为电阻元件5b-1至5b-4。

如图6所示，通过布线70，端子图形61被连接到电阻元件5b-1，端子图形62被连接到电阻元件5b-2，端子图形64被连接到电阻元件5b-3，以及端子图形65被连接到电阻元件5b-4。电阻元件5b-1至5b-4和接合指分别通过布线71连接。借此，从端子图形B传输的各种数据被传输到存储控制器12。

电阻元件组5b具有其中例如在由陶瓷制成的电阻材料的两侧提供金属端子的形状。换言之，电阻元件5b-1至5b-4的一末端和端子图形B通过布线70连接，电阻元件5b-1至5b-4的其他末端和接合指13通过布线71连接。

换言之，提供了四条将电阻元件5b-1至5b-4和接合指13进行连接的布线71。布线71具有近似相等的线长。

而且，在通过电阻元件5b从端子图形61、62、64和65到达接合指13的每个信号路径中，通过电阻元件5b从端子图形61、62、64和65到达接合指13的每个信号路径全部近似相等。在图6中，所示的配置作为实例，其中通过电阻元件5b从端子图形61、62、64和65到达接合指13的信号路径近似全部相等地布线；但是，即使每个信号路径的布线长度不同，在特性上也没有问题，因而可以设计以制造不同的布线长度。

更具体地说，连接端子图形61和电阻元件5b-1的布线70的长度和连接电阻元件5b-1和接合指13的布线71的长度之和、连接端子图形62和电阻元件5b-2的布线70的长度和连接电阻元件5b-2和接合指13的布线71的长度之和、连接端子图形64和电阻元件5b-3的布线70的长度和连接电阻元件5b-3和接合指13的布线71的长度之和，以及连接端子图形65和电阻元件5b-4的布线70的长度和连接电阻元件5b-4和接合指13的布线71的长度之和近似彼此相等。

而且，连接到D0+插脚的布线71和连接到D0-插脚的布线71平行地布线以有效地传输差分信号。以类似的方式，连接到D0+插脚的布线70和连接到D0-插脚的布线70平行地布线。连接到D0+插脚的布线71和70和连接到D0-插脚的布线71和70以类似的方式布线。此外，用于GND的布线在用于D0+插脚和D0-插脚的布线对的两侧邻近地提供，所述D0+插脚和D0-插脚与作为GND端子的端子图形63和66相连。以类似的方式，用于GND的布线在用于D1+插脚和D1-插脚的布线对的两侧邻近地提供，所述D1+插脚和D1-插脚与作为GND端子的端子图形63和60相连。对于对此类差分布线对进行布线，即使布线70和布线71的线长不同，也在特性上没有问题，因而在某些情况下可以通过设计做出不同的布线长度。

这是因为存储控制器12的用于高速模式的IO端子被设置为接近端子图形B，并且布线70和71中的每条在同一表面上形成，即，在电路基底7上形成。

然后，通过端子图形60至67中的端子图形61、62、64和65执行高速模式下与存储控制器12之间的数据输入和输出。具体来说，数据通过端子图形61、62、64和65传输到例如形成存储器封装3A和3B的NAND闪速存储器。

当SD存储卡在高速模式下操作时，第1至第9插脚中GND(第3和第6)插脚和Vcc(第4)插脚以外的插脚在正常模式下的功能失效。然后，对于第7和第8插脚，指定与正常模式下不同的功能以用作用于高速操作的差分时钟CLK+和CLK-。因此，对于第1、第2、第5和第9插脚，将在高速模式期间停止执行功能，所以不使用这些插脚。差分时钟CLK+和CLK-的频率最大为150MHz，以便用于正常模式的第7和第8插脚不会阻止高速数据传输。CLK+和CLK-使用用于正常模式的现有插脚进行传输，因此不需要新提供这些用于在电路基底7上进行传输的端子，从而减少对布线布局的限制。

然后，使用差分数据插脚D0±的通道和差分数据插脚D1±的通道根据CLK±每通道传输1.5Gpbs数据，总共实现数据传输速度300Mb/秒。

在增加主设备侧的连接器的接触点数目以与SD存储卡100兼容的情况下，如果第1至第9插脚和第10至第17插脚经过偏移以类似于MMC标准的双行设置的交错方式排列，则当移除和插入SD存储卡100时，连接器侧上用于高速模式的端子在卡侧用于正常模式的插脚之间穿过。在这种情况下，连接器侧上的端子可能与目标插脚以外的插脚接合，从而导致故障。而且，当正常SD存储卡插入其中连接器的接触点数目已增加的主设备中时，连接器侧上用于高速模式的端子与下外壳接触，并且如果在这种状态下移除和插入正常SD存储卡，所述下外壳可能磨损。

因此，在插入卡之后，至少主设备侧上连接器的端子中用于高速模式的端子优选地与正常SD存储卡或SD存储卡100接触。换言之，可应用的是主设备侧上的连接器中用于高速模式的端子回缩至端子不与正常状态下的卡接触的位置。并且仅当检测到正常SD存储卡或SD存储卡100插入连接器时，所述端子才移至端子可与SD存储卡接合的位置。在这种情况下，如果插入的卡是正常SD存储卡，则连接器的用于高速模式的端子与下外壳接触。但是，连接器的用于高速模式的端子不会在所述下外壳上滑动，从而不会轻易损坏所述下外壳。而且，当插入或移除卡时，连接器侧上用于高速模式的端子不会在卡侧上的用于正常模式的插脚之间穿过，从而不会轻易发生故障。

可以通过诸如机械、电、磁学或光学方法检测到正常SD存储卡或SD存储卡100插入连接器；但是，任何方法的使用都可以在公知的技术范围内实现，因此省略详细配置说明。

而且，可以应用在连接器侧上区分SD存储卡100和正常SD存储卡，并且仅当插入与高速模式兼容的SD存储卡100时，用于高速模式的端子才与SD存储卡100接合。因此，消除连接器的用于高速模式的端子与正常SD存储卡接触，以防所述下外壳因为与用于高速模式的端子接触而被损坏。

可以通过使SD存储卡100的侧表面的外部形状的至少一部分不同于正常SD存储卡，简单地在连接器侧上区分SD存储卡100和正常SD存储卡。例如，如图7所示，用于识别卡类型的凹口41可以在SD存储卡100的侧表面中提供。如果存在至少一个凹口41，则可以区分SD存储卡100和正常SD存储卡，并且可以通过提供多个凹口41提高识别精确度。

而且，作为在连接器侧上区分SD存储卡100和正常SD存储卡的另一配置，如图8A和8B所示，可以相较于正常SD存储卡扩展用于正常模式的插脚的部分以提供扩展部分42。通过这种配置，可以基于与正常SD存储卡相同的区域(正常区域)与要扩展的区域(扩展区域)之间的电导或非电导区分是否是正常SD存储卡。换言之，对于正常SD存储卡，不扩展用于正常模式的预定插脚，以便正常区域和扩展区域之间没有电流传导。另一方面，对于与高速模式兼容的SD存储卡100，扩展用于正常模式的预定插脚，以便正常区域和扩展区域之间导电。

在上面的说明中，其中针对高速模式提供从第10至第17的八个插脚的配置作为一个实例；但是，如图9所示，可以通过再添加一个插脚，为未来的功能扩展做准备。

通过这种方式，根据本实施例，在SD存储卡100中，以与正常SD存储卡相同的设置提供被指定与正常SD存储卡相同的功能的用于正常模式的插脚，以便可以保持与只与正常SD存储卡兼容的主设备的兼容性。而且，可以使用用于高速模式的插脚执行通过差分信号进行的高速数据传输。此外，通过更改到高速模式下的不同功能，可以将用于正常模式的一些现有插脚用作差分时钟插脚对，以便不需要针对差分时钟传输提供新插脚，借此对电路基底7的布线布局的限制与新提供所有用于高速模式的插脚的情况相比更小。因此，可以在保持与正常主设备的兼容性的同时实现数据高速传输，并且对上面安装半导体存储器的电路基底7的布线布局的限制是小的。

[第二实施例]

图10A是示出根据第二实施例作为半导体存储卡的SD存储卡的外观的图表。图10A示出从下外壳2侧看去SD存储卡100的外观。SD存储卡100包括用于正常模式的第1至第9插脚，以及用于高速模式的第10至第16和第18至第23插脚。

第10至第16和第18至第23插脚是仅在高速模式下使用的插脚，第10至第16插脚类似于上述第一实施例。第18插脚被指定D2+、第19插脚被指定D2-，第20插脚被指定GND，第21插脚被指定D3+，第22插脚被指定D3-，以及第23插脚被指定GND。省略被指定Vcc2的第17插脚。在本实施例中，包括用于差分信号的四个邻近插脚对(由第11插脚和第12插脚构成的插脚对，由第14插脚和第15插脚构成的插脚对，由第18插脚和第19插脚构成的插脚对，以及由第21插脚和第22插脚构成的插脚对)，并且每个插脚对被设置为由GND夹住。用于差分信号的插脚对分别具有一个通道的数据传输功能，以便SD存储卡100总共具有四个通道的数据传输功能。因此，与第一实施例相比，可以进一步提高数据传输速度。

如图10B所示，可以通过在多个行中设置用于高速模式的插脚而进一步增加通道数(图10B中的六个通道)。也是在这种配置中，每个用于差分信号的插脚对被设置为由位于两侧上的GND夹住。

通过这种方式，可以借助进一步增加用于高速模式的差分信号插脚对的数目来进一步提高数据传输速度。

在该实例中，介绍了其中针对差分信号设置第18至第23插脚的配置作为实例；但是，无需指出，所述插脚也可以用于其他目的。

其他实施例与第一实施例类似，因此省略了重复的介绍。

[第三实施例]

图11是示出根据第三实施例作为半导体存储卡的SD存储卡的外观的图表。图11示出从下外壳2侧看去SD存储卡100的外观。SD存储卡100包括用于正常模式的第1至第9插脚和用于高速模式的第10至第17插脚。每个插脚的功能类似于第一实施例。

在上述第一实施例中，所示的配置作为实例，其中用于正常模式的插脚与用于高速模式的插脚分开，并且在它们之间设置有存储控制器12；但是，本发明并不限于此类设置，用于正常模式的插脚可以与用于高速模式的插脚相互靠近设置以便实现所需的数据传输速度。

用于高速模式的插脚通过在下外壳2中提供薄部分以及以类似于用于正常模式的插脚的方式在该部分中形成开口而暴露在外；但是，当配置使得用于高速模式的插脚靠近用于正常模式的插脚设置时(如图12A所示)，可以应用的是围绕每个用于高速模式的插脚的部分变为正常的厚部分72。而且，在插入主设备方向的向后侧上提供用于高速模式的插脚以对应于用于正常模式的插脚时(如图12B所示)，通过扩展用于正常模式的插脚的凹槽型薄部分73并形成用于暴露其中用于高速模式的插脚的开口，使得加工用于模制下外壳2的模子变得更容易。此外，如图12C所示，通过形成凹槽型薄部分73以容纳用于正常模式的插脚和用于高速模式的插脚，使得加工用于模制下外壳2的模子变得更容易。但是，从防止降低SD存储卡100的强度和不正确地与连接器侧上的插脚接合的角度来看，薄部分73优选地小于图12A中所示的大小。但是，可以在综合考虑下外壳2的材料的硬度、可加工性以及类似条件的情况下确定薄部分73的形状。

其他实施例与上述第一实施例类似，因此省略了重复的介绍。

在上述每个实施例中，所示的配置作为实例，其中用于高速模式的插脚以与用于正常模式的插脚沿相同的方向设置；但是，用于高速模式的插脚的设置方向不限于本发明所述的设置，并且如图13所示，用于高速模式的插脚可以在与用于正常模式的插脚沿不同的方向设置。

图12D是图12C的修改实例。如图12D所示，第10插脚、第13插脚和第17插脚被指定(GND)，第14插脚被指定Vcc2(电源)、第11插脚被指定D0+(差分数据+)，第12插脚被指定D0-(差分数据-)，第15插脚被指定D1+(差分数据+)，以及第16插脚被指定D1-(差分数据-)。第1至第9插脚与图11中的指定相同。在用于高速模式的插脚中，GND插脚和电源插脚的尺寸大于差分数据插脚的尺寸。因此，可以可靠地提供GND和电源，并且差分数据插脚的寄生电容可以很小以允许执行高速操作。而且，用于正常模式的电源插脚(第4插脚)和用于高速模式的电源插脚(第14插脚)被设置为相互邻近，以便第4插脚和第14插脚之间的潜在电势差变小。换言之，通过插脚设置，使得电源插脚和GND插脚之间的距离变大。因此，可以减少插脚之间的漏电电流。

图12E是图12B所示的用于高速模式的插脚的修改实例。如图12E所示，差分数据插脚与用于高速模式的插脚中的GND插脚或电源插脚相比尺寸变小，因此用于正常模式的插脚之间的间距(pitch)变得不同于用于高速模式的插脚之间的间距。因此，在用于正常模式的插脚和用于高速模式的插脚之间的间距匹配的区域中提供薄部分73。在图12E的实例中，在薄部分73中提供差分数据插脚，并且在一个区域中包含夹住用于高速模式的插脚中的差分数据插脚的GND或电源插脚。

如上所述，根据实施例，可以获得提供半导体存储卡的效果，所述半导体存储卡能够在保持与正常主设备的兼容性的同时执行数据高速传输，并且对上面安装半导体存储器的电路基底的布线布局的限制很小。

尽管已描述特定实施例，但是这些实施例仅出于举例的目的给出，并非旨在限制本发明的范围。实际上，此处描述的新颖实施例可以通过其他各种方式实现；此外，可以在不偏离本发明的精神的情况下，对此处描述的实施例的形式做出各种省略、替换和更改。所附权利要求及其等同物旨在涵盖此类位于本发明的范围和精神之内的形式或修改。

Claims (19)

1.一种半导体存储卡，包括安装在基底一个表面上的半导体存储器和安装在所述基底另一表面上并控制所述半导体存储器的控制器，所述半导体存储卡能够在第一和第二模式下操作，其中所述第二模式下的数据传输速度高于所述第一模式，所述半导体存储卡包括：

第一插脚组，其包括多个呈直线设置在插入连接器方向一侧的末端部分上的插脚，所述第一插脚组在所述第一模式下用作四个数据插脚、一个命令插脚、一个电源插脚、一个时钟插脚以及两个接地插脚，并且所述第一插脚组中的一部分在所述第一和第二模式下使用；以及

第二插脚组，其包括多个插脚，所述多个插脚包含至少两个用于差分信号的插脚对，所述第二插脚组被设置为使得接地定位在用于差分信号的插脚对中每个插脚对的两侧，并且只在所述第二模式下使用，其中

在所述第二模式下，在配置所述第一插脚组的各个插脚当中，在所述第一模式下用作数据插脚、命令插脚和时钟插脚的插脚中的任何两个邻近插脚更改为用于差分时钟信号的插脚对以作为用于差分时钟信号的插脚对执行功能，并且所述第一插脚组中的剩余插脚的功能被停止。

2.如权利要求1中所述的半导体存储卡，其中所述第二插脚组在与所述第一插脚组近似相同的方向上设置在接近插入方向上的中央并且接近插入方向相对侧的末端的位置。

3.如权利要求2中所述的半导体存储卡，其中设置所述第二插脚组以便被分为在插入方向上的多个行。

4.如权利要求1中所述的半导体存储卡，其中所述第一插脚组和所述第二插脚组被设置为夹住所述基底上的安装有所述控制器的区域。

5.如权利要求1中所述的半导体存储卡，其中形成所述第二插脚组的每个插脚被设置为不具有在与所述插入方向垂直的方向上的相对于形成所述第一插脚组的插脚的偏移。

6.如权利要求1中所述的半导体存储卡，其中所述第二插脚组被设置在与所述第一插脚组不同的方向上。

7.如权利要求1中所述的半导体存储卡，其中所述第二插脚组被设置在与所述第一插脚组近似相同的方向上并接近所述第一插脚组。

8.如权利要求7中所述的半导体存储卡，进一步包括上外壳和容纳所述基底的下外壳，其中

所述下外壳包括位于与其中形成所述第一和第二插脚组的区域面对的区域中的薄部分；以及

所述第一和第二插脚组通过所述薄部分上设置的开口暴露在外壳之外。

9.如权利要求8中所述的半导体存储卡，其中针对所述第一和第二插脚组中所有插脚共同提供所述薄部分。

10.如权利要求8中所述的半导体存储卡，其中形成所述第二插脚组的每个插脚被相对于形成所述第一插脚组的插脚在插入方向上邻近地设置，并且其中针对在插入方向上邻近的多个插脚共同形成所述薄部分。

11.如权利要求1中所述的半导体存储卡，其中形成所述第二插脚组的每个插脚的面积小于形成所述第一插脚组的每个插脚的面积。

12.如权利要求1中所述的半导体存储卡，其中连接所述第二插脚组中用于差分信号的各个插脚和所述控制器的布线在所述基底上形成以具有近似相等的长度。

13.如权利要求1中所述的半导体存储卡，其中连接所述第二插脚组中用于差分信号的各个插脚和所述控制器的布线针对每个插脚对在所述基底上近似平行地形成。

14.如权利要求1中所述的半导体存储卡，其中连接所述第二插脚组中用于差分信号的各个插脚和所述控制器的布线具有近似相等的长度并且针对每个插脚对在所述基底上近似平行地形成。

15.如权利要求1中所述的半导体存储卡，其中连接所述第一插脚组中四个数据插脚中的每个插脚和所述控制器的每条布线、连接所述时钟插脚和所述控制器的布线、以及连接所述命令插脚和所述控制器的布线在所述基底上形成以具有近似相等的长度。

16.如权利要求1中所述的半导体存储卡，进一步包括容纳所述基底的外壳，其中

所述外壳侧表面的外形至少在一部分不同于专用于所述第一模式的半导体存储卡的外壳。

17.如权利要求16中所述的半导体存储卡，其中所述外壳包括区别于专用于所述第一模式的所述半导体存储卡的外壳的凹口。

18.如权利要求1中所述的半导体存储卡，其中所述第一插脚组中至少一个插脚的面积大于与专用于所述第一模式的半导体存储卡的具有相同功能的插脚。

19.如权利要求1中所述的半导体存储卡，其中所述半导体存储器为NAND型闪速存储器。

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