JPWO2006033156A1 - 半導体装置 - Google Patents

Abstract

半導体装置は外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。電源供給用端子（ＶＣＣ，ＶＳＳ）は、抜き出し検出用端子がホスト装置の対応端子から離脱してから所定時間以上ホスト装置の対応端子と接触を維持することができる長さを有し、前記抜き出し検出用端子よりも抜き出し方向に長く形成される。前記電源供給用端子は電源端子及びグランド端子であり、前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない。電源遮断までに必要な時間の確保が容易であるから、動作途上での電源遮断時に動作電源を補償するためのコンデンサを必要としない。

Description

本発明は、メモリカード、或いは不揮発性メモリチップにＩＣカード用マイクロコンピュータなどを搭載したマルチファンクションカードに代表されるカードデバイスなどの半導体装置に関し、特に、動作中にホスト装置から抜き出されて電源供給が遮断されることによる不都合の解消に適用して有効な技術に関する。

特許文献１にはカードスロットに対するカードデバイスの装着及び抜き出し検出にカードデバイス内でプルダウンされた検出端子とカードスロット内部でプルアップされた端子とを用いることが記載される。カードスロットにカードデバイスが装着されると、検出端子がカードスロットの対応端子に接触してカードスロット内部の対応端子の電位をグランドに引く。カードスロット側でこれを検出することによってカードデバイスへの動作電源の供給を開始する。カードが抜き出されたときはカードデバイスの検出端子がカードスロットの対応端子から離脱することによって当該対応端子が電源電圧にされ、カードスロット側でこれを検出することにより、抜き出されたカードデバイスへの電源の供給を停止する。

特開２０００−９９２１５号公報（図５）

しかしながら上記従来技術はカード引き抜きによる電源遮断によってカード側で発生する不都合について考慮されていない。本発明者の検討によれば、フラッシュメモリを搭載したメモリカードでデータの書き換えを行っている最中に動作電源の供給が断たれて、動作が中断されると、データ破壊や回復不可能な特性劣化などを生ずる虞のあることが本発明者によって明らかにされた。例えば、書込み処理前の消去処理の途中で動作電源が遮断されると、過消去状態の不揮発性メモリセルが残る場合がある。ここで不揮発性メモリセルの過消去状態とは、例えば消去ベリファイ動作まで完了したメモリセルが採るべき閾値電圧分布よりも閾値電圧が低くなっている状態をいう。過消去状態の不揮発性メモリセルの選択端子に非選択レベルを与えてもオン状態のままチャネルに電流が流れてしまう。このようなノーマリ・オンの不揮発性メモリセルが存在すると、ビット線を共有する他のメモリセルに対する読出し動作でも誤動作を生ずる。これに対して、本出願人による先の出願（特願２００３−８９６９１）では、カードデバイスの抜き出しによる電源遮断による不都合を比較的容易に解消する技術を提供している。すなわち、カードスロット（カードソケット）に装着されて動作電源の供給を受けるカードデバイスにおいて、カードスロットから引き抜かれるときカードスロット側からの電源供給が遮断される前にカードスロットの所定の端子から分離する検出端子に生ずる電位変化を検出してカード内部に終了処理を指示し、電源供給が完全に遮断される前に自ら終了処理を行うことができるようにしている。

しかしながら、先の出願では、終了処理に必要な時間の確保という観点について十分検討されていなかった。本発明者は、電源供給用端子と抜き出し検出用端子との関係に着眼した。更に、電源遮断に対して一定時間だけ電源供給を補償するコンデンサの併用についても検討した。小型のカードデバイスにあっては比較的小さな占有面積で比較的大きなキャパシタを得るのに好適な電気２重層コンデンサを使用することも考えられるが、内部抵抗が比較的大きく、処理に必要な電流を得難いことが明らかにされた。結局、電源供給用端子と抜き出し検出用端子との関係に着目して必要な処理時間を確保するのが最善であることが明らかになった。

本発明の目的は、ホスト装置からの抜き出しによる電源遮断に対処するための処理時間の確保が比較的容易であり、小型化に資することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体装置は外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。前記外部インタフェース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから所定時間以上前記ホスト装置の対応端子と接触を維持することができる長さを有すると共に、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成される。前記電源供給用端子は電源端子及びグランド端子であり、前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない。

上記より、前記電源供給用端子を抜き出し検出用端子よりも抜き出し方向に長くすれば、電源遮断までの時間を比較的長く採ることが容易である。ホスト装置側のコネクタ端子の配置を変えないようにするにはホスト装置へ挿入する方向に延ばすのがよいが、延長距離に制限を受け易く必要な処理時間を確保できない場合がある。また、半導体装置側における電源供給用端子の長さや形状を変えないで対処するにはホスト装置側のコネクタ端子との接触ポイントを前後２箇所とすれば電源供給用端子の長さを伸ばすのと実質的に同じ効果を得ることができるが、ホスト装置側のコネクタ端子の構成に対して複雑な改良が必要になる。上記手段によれば、電源遮断までに必要な時間の確保が容易で、しかもホスト装置側のコネクタ端子の構成に対して複雑な改良を必要としない。したがって、動作途上での電源遮断時に動作電源を補償するためのコンデンサを必要としない。電源補償用コンデンサを搭載するためのスペースを要しない。小型で比較的大きなキャパシタを得ることができても比較的大きな電流を採るには不適切な電気２重層コンデンサをあえて採用することを要しない。

本発明の具体的な形態として、前記電源端子とグランド端子の間にデカップリングコンデンサが接続されている。デカップリングコンデンサに必要なキャパシタは小さいから、これを搭載することは面積的な負担にならない。

本発明の更に具体的な形態として、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い。少しでも前記電源供給用端子を長くしたい場合には有効である。

〔２〕本発明の別の観点による半導体装置は、外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。前記外部インタフェース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから２．５メータ／秒の抜き出し速度に対して１．０ミリ秒以上ホスト装置の対応端子と接触可能な長さを有する。前記電源供給用端子は電源端子及びグランド端子であり、前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない。

本発明者の検討によると、ホスト装置から半導体装置を抜き出す速度は最高でも２．５メータ／秒を想定すれば十分である。プッシュ・プッシュタイプのカードソケットにバネの弾性力に抗して半導体装置を更に押し込んだ状態でそのまま外に突出させたときの速度を考慮している。このとき、電源遮断までに必要な処理時間を1ミリ秒と見積った。例えば過消去不揮発性メモリセルの閾値電圧を正規消去閾値電圧分布までシフトするのに必要な電圧印加処理時間などを考慮した。この関係から導かれる接触長さを確保することによって、電源遮断までに必要処理時間の確保が可能になる。したがって、上記同様に、動作途上での電源遮断時に動作電源を補償するためのコンデンサを必要としない。電源補償用コンデンサを搭載するためのスペースを要しない。小型で比較的大きなキャパシタを得ることができても比較的大きな電流を採るには不適切な電気２重層コンデンサをあえて採用することを要しない。

本発明の具体的な形態として、前記電源端子とグランド端子の間にデカップリングコンデンサが接続されている。デカップリングコンデンサに必要なキャパシタは小さいから、これを搭載することは面積的な負担にならない。

本発明の更に具体的な形態として、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成されている。上記同様に、電源遮断までに必要な時間の確保が容易で、しかもホスト装置側のコネクタ端子の構成に対して複雑な改良を必要としないという効果を得る。

本発明の更に具体的な形態として、前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長く形成され、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い。少しでも前記電源供給用端子を長くしたい場合には有効である。

〔３〕本発明の更に別の観点による半導体装置は、外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける。前記外部インタフェース端子は、抜き出し方向と交差する方向に２列配置され、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、前記電源供給用端子は、第１列から第２列にまたがる長さを有し、前記抜き出し検出用端子は第1列に配置され、その他の端子は第１列及第２列に配置される。前記電源供給用端子は電源端子及びグランド端子であり、前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない。

上記より、もともと外部インタフェース端子を２列有する場合には、第１列から第２列にまたがるように前記電源供給用端子を形成すれば、電源遮断までの時間を比較的長く採ることが容易である。しかも、２列の端子列を有する場合はもともとカードソケットのコネクタ端子も少なくとも２列であるから前記電源供給用端子との接触も２個で安定的に行うことができ、電源供給の安定化にも容易に対応することができる。したがって、上記同様に、動作途上での電源遮断時に動作電源を補償するためのコンデンサを必要としない。電源補償用コンデンサを搭載するためのスペースを要しない。小型で比較的大きなキャパシタを得ることができても比較的大きな電流を採るには不適切な電気２重層コンデンサをあえて採用することを要しない。

本発明の具体的な形態として、前記電源端子とグランド端子の間にデカップリングコンデンサが接続されている。デカップリングコンデンサに必要なキャパシタは小さいから、これを搭載することは面積的な負担にならない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ホスト装置からの抜き出しによる電源遮断に対処するための処理時間の確保が比較的容易になるから、動作途上での電源遮断時に動作電源を補償するためのコンデンサを搭載するためのスペースが必要なくなり、半導体装置の小型化に資することができる。

本発明の一例に係るメモリカードを示す概略平面図である。 メモリカードの外部インタフェース端子とカードスロットのコネクタ端子との接続例を装着完了状態で示す平面図である。 メモリカードの外部インタフェース端子とカードスロットのコネクタ端子との別の接続例を装着完了状態で示す平面図である。 メモリカードの外部インタフェース端子とカードスロットのコネクタ端子との更に別の接続例を装着完了状態で示す平面図である。 挿抜検出を電圧検出で行うための回路構成を例示する回路図である。 挿抜検出を電流検出で行うための回路構成を例示する回路図である。 外部インタフェース端子を２列で配置した例を示す平面図である。 外部インタフェース端子を２列で配置した別の例を示す平面図である。 メモリカードの飛び出し抑制機構を例示する概略平面図である。 メモリカードの回路部品搭載面を例示する平面図である。 本発明の第２の例に係るマルチファンクションを有するメモリカードのブロック図である。 図１１のメモリカードの外部インタフェース端子の配列を例示する平面図である。 アンテナ端子が大きくなっている点で図１２と相違される外部インタフェース端子の配列を示す平面図である。 アンテナ端子と第２グランド端子の前後の配置が逆になっている点で図１２と相違される外部インタフェース端子の配列を例示する平面図である。 アンテナ端子と第２グランド端子の前後の配置が逆になっている点で図１３と相違される外部インタフェース端子の配列を例示する平面図である。 第２グランド端子を廃止しその分だけアンテナ端子を長くした点で図１２と相違される外部インタフェース端子の配列を例示する平面図である。

符号の説明

１ メモリカード
２ インタフェース制御回路
３ フラッシュメモリ
ＶＳＳ （電源供給用端子）グランド端子
ＶＣＣ （電源供給用端子）電源端子
ＩＮＳ （抜き出し検出用端子）挿抜検出端子
ＶＳＳ２ 第２グランド端子
４ カード基板
５ ケーシング
１０ ＶＣＣに対応するカードソケットのコネクタ端子
１１ ＶＳＳに対応するカードソケットのコネクタ端子
１４ ＩＮＳに対応するカードソケットのコネクタ端子
２３ ホスト装置のカードスロット
３０〜３２ 切り欠き
３３〜３５ 板ばね
３６ 電源配線
３７ グランド配線
３８ デカップリングコンデンサ
４１ メモリカード
４２ カードコントローラ
４３ フラッシュメモリ
４４ ＩＣカードマイコン
ＬＡ，ＬＢ アンテナ接続端子

《メモリカード》
図１には本発明の一例に係るメモリカードが例示される。メモリカード１は、インタフェース制御回路２とフラッシュメモリ３を搭載したカード基板４を有し、搭載面をケーシング５で覆い、搭載面と反対の面には外部インタフェース端子が露出されて構成される。図ではインタフェース制御回路２及びフラッシュメモリ３とカード基板４上の配線は模式的に図示してある。

図１に示される外部インタフェース端子は、グランド端子ＶＳＳ、電源端子ＶＣＣ、第２のグランド端子ＶＳＳ２、シリアルクロック入力端子ＳＣＬＫ、挿抜検出端子ＩＮＳ、バスステータス端子ＢＳ、及びデータ端子ＤＡＴ０〜ＤＡＴ３を有する。グランド端子ＶＳＳ、電源端子ＶＣＣ、第２のグランド端子ＶＳＳ２はインタフェース制御回路２及びフラッシュメモリ３に結合されて動作電源の供給に用いられる。シリアルクロック入力端子ＳＣＬＫ、挿抜検出端子ＩＮＳ、バスステータス端子ＢＳ、及びデータ端子ＤＡＴ０〜ＤＡＴ３はインタフェース制御回路２に結合する。メモリカードは図示を省略するホスト装置のカードスロットに着脱自在に装着されると、前記外部インタフェース端子はカードスロットのコネクタ端子に接触してホスト装置との電気的接続を達成する。これによってメモリカード１にはホスト装置からグランド端子ＶＳＳ、電源端子ＶＣＣ及び第２のグランド端子ＶＳＳ２を介して電源が供給される。メモリカード１は動作電源が供給されると、パワーオンリセットされる。パワーオンリセットされた後、インタフェース制御回路２はホスト装置との間で所定のインタフェースプロトコルに従ったインタフェース制御を行い、また、フラッシュメモリ３に対してファイルメモリアクセスのためのメモリインタフェース制御を行う。尚、前記データ端子ＤＡＴ１〜ＤＡＴ３を用いない動作モードではＤＡＴ０がシリアルデータ入出力端子（ＳＤＩＯ）として機能される。

フラッシュメモリ３は、電気的に消去及び書き込み可能な多数の不揮発性メモリセルがマトリクス配置されたメモリマットを有する。前記不揮発性メモリセルは、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる。例えばワード線に負の高電圧を印加してフローティングゲートから電子をウェル領域に引き抜くことによって消去処理が行なわれ、また、ワード線電圧に正の高電圧を印加してドレイン領域からフローティングゲートへホットキャリアを注入して書込み処理が行なわれる。消去処理と書込み処理ではその後のコントロールゲートから見た閾値電圧が相違され、この相違により情報記憶を行う。不揮発性メモリセルのドレイン電極は対応するビット線に、ソース電極は対応するソース線に結合される。データ読み出し動作またはベリファイ動作では、ビット線を共有する不揮発性メモリセルのうち一つのメモリセルのコントロールゲートにワード線を介して選択レベルが与えられ、ビット線を共有するその他の不揮発性メモリセルのコントロールゲートにはワード線を介して非選択レベルが与えられ、選択レベルが与えられた不揮発性メモリセルの閾値電圧が選択レベルよりも低い場合と高い場合に応じて読み出しデータの論理値が決まる。このとき、ビット線を共有する不揮発性メモリセルの中に一つでもノーマリ・オンの不揮発性メモリセルがあると正常な読み出し動作を行うことができない。ノーマリ・オンの不揮発性メモリセルとは、非選択レベルよりも低い閾値電圧を持つ不揮発性メモリセル、すなわち、過消去状態の不揮発性メモリセルである。

インタフェース制御回路２はフラッシュメモリ３をハードディスク互換のファイルメモリとしてアクセス制御する。例えば、フラッシュメモリ３のデータ領域をセクタ単位でアクセス可能にアドレス管理を行うと共に、不良セクタに対する代替セクタの割り当て制御などを行う。フラッシュメモリ３に対するアクセスでは、物理アドレスを用いて、消去処理、書込み処理、読み出し処理のアクセス制御を行う。

《電源供給用端子》
前記外部インタフェース端子は、特に制限されないが、カード基板４上で導電パターンのエッチングによって整形されている。第２のグランド端子ＶＳＳ２、シリアルクロック入力端子ＳＣＬＫ、挿抜検出端子ＩＮＳ、バスステータス端子ＢＳ、及びデータ端子ＤＡＴ０〜ＤＡＴ３は夫々同じ大きさで一列に等間隔で配列されている。図１においてＡ方向がメモリカード１をホスト装置に装着するときの挿入方向になる。グランド端子ＶＳＳ及び電源端子ＶＣＣは、前記挿入方向Ａとは反対方向に長く形成されている。

図２にはメモリカード１の外部インタフェース端子とカードスロットのコネクタ端子との関係が例示される。１０は電源端子ＶＣＣに対応するコネクタ端子、１１はグランド端子ＶＳＳに対応されるコネクタ端子、１２〜１４はその他の外部インタフェース端子を代表してシリアルクロック入力端子ＳＣＬＫ、データ端子ＤＡＴ３及び挿抜検出端子ＩＮＳに対応するコネクタ端子を示す。外部インタフェース端子との接触点は各コネクタ端子１０〜１４の先端部になる。電源供給用コネクタ端子１０，１１と電源供給用端子ＶＣＣ，ＶＳＳとの接触点は他のコネクタ端子と対応する外部インタフェース端子１２〜１４との接触点に対して距離Ｄだけ挿入方向Ａとは反対方向に離れている。したがって、メモリカード１の挿入時は、電源供給用端子ＶＣＣ，ＶＳＳは他の外部インタフェース端子よりも距離Ｄに対応する接触時間分だけ早く対応するコネクタ端子に接続する。メモリカード１の抜き取り時は、電源供給用端子ＶＣＣ，ＶＳＳは他の外部インタフェース端子よりも距離Ｄに対応する接触時間分だけ遅く対応するコネクタ端子から離脱する。要するに、他の外部インタフェース端子がカードソケットのコネクタ端子から離脱した後、距離Ｄに対応する接触時間分だけ電源遮断を遅らせることができる。

上述の如く、グランド端子ＶＳＳ及び電源端子ＶＣＣを、前記挿入方向Ａとは反対方向に長く形成すれば、電源遮断までの時間を比較的長く採ることが容易である。これに対し、ホスト装置側のコネクタ端子の配置を変えないようにするには挿入方向（Ａ方向）に延ばすのがよいが、延長距離に制限を受け易く必要な処理時間を確保できない場合がある。また、メモリカードの電源供給用端子の長さや形状を変えないで対処するにはホスト装置側のコネクタ端子との接触ポイントを前後２箇所とすれば電源供給用端子の長さを伸ばすのと実質的に同じ効果を得ることができるが、ホスト装置側のコネクタ端子の構成に複雑な改良が必要になってしまう。したがって、グランド端子ＶＳＳ及び電源端子ＶＣＣを、メモリカード１の挿入方向Ａとは反対方向に長く形成することにより、電源遮断までに必要な時間の確保が容易で、しかもホスト装置側のコネクタ端子の構成に対して複雑な改良を必要としない。

図３にはメモリカードの外部インタフェース端子とカードスロットのコネクタ端子との別の例が示される。電源端子ＶＣＣ対応のコネクタ端子１０Ａ，１０Ｂを先端をずらして２本設け、同じくグランド端子ＶＳＳ対応のコネクタ端子１１Ａ，１１Ｂを先端をずらして２本設けた。短い方のコネクタ端子１０Ａ，１１Ａは他のコネクタ端子の先端と同じ位置といされ、長い方のコネクタ端子１０Ｂ，１１Ｂの先端は短い方のコネクタ端子１０Ａ，１１Ａの先端から距離Ｄ離れている。この場合も図２と同じように、メモリカード１の挿入時は、電源供給用端子ＶＣＣ，ＶＳＳは他のインタフェース端子よりも距離Ｄに対応する接触時間分だけ早く対応するコネクタ端子に接続する。カードの抜き取り時は、電源供給用端子ＶＣＣ，ＶＳＳは他のインタフェース端子よりも距離Ｄに対応する接触時間分だけ遅く対応するコネクタ端子から離脱する。特に、電源とグランドの夫々において電源の供給ポイント（電源供給用端子と対応するコネクタ端子との接続点）が各２箇所になるので、メモリカード１装着後の電源供給の安定性を向上させることができる。

図４にはメモリカードの外部インタフェース端子とカードスロットのコネクタ端子との更に別の例が示される。電源端子ＶＣＣ対応のコネクタ端子１０Ｃ，１０Ｄを先端をずらして２本設け、同じくグランド端子ＶＳＳ対応のコネクタ端子１１Ｃ，１１Ｄを先端をずらして２本設けた点は図３と同じであるが、短い方のコネクタ端子１０Ｃ，１１Ｃは他のコネクタ端子の先端から距離Ｄだけ離れ、長い方のコネクタ端子１０Ｄ，１１Ｄの先端は短い方のコネクタ端子１０Ｃ，１１Ｃの先端から更に距離Ｆだけ離れている。メモリカード１の挿入時は、電源供給用端子ＶＣＣ，ＶＳＳは他の外部インタフェース端子よりも距離Ｄ＋Ｆに対応する接触時間分だけ早く対応するコネクタ端子に接続する。カードの抜き取り時は、電源供給用端子ＶＣＣ，ＶＳＳは他のインタフェース端子よりも距離Ｄ＋Ｆに対応する接触時間分だけ遅く対応するコネクタ端子から離脱する。要するに、他のインタフェース端子がカードソケットのコネクタ端子から離脱した後、距離Ｄ＋Ｆに対応する接触時間分だけ電源遮断を遅らせることができる。カードソケットにメモリカード１を装着完了した状態において電源とグランドの夫々において電源の供給ポイントは各１箇所ではあるが、その距離Ｄ＋Ｆの分だけ時間差を大きくすることができる。

上記電源供給用端子１０，１１を長くすることによってカード挿抜時に前記時間差を得ることができる。装着時は、その時間差をもって早くメモリカードのパワーオンリセットを行い、抜き取り時は、その時間差分だけ早い挿抜検出から電源遮断までに途中の処理を終了させるための終了処理を行う。終了処理の詳細については後述する。特に本発明では後者の終了処理に必要な時間差を考慮して電源供給用端子１０，１１の長さを決めている。本発明者の検討によると、ホスト装置からメモリカード１を抜き出す速度は最高でも２．５メータ／秒を想定すれば十分である。プッシュ・プッシュタイプのカードソケットにバネの弾性力に抗して半導体装置を更に押し込んだ状態でそのまま外に突出させたときの速度を考慮している。このとき、電源遮断までに必要な処理時間を１ミリ秒と見積った。例えば過消去不揮発性メモリセルの閾値電圧を正規消去閾値電圧分布までシフトするのに必要な電圧印加処理時間などを考慮した。この関係から導かれる接触長さを確保することによって、電源遮断までに必要処理時間の確保が可能になる。すなわち、前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから２．５メータ／秒の抜き出し速度に対して１．０ミリ秒以上ホスト装置の対応端子と接触可能な長さを有する。例えば、前記抜き出し速度を２．５メータ／秒として、電源遮断までに必要な処理時間を１ミリ秒とすると、図２及び図３におけるＤを２．５ミリメータ、図４におけるＤ＋Ｆが２．５ミリメータとする。

図５には挿抜検出のための回路構成が例示される。挿抜検出端子ＩＮＳに対応されるカードスロットのコネクタ端子１４はホスト装置２３の内部で抵抗２１を介してプルアップされている。メモリカード１内部では挿抜検出端子ＩＮＳは抵抗２２を介してグランド端子ＶＳＳ、ＶＳＳ２に接続される。メモリカード１自らでカードスロットからの抜き出しを検出可能にするために、例えば挿抜検出端子ＩＮＳにはアンプ２０の入力が結合され、その出力を用いて抜き出しを判定する。コネクタ端子１４はフローティングの状態では電源電圧ｖｃｃにプルアップされている。メモリカード１を挿入してコネクタ端子１４に挿抜検出端子ＩＮＳが接触すると、抵抗２１と２２の分圧比で決まるローレベルにされる。これをホスト装置２３が検出することによりメモリカード１の装着を認識する。前記アンプ２０はそのローレベルとグランド電圧ｖｓｓとの間のレベルを入力閾値電圧として有し、入力電圧が入力閾値電圧よりも低ければローレベル、高ければハイレベルを出力する。メモリカード１の抜き取りによってコネクタ端子１４から挿抜検出端子ＩＮＳが離脱すると、アンプ２０の入力が回路のグランド電圧ｖｓｓとなり、アンプ２０の出力反転によってインタフェース制御回路２はメモリカード１の抜き取りを認識することができる。

図６には挿抜検出のための別の回路構成が例示される。挿抜検出端子ＩＮＳに対応されるカードスロットのコネクタ端子は図５と同様にホスト装置の内部で抵抗２１を介してプルアップされている。メモリカード１内部では挿抜検出端子ＩＮＳは差動アンプ２４の反転入力端子（−）に接続される。差動アンプ２４の出力端子は抵抗２５を介して反転入力端子（−）に負帰還される。差動アンプの非反転入力端子（＋）にはグランド端子ＶＳＳ、ＶＳＳ２が接続される。この負帰還差動アンプ２４の出力電圧Ｖｏｕｔは反転入力端子（−）に供給される電流をｉ、負帰還抵抗２４の抵抗値をＲとすると、Ｖｏｕｔ＝−ｉ・Ｒとなる。この負帰還差動アンプ２４により挿抜検出端子ＩＮＳに供給される電流の有無を検出することができ、これによって、ホスト装置のコネクタ端子とメモリカードの挿抜検出端子ＩＮＳとの接触・離脱を検出可能になる。

図７には外部インタフェース端子を２列で配置した例を示す。ＴＭＬは第２列目の外部インタフェース端子である。外部インタフェース端子ＴＭＬは、例えば、並列データ入出力ビット数を増やす場合に増設したデータ端子、或いはメモリカード１にセキュリティー用のＩＣカード用マイクロコンピュータを搭載したときのインタフェース端子とされる。第１列目の外部インタフェース端子は図１と同じである。

図８には外部インタフェース端子を２列で配置した別の例を示す。図７との相違点は第１列の電源供給用端子の配置である。図１及び図７と比べれば明らかなように、電源供給用端子ＶＳＳ，ＶＣＣをカード挿入方向に距離Ｇだけずらして配置している。これは、第２列目の外部インタフェース端子ＴＭＬを増設することによってその間の配線スペースが小さくなって不都合があるような場合に少しでもその間の配線スペースを大きくするためである。また図7と比べれば明らかなように電源供給用端子ＶＳＳ，ＶＣＣを他の外部インタフェース端子に比べて太らせてある。このようにすることにより、上記電源供給用端子のコネクタ端子を２つの接点で構成するときに、コネクタ端子の製造を容易にすることができる。

図９にはメモリカードの飛び出し抑制機構が例示される。メモリカード１の両側面には切り欠き３０〜３２が形成されている。ホスト装置のカードスロット２３にはメモリカード１の側面に弾性的に接触する板ばね３３〜３５が片持ちで支持されている。メモリカード１がカードスロット２３に装着完了された状態（Ａ）において、前記板ばね３４，３５が切り欠き３１，３２に入り込んでメモリカード１を位置決めする。前記板ばね３３はメモリカード１の側面に押圧力を作用している。カードスロット２３は、例えば押し込み操作でカードの装着・離脱を許容する所謂プッシュ・プッシュ形態の構成を有する。すなわち、ばねの押圧力に抗して挿入されたメモリカードの変移によりばねを圧縮してトグルラッチでラッチし、その後でメモリカードを僅かに押し込むことによってトグルラッチによるラッチを外してばねの弾性力でメモリカードを排出方向に付勢する構成を有する。図９の装着状態（Ａ）からメモリカードを挿入方向に僅かに押してメモリカードに排出方向の付勢力が作用された直後の状態（Ｂ）では、３個の板ばね３３〜３５がメモリカード１の側面に弾性的に接触して、摺動抵抗を作用し、メモリカード１が勢い良く飛び出してしまうことを抑制する。これは、ホスト装置からメモリカード１を抜き出すときの最高速度を遅くするように寄与する。前記終了処理時間に比較的長い時間を要する場合には、前記距離Ｄ、Ｄ＋Ｆを短くするように作用する。

《終了処理》
メモリカードの抜き取り時における終了処理について説明する。前記終了処理は、例えば消去及び消去ベリファイ処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理（書き上げ処理とも称する）である。ここで、フラッシュメモリ３に対する書き上げ処理の指示はリセット信号（図示を省略）によって行われる。すなわち、フラッシュメモリ３は消去及び消去ベリファイ処理の途中でリセット信号がアサートされると、書き上げ処理を行う。例えばフラッシュメモリにおいて消去処理がワード線単位の不揮発性メモリセルに対して行なわれるとすると、書き上げ処理は消去処理対象とされる不揮発性メモリセルに対して軽い書き込みを行う処理とされる。軽い書き込みとは、書き込み高電圧印加時間を通常の書き込み処理よりも短くする書き込み処理であり、消去対象のメモリセルのうち、しきい値電圧が負電圧となっているメモリセルのしきい値電圧を正電圧にまで高くする処理である。ワード線単位で消去処理が行われる場合に、ワード線に書込電圧を印可した場合、しきい値電圧が負電圧となっているメモリセルでは電荷を蓄積する電荷蓄積層に印可される電位差が、しきい値電圧が正電圧となっているメモリセルの電荷蓄積層に印可される電位差に比べて大きくなるため、しきい値電圧が負電圧となっているメモリセル程、早く書込が行われることになる。書き上げ処理では過消去状態特にしきい値電圧が負電圧状態になっているメモリセルのしきい値電圧を正電圧にすることが目的であるため、通常の書込処理よりも書込電圧の印加時間は短くて良い。これにより、メモリカード１は、電源供給が完全に遮断される前に、データの書込み途中で不所望な電源遮断が発生しても過消去状態のメモリセルが残らないように、自らで処理を行うことができる。書き上げ処理時間を短くするには可能な範囲で印加電圧を高くすればよい。

別の終了処理は、記憶領域の認識に必要な管理領域に対する情報記憶を完了する処理である。ファイルメモリにおけるＦＡＴ（ファイル・アロケーション・テーブル）若しくはセクタ管理領域は電源投入によって読み出し可能であることが保証されなければならない。例えばセクタ管理領域には論理アドレス（セクタアドレス）とメモリアドレスの対応、セクタの有効性や不良セクタに対する代替アドレスなどが格納されている。終了処理として、書き換え対象セクタに関するＦＡＴ若しくはセクタ管理領域の情報記憶を完了することにより、そのような領域のデータが不完全なまま処理が中断されることによってセクタなどの記憶領域の認識が不可能になってしまう事態を抑制することができる。例えば消去対象セクタのセクタ管理領域もセクタ消去と一緒に消去される場合を想定すると、この終了処理を行わない場合には当該セクタの認識が完全に不可能になる場合も予想される。終了処理の指示もフラッシュメモリ３に対するリセット信号として与えられればよい。このリセット信号がアサートされたとき消去処理又は書き込み処理中であれば上記ＦＡＴ若しくはセクタ管理領域に対する情報記憶を完了する終了処理を行えばよい。

また、別の終了処理は、閾値電圧の初期化処理後における途中の情報記憶を完了する処理である。例えば、リセット信号がアサートされたとき消去処理又は書き込み処理中であれば、書き込み途中のセクタに対する書き込み処理を完了し、当該セクタ管理領域には当該セクタが有効であることを示す管理情報をセットする。消去後にホスト側で指示した書き込み処理を完了することができるから、電源の再投入によって書き込みリトライなどの処理を行わずに済む。

《コンデンサフリー》
上述の如く、前記電源供給用端子ＶＣＣ，ＶＳＳを抜き出し検出用端子ＩＮＳよりも抜き出し方向に長くすれば、電源遮断までの時間を比較的長く採ることが容易である。したがって、動作途上での電源遮断時に動作電源を補償するために前記電源端子ＶＣＣに接続する電源配線とグランド端子ＶＳＳに接続するグランド配線との間に電源補償用コンデンサを搭載することを必要としない。したがって電源補償用コンデンサを搭載するためのスペースを要しない。小型で比較的大きなキャパシタを得ることができても比較的大きな電流を採るには不適切な電気２重層コンデンサをあえて採用することも必要ない。

図１０にはメモリカード１の回路部品搭載面が示される。配線として電源配線３６とグランド配線３７が代表的に示される。電源配線３６とグランド配線３７との間には前述の如く電源補償用コンデンサは接続されていない。この例では、電源配線３６とグランド配線３７との間にチャタリング低減機能を有する２個のデカップリングコンデンサ３８が接続されている。前記デカップリングコンデンサ３８に必要なキャパシタは小さいから、これを搭載することは面積的な負担にならない。

《マルチファンクションメモリカード》
図１１には本発明の第２の例に係るマルチファンクションを有するメモリカードのブロック図が例示される。同図に示されるメモリカード４１は、例えば、情報記憶機能、そして暗号化・復号処理及び認証処理などを伴うセキュリティー機能などの、マルチファンクションを提供する。セキュリティー機能は例えばクレジットカードによる決済や交通機関における課金等に利用される。

メモリカード４１は、複数個の外部端子が形成された配線基板に、カードコントローラ４２と、前記カードコントローラ４２に内部バス４５で接続された電気的に書き換え可能な不揮発性記憶装置例えばフラッシュメモリ４３と、前記カードコントローラ４２に内部バス４６で接続されたセキュリティコントローラとしてのＩＣ（インテグレーテッド・サーキット）カード用マイクロコンピュータ（ＩＣカードマイコンとも称する）４４が搭載される。特に制限されないが、前記カードコントローラ４２、フラッシュメモリ４３、及びＩＣカードマイコン４４は夫々個別の半導体集積回路チップで構成されている。

カードコントローラ４２は、例えばマルチメディアカード規格準拠のメモリカードとしての外部インタフェース機能、フラッシュメモリをその仕様に応じてファイルメモリとしてアクセスするメモリインタフェース機能、そしてメモリカードコマンド等を用いてＩＣカードマイコンとインタフェースするＩＣカードマイコンインタフェース機能を持つ。

フラッシュメモリ４３は、特に図示はしないが、電気的に消去及び書き込み可能な不揮発性メモリセルを有する。不揮発性メモリセルは、特に図示はしないが、フローティングゲートを有する所謂スタックドゲート構造、或いはＯＮＯ（オキサイド・ナイトライド・オキサイド）ゲート絶縁膜を備えたメモリトランジスタ部と選択トランジスタ部から成る所謂スプリットゲート構造を有する。前記不揮発性メモリセルは、前記フローティングゲート等に電子が注入されると閾値電圧が上昇し、また、前記フローティングゲート等から電子を引き抜くと閾値電圧が低下する。前記不揮発性メモリセルは、データ読み出しのためのワード線電圧に対する閾値電圧の高低に応じた情報を記憶することになる。フラッシュメモリ４３は、カードコントローラ４２の制御によって、不揮発性メモリセルに記憶された情報の読み出し、不揮発性メモリセルに対する情報の格納（例えば書込み）、及不揮発性メモリセルの記憶情報の初期化（例えば消去）が可能にされる。

ＩＣカードマイコン４４は、特に図示はしないがＣＰＵとその動作プログラム及び認証に利用する制御情報など保有する不揮発性メモリを備え、その動作プログラムに従って認証処理や暗号化・復号処理等を行う。ＩＣカードマイコン４４には、それ単独で外部と接触インタフェースを行なうもの、或いは非接触インタフェースを行なうもの、または双方のインタフェースが可能なデュアルインタフェースを行なうものを採用することができる。ここでは、非接触インタフェースを採用し、例えばデータ入出力、クロック入力、リセット信号入力を端子ＬＡ，ＬＢに接続するアンテナを用いた高周波通信で行う。非接触インタフェースで動作をする場合、ＩＣカードマイコン４４はアンテナ端子（ＬＡ，ＬＢ）に接続されるアンテナから電力が供給されて動作する。

メモリカード４１は外部インタフェース端子としてＣ１〜Ｃ５，Ｃ６，Ｃ６Ａ，Ｃ６Ｂ，Ｃ７〜Ｃ１３の外部端子を有する。ここでは８ビット並列データ入出力可能な例とされ、Ｃ１はデータ端子ＤＡＴ３、Ｃ７〜Ｃ９はデータ端子ＤＡＴ０〜ＤＡＴ２、Ｃ１０〜Ｃ１３はデータ端子ＤＡＴ４〜ＤＡＴ７、Ｃ２はコマンド端子ＣＭＤ、Ｃ５はクロック端子ＣＬＫ、Ｃ４は電源端子ＶＣＣ、Ｃ３はグランド端子ＶＳＳ、Ｃ６は第２のグランド端子ＶＳＳ２、Ｃ６Ａ，Ｃ６Ｂはアンテナ端子ＬＡ，ＬＢである。第２のグランド端子ＶＳＳ２はメモリカードにおいてカード挿抜検出に利用される。

図１２にはメモリカード４１の外部インタフェース端子の配列が例示される。外部インタフェース端子はメモリカード４１の挿入方向Ａに対して交差する方向に２列で形成される。電源供給用端子ＶＳＳ，ＶＣＣは２列にまたがって形成されている。カードスロットのコネクタ端子は第１列目のインタフェース端子に対応するものは、第２列目のインタフェース端子に対応するものよりもカード挿入方向前方になっている。もともと外部インタフェース端子を２列有する場合には、第１列から第２列にまたがるように前記電源供給用端子ＶＣＣ，ＶＳＳを形成すれば、電源遮断までの時間を比較的長く採ることが容易である。しかも、２列の端子列を有する場合はもともとカードスロットのコネクタ端子も少なくとも２列であるから前記電源供給用端子ＶＳＳ，ＶＣＣとの接触も各々２個で行うようにするのは容易であり、電源供給の安定化にも容易に対応することができる。図１１及び図１２の例では専用端子として挿抜検出用端子が設けられていない。ここでは第２グランド端子ＶＳＳ２を挿抜検出に利用する。すなわち、電源端子ＶＣＣと第２グランド端子ＶＳＳ２を高抵抗で接続する。メモリカード４１がカードスロットに装着された状態では第２のグランド端子ＶＳＳ２のレベルはグランド電位になっている。カードスロットからメモリカード４１を抜き出すと、電源端子ＶＣＣが対応するハードソケットの電源用コネクタ端子から離脱するまで、第２のグランド端子ＶＳＳ２はハイレベルにされる。これによってカードコントローラ４２はカードの抜き出しを認識することができうる。カードの抜き出しを検出すると、カードコントローラ４２は電源遮断前の間に前述と同じように終了処理を行う。

図１２において、アンテナ端子ＬＡ，ＬＢと第２グランド端子ＶＳＳ２は第１列目のクロック端子ＣＬＫに代表される第１列目のインタフェース端子の大きさの領域に分割して形成されている。メモリカード４１のＩＣカードマイコン４４は非接触インタフェースとされるが、カードコントローラ４３を介して外部とインタフェースされるような接触インタフェースを採用する場合には、アンテナ端子ＬＡ，ＬＢと第２グランド端子ＶＳＳ２は１個の第２グランド端子ＶＳＳ２とされる。したがって、そのような非接触インタフェース非対応のメモリカードに対して第２グランド端子の大きさの端子領域を利用することにより、２個のアンテナ接続端子ＬＡ，ＬＢを有する非接触インタフェース対応のメモリカード４１とすることができる。前記２個のアンテナ接続端子ＬＡ，ＬＢが形成される個所は、アンテナによるデータ入出力機能を備えていない非接触インタフェース非対応のメモリカードにおける第２グランド端子が形成される領域に対応される。非接触インタフェース対応のメモリカードを、非接触インタフェース非対応のメモリカード用のカードスロットに挿入した場合に、アンテナ接続端子ＬＡ，ＬＢはカードスロット内でグランド電位供給用のコネクタ端子に接続することになる。接地電位には交流成分、即ち信号成分が無いので、メモリカードの動作上問題はない。逆にアンテナ接続端子ＬＡ，ＬＢによってグランド電位に高周波成分が重畳されても電位が大きく変動することは無い。よって、非接触インタフェース非対応のメモリカード用カードスロットに、図１１のメモリカード４１を挿入した場合に、アンテナ接続端子ＬＡ，ＬＢにカードスロット側の信号用コネクタ端子が接続することによる不都合はない。また、非接触インタフェース用のカードスロットに非接触インタフェース非対応のメモリカードを挿入した場合にカードスロットのアンテナ接続用コネクタ端子が非接触インタフェース非対応メモリカードのグランド用コネクタ端子に接続してアンテナがショートするが、アンテナによる起電力は小さく、且つ、アンテナの出力インピーダンスも大きいから、アンテナショートによる不都合は生じない。図１１に示されるように、前記アンテナ接続端子ＬＡ，ＬＢには、ＡＣ結合用の容量素子Ｃａｃを介してＩＣカードマイコン４４に接続される。アンテナ接続端子ＬＡ，ＬＢから非接触インタフェース非対応のカードスロットのグランド電位用コネクタ端子を介してグランド電位に直流成分が重畳されるのを確実に抑止し、また、アンテナからの信号成分の伝達を妨げないようにすることが確実になる。

図１３に示されるメモリカード４１の外部インタフェース端子の配置は、アンテナ端子ＬＡ，ＬＢが大きくなっている点で図１２と相違される。図１４に示されるメモリカード４１の外部インタフェース端子の配置は、アンテナ端子ＬＡ，ＬＢと第２グランド端子ＶＳＳ２の前後の配置が逆になっている点で図１２と相違される。図１５に示されるメモリカード４１の外部インタフェース端子の配置は、アンテナ端子ＬＡ，ＬＢと第２グランド端子ＶＳＳ２の前後の配置が逆になっている点で図１３と相違される。図１６に示されるメモリカード４１の外部インタフェース端子の配置は、第２グランド端子ＶＳＳ２を廃止し、その分だけアンテナ端子ＬＡ，ＬＢを長くした点で図１２と相違される。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、消去・書き込みの定義は上記とは逆であってもよい。不揮発性メモリセルの記憶情報は２値に限定されず４値以上であってもよい。メモリカードの外部インタフェース端子の機能や名称は以上の説明に限定されず適宜変更可能である。メモリカードは、ＩＣカードマイコン以外のデータ処理装置を搭載してもよい。フラッシュメモリに対する終了処理の指示はリセット信号を用いる場合に限定されず、その他の信号やコマンドを用いてもよい。処理回路はインタフェース制御回路とフラッシュメモリに限定されない。フラッシュメモリは専ら情報記憶に用いるものに限定されず、プログラマブルロジックアレイを構成するフラッシュメモリであってもよい。また、終了処理は、書き戻し処理、管理情報の書き込み完了処理、又は途中の書き込み動作の完了に限定されず、その他の処理であってもよい。また、デカップリングコンデンサは必ず設けなければならないものではない。

本発明は記憶情報を書き換え可能な不揮発性メモリとその制御回路を搭載し外部から動作電源の供給を受ける半導体装置に広く適用することができる。

Claims (9)

1. 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、
   前記外部インタフェース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、
   前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから所定時間以上前記ホスト装置の対応端子と接触を維持することができる長さを有し、
   前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成され、
   前記電源供給用端子は電源端子及びグランド端子であり、
   前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない半導体装置。
2. 前記電源端子とグランド端子の間にデカップリングコンデンサが接続されている請求項１記載の半導体装置。
3. 前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長くされ、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い請求項１記載の半導体装置。
4. 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、
   前記外部インタフェース端子は、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、
   前記電源供給用端子は、前記抜き出し検出用端子がホスト装置の対応端子から離脱してから２．５メータ／秒の抜き出し速度に対して１．０ミリ秒以上ホスト装置の対応端子と接触可能な長さを有し、
   前記電源供給用端子は電源端子及びグランド端子であり、
   前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない半導体装置。
5. 前記電源端子とグランド端子の間にデカップリングコンデンサが接続されている請求項4記載の半導体装置。
6. 前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向に長く形成された請求項５記載の半導体装置。
7. 前記電源供給用端子は、前記抜き出し検出用端子よりも抜き出し方向とは反対側にも長く形成され、前記抜き出し検出用端子を超えて抜き出し方向とは反対側に突出する長さは抜き出し方向に突出する長さよりも短い請求項６記載の半導体装置。
8. 外部インタフェース端子と処理回路を有し、ホスト装置に抜き出し可能に装着されて動作電源の供給を受ける半導体装置であって、
   前記外部インタフェース端子は、抜き出し方向と交差する方向に２列配置され、電源供給用端子、抜き出し検出用端子及びその他の端子を有し、
   前記電源供給用端子は、第１列から第２列にまたがる長さを有し、
   前記電源供給用端子は電源端子及びグランド端子であり、
   前記電源端子とグランド端子の間に電源補償用コンデンサが接続されていない半導体装置。
9. 前記電源端子とグランド端子の間にデカップリングコンデンサが接続されている請求項８記載の半導体装置。

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