JP2008506189A - 多目的不揮発性メモリカード - Google Patents

Abstract

通常はそのメモリセルを複数の記憶ステートで動作させるフラッシュ不揮発性メモリシステムに、そのメモリセルブロックのうちの選択されたいくつか、または全てを、２ステートで動作させる機能が設けられる。この２ステートは、複数のステートの中で最も遠く離れたものとして選択されているため、２ステートの動作中は十分なマージンが設けられる。これにより、プログラミングが高速化でき、２ステートで動作されているメモリセルの動作寿命が増す。これらの利点は、マルチステート動作で得られるデータ記憶密度の増加よりもこちらの利点を提供する方が望ましい場合に提供される。例証的な実施形態は、ユーザが２ステート動作とマルチステート動作の一方を選択できるメモリカードとしてのものである。

Description

本発明は、一般的には不揮発性メモリおよびその動作に関し、特に、動作可能な数よりも少ないステート数でマルチステートメモリを選択的に動作させる技術に関する。

本発明の原理は、現存するもの、および開発中の新規技術を用いるように考案されたもののような、様々なタイプの不揮発性メモリに適用できる。しかし、本発明の実施例は、代表的な、記憶素子がフローティングゲートであるフラッシュ形の電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）に関連して説明される。

現在の商業製品では、１個のフラッシュＥＥＰＲＯＭアレイのそれぞれのフローティングゲート記憶素子が、バイナリモードで動作することでシングルビットのデータを記憶することが一般的であり、この場合、フローティングゲートトランジスタのしきい値レベルの２つの範囲が記憶レベルとして定義されている。フローティングゲートトランジスタのしきい値レベルは、フローティングゲートに蓄積された電荷レベルの範囲に対応している。最近の傾向は、メモリアレイのサイズを縮小することに加えて、それぞれのフローティングゲートトランジスタに１ビット以上のデータを記憶させることで、このようなメモリアレイのデータ記憶密度をさらに増加させるというものである。これは、各フローティングゲートトランジスタに、記憶ステートとしての２つ以上のしきい値レベルを定義することで達成でき、現在、商業製品にはこのようなステートが４個（１個のフローティングゲート記憶素子につき２ビットのデータ）設けられている。１個の記憶素子についてさらに多くの記憶ステート、例えば１６個のステートを設けることが考えられている。各フローティングゲートメモリトランジスタには実際に動作できる特定の総範囲（ウインドウ）しきい値電圧があり、この範囲がこのトランジスタに定義されているステート数、およびマージンに分けられる。マージンは、ステートとステートの間に設けられ、各ステート同士を明確に区別できるようにするためのものである。

各メモリセルに記憶されるステートの数が増加するに従い、フローティングゲート記憶素子にプログラムされた電荷レベルのシフトの許容度が減少する。各メモリセル記憶素子に記憶されるステートの数が増えるに従い、各記憶ステートに対して指定された電荷の範囲は狭く設定されなければならず、また、これらをタイトに配置する必要があるため、プログラミングを高い精度で実行しなければならず、また、プログラミング後の記憶された電荷レベルにおける許容可能なプログラミング後の全ての（実際のまたは明らかな）シフトの範囲が低減する。１個のセルに記憶されている電荷における実際のシフトは、そのセルのステートにあるときであり、このセルとある程度の電気結合を有する、例えば同じ列か行内にあるか、ラインまたはノードを共有している別のセルが読み出し、プログラミング、消去を行われる際に妨害される可能性がある。

記憶された電荷内の明らかなシフトが、記憶素子間のフィールド結合によって生じる。集積回路製造技術の向上によりメモリセルアレイのサイズが縮小するに従って、この結合の度数を上げる必要がある。異なるタイミングでプログラムされた隣接するセルの２組の間において、この問題は最も顕著である。１組のセルは、そのフローティングゲートに、１組のデータに関連した電荷レベルを追加するようにプログラムされる。２組目のセルが第２の組のデータに関連してプログラムされた後、第２の組のフローティングゲートの電荷が第１のフローティングゲートの電荷と結合している影響から、第１の組のセルのフローティングゲートから読み出された電荷レベルが、プログラムされた電荷レベルと異なって現れることが頻繁にある。これは、ユーピン効果として知られ、米国特許第５，８６７，４２９号（特許文献１）、第５，９３０，１６７号（特許文献２）に説明されている。これら特許は、その全体が本願明細書において参照により援用されている。これら特許では、２組のフローティングゲートの相互からの物理的な分離、または第１の組のフローティングゲートの電荷の読み出しの際に、第２の組のフローティングゲート上の電荷の影響を考慮することのいずれかを説明している。さらに、米国特許第５，９３０，１６７号（特許文献２）は、最初にデータをプログラムする必要がある時間を短縮するために、マルチステートメモリの一部をキャッシュメモリとして、２ステートのみで、あるいはマージンを狭くして、選択的にプログラムする方法を説明している。このデータは後に読み出され、メモリに２つ以上のステートで、またはマージンを拡大して再度プログラムされる。

この効果は様々なタイプのフラッシュＥＥＰＲＯＭセルアレイに見ることができる。或る設計によるＮＯＲアレイでは、メモリセルが、隣接するビット（列）ラインと、ワード（行）ラインに接続したコントロールゲートとの間に接続している。それぞれのセルは、選択トランジスタと直列に形成された、もしくは選択トランジスタを設けていない１個のフローティングゲートトランジスタ、または１個の選択トランジスタによって分離されている２個のフローティングゲートトランジスタのいずれかを装備している。記憶システムにおけるこのようなアレイとその使用の例は、次に示すサンディスク コーポレイションの米国特許および特許出願に見ることができる。これら特許および特許出願とは、米国特許第５，０９５，３４４号（特許文献３）、第５，１７２，３３８号（特許文献４）、第５，６０２，９８７号（特許文献５）、第５，６６３，９０１号（特許文献６）、第５，４３０，８５９号（特許文献７）、第５，６５７，３３２号（特許文献８）、第５，７１２，１８０号（特許文献９）、第５，８９０，１９２号（特許文献１０）、第６，１５１，２４８号（特許文献１１）、２０００年２月１７日に出願された米国特許出願第０９／５０５，５５５号（特許文献１２）、２０００年９月２２日に出願された米国特許出願第０９／６６７，３４４号（特許文献１３）である。これら特許および特許出願は、その全体が本願明細書において参照により援用されている。

或るデザインのＮＡＮＤアレイは、８個、１６個、さらには３２個といった多数のメモリセルを設け、これらのメモリセルは、いずれかの端部の選択トランジスタを介して、ビットラインと基準電位の間で直列ストリング状に接続している。ワードラインはセルのコントロールゲートと、異なる直列ストリング状に接続している。このようなアレイおよびその動作に関する例は、米国特許第５，５７０，３１５号（特許文献１４）、第５，７７４，３９７号（特許文献１５）、第６，０４６，９３５号（特許文献１６）に見ることができる。これら特許は、その全体が本願明細書において参照により援用されている。簡潔に言えば、入力されたデータの別々の論理ページからの２ビットのデータが、次の２つのステップによって、各セルの４ステートの１つにプログラムされる。まずセルを１つのビットのデータに従って１つのステートにプログラムし、次に、入力されたデータの第２のビットに従って、必要であれば、このセルを、４つのうちの別のステートに再度プログラムする。

これ以外の、それぞれのメモリセルのプログラミングステート数を増やす際の不利な影響の潜在的なものは、メモリセルが耐え得る消去／プログラミングサイクルの数に関連したメモリセルの寿命の短縮である。これは、１個のセルに複数のステートを記憶するために要求されるプログラミングの高い精度が原因で起こる。繰り返しの使用後に誘電体内にトラップされる電荷と、他の要因とにより、メモリセルが多数のサイクルを経験するとプログラミングに長い時間がかかるようになり、また、必要な高精度を維持しながらマルチステートで動作することが困難になる。
米国特許第５，８６７，４２９号 米国特許第５，９３０，１６７号 米国特許第５，０９５，３４４号 米国特許第５，１７２，３３８号 米国特許第５，６０２，９８７号 米国特許第５，６６３，９０１号 米国特許第５，４３０，８５９号 米国特許第５，６５７，３３２号 米国特許第５，７１２，１８０号 米国特許第５，８９０，１９２号 米国特許第６，１５１，２４８号 米国特許出願第０９／５０５，５５５号 米国特許出願第０９／６６７，３４４号 米国特許第５，５７０，３１５号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許出願第０９／８９３，２７７号 米国特許第５，０４３，９４０号 米国特許出願第０９／６６２，０３２号 米国特許第５，８５１，８８１号 米国特許出願第１０／２８０，３５２号 米国特許出願第０９／９２４，１８５号 米国特許出願第１０／３０２，００９号 米国特許出願第１０／７３２，１４９号 「多レベルのＮＡＮＤ ＥＥＰＲＯＭのための高速で精密なプログラミング方法」，ＶＬＳＩ技術に関する１９９５年のシンポジムウムの摘要，１２９〜１３０頁 チャンら著，「真正単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」，ＩＥＥＥ電子デバイス・レターズ，ＥＤＬ−８巻，第３号，１９８７年３月，９３〜９５頁 ノザキら著，「半導体ディスク・アプリケーション用のＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ」，ＩＥＥＥ固体回路ジャーナル，２６巻，第４号，１９９１年４月，４９７〜５０１頁 エイタンら著，「ＮＲＯＭ：新規の局所化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイス・レターズ，２１巻，第１１号，２０００年１１月，５４３〜５４５頁 ディマリアら著，「Ｓｉ濃厚ＳＩＯ2 インジェクターと浮動多結晶珪素記憶層とを用いる電気的に変更可能なリードオンリメモリ」，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（７），１９８１年７月，４８２５〜４８４２頁 ホリら著，「不揮発性メモリ・アプリケーション用のＳｉ打ち込みゲート−ＳＩＯ2 絶縁体を有するＭＯＳＦＥＴ」，ＩＥＤＭ９２，１９９２年４月，４６９〜４７２頁

簡潔および一般的には、不揮発性システムおよびその動作方法を提供し、ここで、各メモリセル記憶素子に通常少なくとも４ステートがプログラムされ、これにより、各セルにつき少なくとも２ビットが記憶されるが、プログラミング性能を向上させること、またはメモリの一部の寿命を、メモリが耐え得る消去およびプログラミングサイクルに関連して延ばすこと、もしくはその他の何らかの利益を得ることが必要あるいは望ましい場合は、各記憶素子にこれよりも少ない数のステートを、選択的に記憶させることができる。通常、セルの記憶素子を、しきい値レベルの動作ウインドウにわたって相互から分離されている少なくとも４個のしきい値レベル範囲のうちの１個にプログラムすることにより、１つのメモリセルに少なくとも４ステートが設けられる。通常よりも少ない数のステートを記憶する一例として、２個のみのステートの記憶に切り替えた場合には、少なくとも４個のしきい値レベル範囲のうち、互いから最も離れた２個を使用する。前述した４ステートＮＡＮＤ形メモリで実現する場合、一度に１ページのみからのビットが、相互から最大距離で離間している２個のしきい値レベルにプログラムされる。選択されたメモリセルグループにおいて、選択されたセルについて、第２のページのデータビットをプログラムするステップを単純に省略することにより、プログラミングが４ステートから２ステートへ切り替えられる。

本発明の様々な態様は、ホストシステムのはめ合いソケット内に取り外し可能に挿入できるメモリカードとして実現することができる。より詳細には、本発明の特定の実施形態は、ユーザデータを、ユーザコマンドに応じてバイナリモードまたはマルチステートモードで記憶できる集積回路カードである。これにより、ユーザは、シングルメモリカードを、需要者の好みやカードの用途に従って、大容量カードまたは高性能カードのどちらとして動作させるかを選択できる。

本発明のさらなる態様、特徴、利点、用途は、添付の図面と共に考慮されるべきである以下の例証的な実施形態の説明に含まれている。

不揮発性メモリシステムの例
図１〜７を参照しながら、本発明の様々な態様を実現する特定の不揮発性メモリシステムを説明し、具体的な例を提供する。図１は、フラッシュメモリシステムのブロック図である。メモリセルアレイ１は、行列に配列された複数のメモリセルＭを、列制御回路２、行制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５で制御するものである。列制御回路２は、メモリセル（Ｍ）に記憶されたデータを読み出すため、プログラミング動作中にメモリセル（Ｍ）のステートを決定するため、また、プログラミングを促進あるいは禁止するべくビットライン（ＢＬ）の電位レベルを制御するために、メモリセルアレイ１のビットライン（ＢＬ）に接続されている。行制御回路３は、ワードライン（ＷＬ）の１つを選択し、読み出し電圧を印加し、列制御回路２によって制御されるビットライン電位レベルと合わせたプログラム電圧を印加し、メモリセル（Ｍ）が上に形成されたｐ形領域（図３では「ｃ−ｐウェル」と表記されている）の電圧と組み合わせた消去電圧を印加するためにワードラインに接続されている。ｃソース制御回路４は、メモリセル（Ｍ）に接続されている共通のソースライン（図２では「ｃソース」と表記されている）を制御する。ｃ−ｐウェル制御回路５はｃ−ｐウェル電圧を制御する。

列制御回路２によってメモリセル（Ｍ）に記憶されているデータが読み出され、これをＩ／Ｏラインとデータ入出力バッファ６を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入出力バッファ６に入力され、列制御回路２へ転送される。外部Ｉ／Ｏラインはコントローラ２０に接続されている。

コントローラ２０に接続されている外部制御ラインに接続されるコマンドインターフェイスに対して、フラッシュメモリデバイスを制御するためのコマンドデータが入力される。コマンドデータはどの動作が要求されたかをフラッシュメモリに知らせる。この入力されたコマンドは、列制御回路２、行制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５、データ入出力バッファ６を制御するステートマシン８に転送される。ステートマシン８は、レディー（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）またはパス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）のような、フラッシュメモリのステートデータを出力できる。

コントローラ２０は、パーソナルコンピュータ、デジタルカメラ、個人用携帯情報端末（ＰＤＡ）のようなホストシステムに接続されているか、または接続させることができる。メモリアレイ１との間でデータの記憶または読み出しを行う旨のコマンドを開始し、このようなデータの提供または受信を行うのがこのホストである。コントローラは、このようなコマンドを、コマンド回路７によって解釈および実行されることが可能なコマンド信号に変換する。コントローラはまた、典型的には、メモリアレイへ書き込み中、またはメモリアレイから読み出し中のユーザデータのためのバッファメモリを実装している。典型的なメモリシステムは、コントローラ２０を実装した１個の集積回路チップ２１と、１個または複数の集積回路チップ２２とを設け、後者の集積回路チップは、各々がメモリアレイおよびこれに関連する制御回路、入出力回路、ステートマシン回路を備えている。一般的な傾向は、無論、メモリアレイとシステムのコントローラ回路を１個または複数の集積回路チップ上に集積するものである。メモリシステムは、ホストシステムにその一部として組み込まれてもよいし、ホストシステムのはめ合いソケット内に取り外し可能に挿入可能なメモリカードに含まれてもよい。このようなカードは、メモリシステム全体を含んでもよいし、または関連する周辺回路を備えた状態でコントローラおよびメモリアレイを別個のカードに設けてもよい。

図２を参照すると、メモリセルアレイ１の例証的な構造が示されている。ＮＡＮＤ形のフラッシュＥＥＰＲＯＭを一例として説明する。この特定の例では、メモリセル（Ｍ）は、１，０２４ブロックに区切られている。各ブロックに記憶されているデータは同時に消去される。すなわち、ブロックは、同時消去できるいくつかのセルから成る最小のユニットである。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２列が含まれている。ビットラインも偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。各ゲート電極にてワードライン（ＷＬ０〜ＷＬ３）に接続されている４個のメモリセル同士が直列接続されてＮＡＮＤセルユニットを形成している。ＮＡＮＤセルユニットの１個の端末は、第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）に接続され、別の端末は第２の選択トランジスタ（Ｓ）を介してｃソースに接続されている。第１の選択トランジスタのゲート電極は第１の選択ゲートライン（ＳＧＤ）に接続され、第２の選択トランジスタのゲート電極は第２の選択ゲートライン（ＳＧＳ）に接続されている。簡略化の目的で、各セルユニット内に４個のフローティングゲートトランジスタを搭載した状態を示しているが、実際にはこれよりも多い８個、１６個、さらには３２個といった数のトランジスタを使用する。

ユーザデータの読み出しおよびプログラミング動作中に、この例では４，２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は全て同じワードライン（ＷＬ）、例えばＷＬ２と、同種のビットライン（ＢＬ）、例えば偶数ビットラインＢＬｅ０〜ＢＬｅ４２５５とを含んでいる。これにより、５３２バイトのデータを同時に読み出しまたはプログラムすることが可能である。同時に読み出しまたはプログラムされたこの５３２バイトのデータが論理上「ページ」を形成する。したがって、１個のブロックが少なくとも８ページを記憶できる。各メモリセル（Ｍ）が２ビットのデータを記憶すれば、すなわちマルチレベルセルであれば、セル毎に２ビット記憶される場合には、１個のブロックが１６ページを記憶することになる。この場合には各メモリセルのフローティングゲートである各メモリセルの記憶素子が、この実施形態においては２バイトのユーザデータを記憶する。

図３は、図２で概略的に示されているタイプのＮＡＮＤセルユニットを、ビットライン（ＢＬ）の方向にて示す断面図である。ｐ形半導体基板９の表面にｐ形領域ｃ−ｐウェル１１が形成され、ｃ−ｐウェルはｎ形領域１０で包囲されてｐ形基板からｃ−ｐウェルを電気的に隔離している。ｎ形領域１０は、第１のコンタクトホール（ＣＢ）とｎ形拡散層１２とを介して、第１の金属Ｍ０から成るｃ−ｐウェルラインに接続している。ｐ形領域ｃ−ｐウェル１１も、第１のコンタクトホール（ＣＢ）とｐ形拡散層１３とを介して、ｃ−ｐウェルラインに接続されている。ｃ−ｐウェルラインはｃ−ｐウェル制御回路５に接続されている（図１）。

各メモリセルは、セル内に記憶されているデータに対応した量の電気負荷を記憶できるフローティングゲート（ＦＧ）と、ゲート電極を形成しているワードライン（ＷＬ）と、ｐ形拡散層１２から成るドレイン電極／ソース電極とを実装している。フローティングゲート（ＦＧ）は、トンネル酸化膜（１４）を介してｃ−ｐウェルの表面上に形成されている。ワードライン（ＷＬ）は、絶縁膜（１５）を介してフローティングゲート（ＦＧ）上に重ねられている。ソース電極は、第２の選択トランジスタ（Ｓ）と第１のコンタクトホール（ＣＢ）を介して、第１の金属（Ｍ０）から成る共通ソースライン（ｃソース）に接続されている。共通ソースラインはｃソース制御回路（４）に接続されている。ドレイン電極は、第１の選択トランジスタ（Ｓ）、第１のコンタクトホール（ＣＢ）、第１の金属製の中間配線（Ｍ０）、第２のコンタクトホール（Ｖ１）を介して、第２の金属（Ｍ１）から成るビットライン（ＢＬ）に接続されている。ビットラインは列制御回路（２）に接続されている。

図４と図５は、それぞれ、メモリセル（図３の断面４−４）と選択トランジスタ（図３の断面５−５）をワードライン（ＷＬ２）の方向において見た断面図である。各列は、基板内に形成され分離材料で充填されたトレンチによって近隣の列から隔離されている。この隔離はシャロートレンチ分離（ＳＴＩ）と呼ばれている。フローティングゲート（ＦＧ）は、ＳＴＩと絶縁膜１５とワードライン（ＷＬ）によって、他のフローティングゲートから互いに分離されている。最近では、フローティングゲート（ＦＧ）間の空間は０．１ｕｍ未満となり、フローティングゲート間の容量結合が増加している。選択トランジスタ（Ｓ）のゲート電極（ＳＧ）も、フローティングゲート（ＦＧ）およびワードライン（ＷＬ）と同じ形成プロセスステップで形成され、積層ゲート構造を呈する。これら２本の選択ゲートライン（ＳＧ）はそのラインの端部にて短絡されている。

図６の表は、各メモリセルのフローティングゲートが２ビットを記憶し、ステート「１１」、「１０」、「０１」、「００」のうち１つを含んでいる特定の例において、メモリセルアレイ１を動作させるために印加される電圧をまとめたものである。この表は、読み出しとプログラミングに、ワードライン「ＷＬ２」と「ＢＬｅ」のビットラインが選択された場合を示す。ｃ−ｐウェルを２０Ｖの消去電圧にまで上昇させ、選択されたブロックのワードライン（ＷＬ）を接地させることによって、選択されたブロックのデータが消去される。選択されないブロックのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧ）、ｃソースは全てフローティングステートに置かれるので、ｃ−ｐウェルとの容量結合によって、これらもまた約２０Ｖに上昇する。これにより、選択されたメモリセル（Ｍ）のトンネル酸化膜１４（図４、図５）だけに強力な電場が付加され、トンネル酸化膜１４にトンネル電流が流れるので、選択されたメモリセルのデータが消去される。この例では、消去されたセルは、４つのプログラム可能なステートのうちの１つ、すなわち、「１１」である。

プログラミング動作中にフローティングゲート（ＦＧ）に電子を記憶するために、選択されたワードラインＷＬ２をプログラムパルスＶｐｇｍに接続し、選択されたビットラインＢＬｅを接地する。その一方で、プログラミングが発生すべきでないメモリセル（Ｍ）へのプログラミングを禁止するために、対応するビットラインＢＬｅを、例えば３Ｖの電源のＶｄｄと、選択されないビットラインＢＬｏに接続する。選択されないワードラインＷＬ０、ＷＬ１、ＷＬ３は１０Ｖに接続され、第１の選択ゲート（ＳＧＤ）はＶｄｄに接続され、第２の選択ゲート（ＳＧＳ）は接地される。この結果、プログラミング中のメモリセル（Ｍ）のチャネル電位が０Ｖに設定される。チャネル電位がワードライン（ＷＬ）との容量結合によって引き上げられることで、プログラミングを禁止されたチャネル電位が６Ｖ付近にまで上昇する。前述したように、プログラミング中に、強力な電場がメモリセル（Ｍ）のトンネル酸化膜１４だけに印加され、トンネル電流がトンネル酸化膜１４に消去とは逆の方向に向かって流れ、これにより、論理ステートが「１１」から別のステート「１０」、「０１」、または「００」のうちの１つに変更される。

読み出しおよびベリファイ動作では、選択ゲート（ＳＧＤ、ＳＧＳ）と選択されないワードライン（ＷＬ０、ＷＬ１、ＷＬ３）が、４．５Ｖの読み出しパス電圧にまで上昇されてパスゲートとなる。選択されたワードライン（ＷＬ２）が電圧に接続される。また、選択されたワードライン（ＷＬ２）は、読み出し動作、ベリファイ動作のそれぞれに対して指定されたレベルの電圧に上昇させられ、選択されたメモリセルのしきい値電圧がそのレベルに達したかどうかが判断される。例えば、読み出し１０動作では、選択されたワードラインＷＬ２が接地することによって、しきい値電圧が０Ｖよりも高いかどうかが判断される。この読み出しの場合では、読み出しレベルは０Ｖであると言える。ベリファイ０１動作では、選択されたワードラインＷＬ２は２．４Ｖに接続することによって、しきい値電圧が２．４Ｖに達したかどうかがベリファイされる。このベリファイの場合では、ベリファイレベルは２．４Ｖであると言える。

選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのような高レベルにプレチャージされる。しきい値電圧が読み出しまたはベリファイレベルよりも高い場合には、非伝導性メモリセル（Ｍ）のために、該当するビットライン（ＢＬｅ）の電位レベルを高レベルに維持する。一方、しきい値電圧が読み出しまたはベリファイレベルよりも低い場合は、該当するビットライン（ＢＬｅ）の電位レベルを、伝導性メモリセル（Ｍ）のために、例えば０．５Ｖ未満の低いレベルにまで低下させる。読み出しおよびベリファイ動作について以下でさらに詳細に説明する。

図７は、図１の列制御回路２の一部を示す。ビットラインの各々の対（ＢＬｅとＢＬｏ）が、それぞれ１ビットのデータを記憶できる２個のデータ記憶（ＤＳ１とＤＳ２）レジスタを持つデータ記憶部１６と結合している。読み出しまたはベリファイ動作中に、データ記憶部１６が、選択されたビットライン（ＢＬ）の電位レベルを感知し、その後、このデータをバイナリで記憶して、プログラミング動作時にビットライン電圧を制御する。信号「ＥＶＥＮＢＬ」「ＯＤＤＢＬ」のうちの一方を選択することで、データ記憶部１６が選択されたビットライン（ＢＬ）に選択的に接続される。データ記憶部１６はまた、読み出しデータを出力し、プログラムデータを記憶するために、Ｉ／Ｏラインにも結合している。図１に関連して前述したように、Ｉ／Ｏラインはデータ入出力バッファ６に接続している。

１個の記憶素子につき２個より多いステートを設けたメモリシステムの動作
図８は、各々のフローティングゲート記憶素子が２ビットのデータ、詳細には４個のデータステートを各メモリセル（Ｍ）に記憶するメモリセルアレイ１のしきい値電圧分布を示す。曲線２５は、消去ステート（「１１」データステート）にあるアレイ１内のセルのしきい値レベルＶ_Tの分布を表し、負のしきい値電圧レベルにある。「１０」「００」のユーザデータを記憶するメモリセルのしきい値電圧分布２６、２７は、それぞれ０Ｖと１Ｖの間、１Ｖと２Ｖの間に位置するものとして示されている。曲線２８は、「０１」データステートにプログラムされたセルの分布を示し、２Ｖより大きく、読み出しパス電圧である４．５Ｖ未満に設定された最高しきい値電圧レベルとなっている。

この例では、単一のメモリセル（Ｍ）に記憶された２ビットのそれぞれのビットは、異なる論理ページからのものである。すなわち、各メモリセルに記憶された２ビットのそれぞれのビットが、もう一方のものとは別の論理ページアドレスを含んでいる。下位ページアドレス（＝０，２，４，．．．，１６，３８２）が入力されると、図８に示す右側のビットがアクセスされる。上位ページアドレス（＝１，３，５，．．．，１６，３８３）が入力されると、左側のビットがアクセスされる。

分布が引き締まっていれば読み出しマージン（分布同士の間の距離）が広くなるので、信頼性を向上させるために個々の分布を引き締める（分布を狭める）ことが好ましい。本発明によれば、プログラミング速度を著しく低下させずに分布幅を引き締めている。

本願明細書において参照により援用されているＶＬＳＩ技術に関する１９９５年のシンポジムウムの摘要，１２９〜１３０頁に記載されている論文「多レベルのＮＡＮＤ ＥＥＰＲＯＭのための高速で精密なプログラミング方法」(“Fast and Accurate Programming Method for Multi-level NAND EEPROMs", Digest of 1995 Symposium on VLSI Technology, pp.129-130)（非特許文献１）によれば、原則的に、分布を０．２Ｖ幅に制限するには、通常の反復プログラミングパルスを、ステップとステップの間において０．２Ｖずつ増分させる必要がある。分布を０．０５Ｖ幅以内に引き締めるためには、０．０５Ｖのステップアップパルスが必要である。このような小規模のステップ増分を持つプログラム電圧でセルをプログラムするためには、プログラミング時間が４倍に延長される。しかし、以降で説明している本発明の本質的な態様によれば、しきい値電圧分布の幅を縮小するために、プログラミング時間はこれほど延長される必要はない。

図９は、既存のプログラミングパルス技術を示す。プログラミング電圧Ｖｐｇｍ波形が図示されている。プログラミング電圧Ｖｐｇｍは多数のパルスに分割され、パルス毎に０．２Ｖ増分される。この特定の例では、Ｖｐｇｍの開始レベルは１２Ｖである。

パルス同士の間の期間において、ベリファイ（読み出し）動作が実行される。すなわち、並行してプログラムされている各セルのプログラムレベルが、各プログラミングパルス同士の間で読み出されて、プログラムされるべきベリファイレベル以上であるかが判断される。所与のメモリセルのしきい値電圧がベリファイレベルを超えたと判断された場合には、所与のセルの、直列のセルユニットが接続するビットラインの電圧を０ＶからＶｄｄにまで上昇させることによって、Ｖｐｇｍが除去される。並行してプログラムされている他のセルのプログラミングは、これらが順番にベリファイレベルに達するまで継続する。セルの最終プログラミングパルスの最中に、しきい値電圧がベリファイレベル未満からこれよりも高いレベルへ移動する場合には、しきい値電圧のシフトは０．２ＶのＶｐｇｍステップサイズと等しい。したがって、しきい値電圧は０．２Ｖ幅内で制御される。

図１０Ａ、図１０Ｂは、前述したタイプのアレイ内の４ステートＮＡＮＤメモリセルをプログラムするためのある既存技術を示す。第１のプログラミングパスにおいて、セルのしきい値レベルを下位論理ページからのビットに従って設定する。このビットが「１」である場合、これは既に消去された結果のステートにあるため何も行う必要はない。しかし、このビットが「０」である場合、セルのレベルを第１のプログラムされたステート３４に上昇させる。これにより第１のプログラミングパスが終了する。

第２のプログラミングパスでは、セルのしきい値レベルは、上位論理ページからのセルに記憶されようとしているビットに従って設定される。そのビットが「１」である場合には、下位ページビットのプログラミングに従って上位ページビットが「１」であるステート３３または３４のいずれかにあるため、プログラミングは行われない。しかし、上位ページビットが「０」の場合には、このセルの２回目のプログラミングが実行される。第１のパスによりセルが消去ステート３３のままである場合には、図１０Ｂの上方の矢印が示すように、セルはこのステートから最高ステート３６へプログラムされる。しかし、第１のプログラミングパスによってセルがステート３４にプログラムされた場合、図１０Ｂの下方の矢印が示すように、セルを第２のパスにてこのステートからステート３５へさらにプログラムする。第２のパスの結果は、第１のパスプログラミングの結果を変更することなく上位ページからの「０」を記憶するようなステートにセルをプログラムするものである。

無論、メモリを４つよりも多いステートで動作させる場合には、メモリセルの定義された電圧しきい値ウィンドウ内には、ステートの数と等しい数の分布が存在する。さらに、特定のビットパターンが各分布に指定されているが、同様に別のビットパターンを指定することもできる。この場合には、間にプログラミングが行われる２つのステートは、図１０Ａ、図１０Ｂに示されているものとは違うステートであってよい。このような変更例が数例、前にＮＡＮＤシステムの背景技術において参照された特許で説明されている。さらに、複数のステートで動作されるＮＡＮＤおよび別タイプのメモリアレイでのユーピン効果を低減する技術が、ジアン・チェン、トモハル・タナカ、ユーピン・フォンおよびカハンドカー・エヌ．・クオダーによる「多数のデータ状態で動作される不揮発性メモリの記憶素子間の結合の効果を減少させる動作手法」という２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号（特許文献１７）に説明されている。この特許出願は、本願明細書において参照により援用されている。

図１１は、セルが４つのしきい値ステートのうち、どのステートにあるかを決定するために各セルを読み出す目的で使用される電圧を示す。電圧Ｖ_V10 、Ｖ_V00 、Ｖ_V01 は、プログラミング中にそのステートをベリファイするために、メモリセルの記憶ステート１０、００、０１をそれぞれ読み出す目的で使用される基準電圧である。通常、このベリフィケーションはプログラミングパルス同士の間で行われる。図に示されているように、プログラムされた結果の分布は、それぞれ分布の下方縁と一致するプログラム／ベリファイ電圧のうちの１つを持つ。

分布３３〜３６の近接する分布同士のほぼ中間に位置する電圧０、Ｖ_R00 、Ｖ_R01 を使用して、メモリセルアレイからデータを読み出す。これらはしきい値電圧であり、これを読み出し中の各セルのしきい値電圧ステートと対比させる。これは、セルから測定された電流または電圧を基準電流または電圧とそれぞれ比較することで達成できる。これらの読み出し電圧とプログラムされたしきい値電圧分布との間にはマージンがあるため、読み出された電圧０、Ｖ_R00 、Ｖ_R01 のいずれにも分布が重ならない限り、前述したような妨害などによる分布の拡散が許容される。しかし、このマージンは記憶ステート分布の数が増加すると共に減少するので、そうなった時には、より優れた精度でプログラミングを実行し、このような拡散を防止することが好ましくなる。

１つの記憶素子につき２つのステートを設けたメモリシステムの動作
図１２に、前述したマルチステートメモリを２ステートで動作させる様子を示す。図１０、図１１の最初の２つのステート３３、３６のみがプログラムされ、図１２では、これにそれぞれ符号３３’、３６’を付している。セルに記憶される１つのデータビットが「１」である場合は、プログラミング動作中にこのセルに関連して何の動作も実行されない。そのしきい値レベルは消去しきい値レベル分布３３’のまま変わらない。しかし、セルに記憶させるデータビットが「０」である場合には、セルを図９に示されている方法でプログラムして、そのしきい値レベルを分布３６’内に移動させる。これは、図１０Ｂに示されている、「０」の上位ページビットが消去ステート３３からプログラミングステート３６にプログラムされる場合と同じ方法で行う。基準電圧Ｖ_V01 を使用して、マルチステートの場合と同じ方法でプログラミングのベリファイを行う。この技術の１つの利点は、前述した技術に従って、容易に、多くのメモリを複数のステートにプログラムする一方で、いくつかのセルを２ステートにプログラムできることである。あるいは、ステートマシン８内のヒューズまたはファームウェア設定によって、メモリセルアレイ全体をマルチステートまたは２ステートで動作するように設定できるメモリ集積回路チップを製造することもできる。２ステートのみで動作している際に下位ページのプログラミングを省略した場合を除き、２ステートの動作時のプログラミングは２以上のステートで動作しているプログラミングと同じである。

それぞれのセルの読み出しに基準Ｖ_R00 を使用して、これらのしきい値ステートが消去分布３３’内またはプログラム分布３６’内のどちらに含まれるかを判断する。これは、０ボルトの下方基準と高い基準Ｖ_R01 を使用して（図１１）、セルがステート３３または３６の一方にプログラムされているかを判断するマルチステート読み出しとは異なる。２ステート動作（図１２）の最中にマルチステート分布３４または３５（図１１）にプログラムされるデータはないため、分布３３’と３６’のほぼ中間に位置する非ゼロ基準Ｖ_R00を使用して、２ステートにプログラムされたメモリセルを読み出す。これにより、マルチステート読み出し動作中と比較して、これら分布と、読み出し中に使用する基準との間のマージンが、著しく増加する。これによって、２ステートモードでは、これら分布が現実かつ明白に、さらに拡散および移動することが許容される。

この技術の主な利点は、プログラミング、読み出し、および／または消去動作によって生じたプログラムまたは消去されたセルの電荷レベルの妨害によって引き起こされる影響が低減されることである。特に、非ゼロで正の読み出ししきい値レベルＶ_R00 を使用すれば、読み出し妨害による影響に対するメモリセルの許容度が増加する。同一行内の多様なセルを読み出すことで、消去分布３３’が正方向へ移動する傾向にあることが知られている。また、メモリセルが数多くの消去／プログラミングサイクルに晒されるに従い、この効果はより有効となる。大多数のアプリケーションでは、消去ステートもまたプログラムステートの１つである。図１１に関連して説明したように、負のしきい値分布３３’内のセルを読み出すために、ゼロボルトをしきい値ブレークポイントレベルとして使用する場合には、その分布が時間の経過と共に正へシフトすることで、ゼロボルトに達し、さらには正となる望ましくない影響が生じる可能性がある。また、これは、読み出し中にゼロボルトを２つのしきい値レベル間のブレークポイントとして使用するメモリセルがプログラムされる既存の２ステート（バイナリ）メモリシステムでも生じる可能性がある。しかし、Ｖ_R01 ベリファイレベルでのプログラミングの結果、図１２の第２のプログラムステート分布３６’は大きなマージンによって消去分布３３’から分離されているため、より高い読み出ししきい値ブレークポイントＶ_R00 を用いれば、分布３３’をより正の方向にシフトしても分布３３’の記憶ステートが間違って読み出されることはない。これは、２ステート動作にマルチステート動作と同じしきい値ウインドウを維持することによる大きな利点である。

図１２の増加したマージンの使用における別の利点は、データを保持する時間が延長していることである。分布３３’、３６’は、しきい値Ｖ_R00 によってデータレベルが誤って読み出しされない範囲で、より大きくシフトすることができる。このようなシフトの発生率は、メモリセルが消去／プログラミングサイクルに晒される頻度が増すに従って増加する。したがって、読み出し妨害の削減および／またはデータ保持時間の増加によって、メモリの寿命が伸びるという結果をもたらす。

マージンを幅広く設けるほど、２ステートの場合におけるビット毎のプログラミングが、複数ビットプログラミングの場合と比べて遥かに高速化する。これは、この結果生じた各プログラムセルのしきい値レベルを、このような狭い分布内に収める必要がないためである。高いΔＶｐｇｍ（図９）または高い絶対電圧を使用して、セルのプログラミングにかかる時間を短縮することができ、これにより分布３６’が拡大し、より高いマージンを許容することが可能となる。

前述した方式でのバイナリ動作も提供するマルチステートメモリ構造の用途が数多くある。メモリシステムのいくつかのブロック１（図２）を２ステート記憶用に指定し、これ以外のブロックをマルチステート記憶用にしてもよい。これはステートマシン８内で設定され、この場合、プログラミングおよび読み出し中の記憶ステートの数は、データのプログラミングまたは読み出し中であるブロックの物理アドレス、またはこの物理アドレスに関連するアドレスによって異なる。

特定の用途では、最もデータ書き込み頻度が高いメモリセルブロックを２ステートで動作させ、データの再書き込み頻度の低いこれ以外のブロックをマルチステートで動作させる。頻繁に再度書き込まれるデータの例には、システムファイル割当テーブル（ＦＡＴ）のような、ユーザデータが記憶されるメモリのブロックのテーブルと、ブロックサイクルカウントや、その他フラッシュＥＥＰＲＯＭシステムの動作の一部として記憶されるオーバーヘッドデータとが挙げられる。ＦＡＴテーブルに関して言えば、ホストシステムにおいて、ＦＡＴテーブル更新時にはユーザデータ記憶時よりもデータ書き込み量が少ないことから、ＦＡＴテーブルの頻繁な更新は容易に識別され得る。このように識別されたＦＡＴテーブルデータは、コントローラ２０（図１）によって、２ステートで動作している１つのブロックへ導かれる。メモリセルブロックの経験カウント、その他、そのようなオーバーヘッドデータに関して言えば、コントローラ２０は、このようなデータの書き込み先であるブロックを知っているため、これらブロックの動作は２ステートに設定される。耐久限度に達しようとするブロックは、その前にすべて排除されるか、あるいは、少なくともいくらかは制御される必要がある。

本発明の別の用途は、メモリアレイのブロックのうち少なくとも数個を、そうすることがメモリの寿命内において有利となった時に、マルチステートから２ステート動作へ切り替えるというものである。これは、例えば、他のブロックよりも遥かに多量のデータ書き込みを受信するブロックについて動的に行うことができる。別の用途の例は、マルチステートでの動作時に、消去／プログラミングサイクルの耐久限度数に達しようとする選択されたブロックの動作を、２ステートへ切り替えるというものである。メモリセルの条件によって、それ以上マルチステートで動作することは不可能な場合であっても、図１２に関連して説明した技術に従って２ステートで動作することができる場合がある。無論、同量のデータを２ステートに記憶するためには４ステートの場合の２倍の数のブロックの使用が必要となる。したがって、或る動作形態から別の動作形態へ切り替えるタイミングを判断するためのデータをステートマシン８に提供するために、個々のブロックまたはブロックのグループの消去／プログラミング数をカウントし続ける必要がある。個々のブロックにおけるこのようなカウントの継続は、米国特許第５，０４３，９４０号（特許文献１８）に説明されている。あるいは、２０００年２月１７日に出願された米国特許出願第０９／５０５，５５５号（特許文献１２）で説明されているように、カウントされているブロックとは異なるブロックにおいてサイクルカウントを維持してもよい。サイクルカウントを生成する特定の技術が、２０００年９月１４日に出願された米国特許出願第０９／６６２，０３２号（特許文献１９）に説明されている。これら特許および特許出願は、本願明細書において参照により援用されている。

前述した本発明の特定の例の説明では、マルチステート動作は４つのステートを含んでいる。無論、マルチステート動作は、８または１６のような４つよりも多いステートを含むことができる。この場合、図１０、図１１に示されている４ステートのものと比べてしきい値電圧分布は遥かに狭く、しきい値電圧分布同士の間のマージンも小さくされている。さらに、２ステートモードを、より大きなマージンと、寿命の延長と、プログラミング効率性の増加とを提供するための代替形として説明したが、この代替形においても、通常の動作で使用するステートよりも少ない数であれば２つ以上の記憶ステートを使用することができる。例えば、通常のマルチステート動作が１６ステートのプログラミング／読み出しを行うとすると、代替形では、それらの記憶ステートのうち、なるべく離れた４つ、すなわち最大ステート、最小ステート、その間で同等の間隔を持つ２つのステート、のみに制限できる。

誘電性記憶素子の変更例
前述したフラッシュＥＥＰＲＯＭメモリセルの例は、伝導性フローティングゲートを電荷記憶素子として利用するタイプのセルに関連して説明した。しかし、本発明は、フローティングゲートの代わりに、各メモリセル内の記憶素子として電荷トラップ誘電体を使用するシステムにおいても利用可能である。セルのチャネル領域内の、伝導性コントロールゲートと基板の間に誘電性記憶素子を挟設する。この誘電体は、フローティングゲートと同じサイズおよび配置にて各素子に分割することができるが、この誘電体によって電荷は局所的にトラップされるため、通常は分割する必要はない。電荷トラップ誘電体は、選択トランジスタ等が占有する範囲を除くアレイ全体にわたって広げることができる。

誘電性記憶素子メモリセルは、次の技術論文および特許において説明されている。これら技術論文および特許とは、チャンら著，「真正単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」，ＩＥＥＥ電子デバイス・レターズ，ＥＤＬ−８巻，第３号，１９８７年３月，９３〜９５頁 (Chan et al., “A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device", IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp.93-95) （非特許文献２）、ノザキら著，「半導体ディスク・アプリケーション用のＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ」，ＩＥＥＥ固体回路ジャーナル，２６巻，第４号，１９９１年４月，４９７〜５０１頁 (Nozaki et al., “A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid State Circuits, Vol. 26, No. 4, April 1991, pp.497-501) （非特許文献３）、エイタンら著，「ＮＲＯＭ：新規の局所化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイス・レターズ，２１巻，第１１号，２０００年１１月，５４３〜５４５頁 (Eitan et al., “NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Vol.21, No.11, November 2000, pp.543-545) （非特許文献４）、および米国特許第５，８５１，８８１号（特許文献２０）である。これらの論文および特許は、本願明細書において参照により援用されている。

実用的な特定の電荷トラッピング誘電性材料および配列が２つ存在する。一方は３層式誘電体であり、これは、最初に基板上に酸化シリコンを成膜し、この上に窒化シリコン層を堆積させ、さらにこの窒化シリコン層の上に別の酸化シリコン層を成膜および／または堆積させたものである（「ＯＮＯ」）。第２の代替形は、ゲートと半導体基板面の間に、シリコンリッチな二酸化シリコンの単層を挟んだものである。この後者の材料は、次の２つの論文で説明されている。これら２つの論文とは、ディマリアら著，「Ｓｉ濃厚ＳＩＯ₂ インジェクターと浮動多結晶珪素記憶層とを用いる電気的に変更可能なリードオンリメモリ」，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（７），１９８１年７月，４８２５〜４８４２頁 (DiMaria et al., “Electrically-alterable read-only-memory using Si-rich SIO₂ injectors and a floating polycrystalline silicon storage layer", J. Appl. Phys. 52(7), July 1981, pp. 4825-4842)（非特許文献５）、およびホリら著，「不揮発性メモリ・アプリケーション用のＳｉ打ち込みゲート−ＳＩＯ₂ 絶縁体を有するＭＯＳＦＥＴ」，ＩＥＤＭ９２，１９９２年４月，４６９〜４７２頁 (Hori et al., “A MOSFET with Si-implanted Gate-SiO₂ Insulator for Nonvolatile Memory Applications", IEDM92, April 1992, pp. 469-472) （非特許文献６）である。これら論文は、その全体が本願明細書において参照により援用されている。また、誘電性記憶素子は、２００２年１０月２５日に出願された米国特許出願第１０／２８０，３５２号（特許文献２１）でより詳細に説明されている。この特許出願は、本願明細書において参照により援用されている。

メモリカードによる実施例
前述したように、本発明の様々な態様は、ホストシステムのはめ合いソケット内に取り外し可能に挿入できるメモリカードとして実現可能である。このようなカードは、コントローラが、ファームウェア２５に従ってメモリを管理するコントローラチップ２１（図１）のメモリシステム全体と、データをバイナリモードまたはマルチステートモードのいずれかで記憶できるメモリチップ２２を含んでもよい。あるいは、関連する周辺回路を備えた状態でコントローラとメモリアレイを別個のカードで提供することもできる。メモリチップ２２は、前述した実施形態、またはモード選択が可能な別の実施形態に従って構成される。

より詳細には、本発明の特定の実施形態は、ユーザの命令に対応してユーザデータをバイナリモードまたはマルチステートモードのいずれかで記憶できる集積回路カードとして実現できる。これにより、カードが選択された例えばデジタルカメラのようなホストのユーザは、信号メモリカードが大容量カードとして動作するか、または高性能カードとして動作するかをカードの用途に応じて選択することが可能になる。

集積回路の様々な態様が、２００１年８月２日に出願された米国特許出願第０９／９２４，１８５号（特許文献２２），２００２年１１月２１日に出願された米国特許出願第１０／３０２，００９号（特許文献２３）、２００３年１２月９日に出願された米国特許出願第１０／７３２，１４９号（特許文献２４）で説明されている。前述した関連出願は、本願明細書において参照により援用されている。

従来技術にも、マルチステートメモリを使用して動作し、また、ユーザデータを記憶するためにバイナリセルメモリセルを使用して動作する、メモリカードが存在するが、これらのカードは一方のタイプでしか使用できないようになっている。そのため、需要者は、フラッシュメディアカードを購入した際に、性能の比較的低い大容量カードか比較的容量の少ない高性能カードのいずれかを強制的に選択させられる。需要者は、適切な選択を行うために、カードを使用する用途を事前に知っておく必要がある場合もある。本発明によれば、ユーザは１枚のカードで高性能または大容量の両方を選択できる。

例えば、前述した主要な例である、メモリセルを４ステートモードまたはバイナリモードで動作させる機能を備えたＮＡＮＤ形マルチステートメモリを考える。大容量カードを購入し、その容量を半分にして高性能カードに変えることができるため、ユーザは、大容量と高性能のどちらかを選択するオプションを得ることができる。したがって、１枚のカードで、例えば２５６ＭＢの高密度カード、または１２８ＭＢの高性能カードのいずれかとして動作させることができ、ユーザはその後のカードの用途に従ってどちらかを選択できる。

バイナリモードによってより優れたステート同士の分離が可能になるため、より高速な読み出し／書き込み、または、頑健で耐久性の高いメモリを提供する場合に、高性能モードが選択される。ＮＡＮＤ形構造を利用したフラッシュメモリ内であっても、前述した方法、あるいは別の方法で複数のマルチステートから選ばれたバイナリモードとして１対のマルチステートを選択することができる。さらに、このメモリは、これ以外の、ＮＡＮＤ形およびＡＮＤ形の構成を使用したり、誘電セルのような別タイプのセルを使用することもできる。

１つの変更例では、メモリへのデータの記憶およびアクセスを管理するファームウェアは、マルチレベルＮＡＮＤとバイナリＮＡＮＤの両方を扱う機能を備えている。このオプションでは、両方のモードに対応したファームウェアがカード上に搭載され、これにはファームウェアダウンロードが関与していないが、カードへの特定の命令によって動作モードが決定される。別の変更例では、バイナリで機能するものと、マルチステートで機能するものとの、２個の別個のファームウェアファイルを使用する。この場合、選択されたモードが現在カード上にあるファームウェアに対応していなければ、ファームウェアダウンロードアプリケーションが用いられる。この第２の変更例には、より単純なファームウェアを使用できるという利点があるが、モード変更時にはファームウェアも変更しなければならないという欠点もある。

図１３は、例証的なメモリカードの実施形態の動作を図示したフローチャートである。このプロセスは、カードをホストに取り付けるステップ１３１から開始する。この時点では、ユーザが、積極的に変更を行う、あるいはカード挿入先のホストに変更を行わせるかのいずれかによってモード変更を開始しない限り、カードは通常のメモリカードとして動作できる。新規のカードはデフォルトモードにあってもよいし、または初期選択を要求してもよい。

ステップ１３３では、カードが、２つ以上のモードで動作できる旨をホストに通知する。この通知を受けて、ユーザは多様な動作モードに関連した多数の相対的性能基準から選択を行うことができる。

次に、ステップ１３５で需要者は動作特徴を選択し、ステップ１３７でこの動作特徴と関連する選択されたモードを、ホストがコマンドを発行することによってカードに送る。これによってメモリが再構成されるため、既にカードのメモリにユーザデータが記憶されている場合には、典型的にはデータが消去される。これを避けるには、データを一時的にホストに転送しておき、メモリ再構成の後、新規モードにて再度書き込みを行う。ユーザによって積極的に、あるいはホストがアプリケーションに従って決定を行うことで間接的に、再度の選択が行われ得る。例えば、デジタルビデオ記憶装置のような高速書き込み装置の場合には、高性能モードを選択しながら、一方で、静止画像は高密度モードで記憶して、カードが保存できる写真の枚数を増加させることも可能である。

ステップ１３９では、必要に応じて、ホストから適切なファームウェアセットをコントローラにロードする。例えば、バイナリモードにしか対応していないファームウェアを用いてメモリがバイナリモードにあり、マルチステートに切り替えられた場合には、マルチステートファームウェアをダウンロードし、またこの逆の場合も同様である。必要があれば、ファームウェアと動作特徴を定義する構成ファイルもこの時点でロードする。ファームウェアが両方のモードに対応している場合には、ステップ１３５のコマンドのみが必要であり、ステップ１３９はとばされる。

この時点で、ステップ１４１にて選択されたモードで、ユーザデータでの転送および記憶が可能である。その後、選択されたモードにおけるコントローラによってデータの管理およびデータへのアクセスが、ホストに透過的な方法で行われる。コマンドの発行と、必要であれば適切なファームウェアの転送の他、このプロセスおよび後続の動作もホストに透過である。一旦カードを選択したモードにフォーマットすれば、このカードは全てのホストにおいて、同じモードで使用できるようになる。

前述したのは、メモリを、第１の大容量バイナリモード、または第２の高性能マルチステートモードのいずれかで動作できる場合について説明したものである。より一般的には、モード数を増やすことができる。例えば、各メモリセルが４ビットを記憶できる場合には、各セルにつき４ビットを記憶する大容量モードと、高性能バイナリモードだけでなく、各セルにつき２ビットを使用する中間モードも存在しうる。これによれば、大容量モードでは不十分であっても中間モードがその用途に適した十分な性能を備えている場合に、ユーザは比較的小容量のバイナリモードではなく、中間モードを使用することができる。

バイナリモードとマルチステートモードを備えるメモリカードに関連した本発明の様々な態様は、前述したユーザが選択した動作モードの代わりに、またはこれに加えて、動的かつセルフアダプティブな方法で実現することも可能である。また、これらの態様は、メモリの一部を、バイナリモードで動作させるキャッシュとして使用し、その後マルチステートモードで書き込みされることを示す米国特許第５，９３０，１６７号（特許文献２）と組み合わせることもできる。

結論
本発明を特定の例およびその変更例に関連して説明してきたが、本発明は添付の特許請求の範囲の全範囲内においてその権利が保護されるものであることが理解されよう。

本発明の様々な態様の適用を説明する不揮発性メモリシステムのブロック図である。 既存の回路と、ＮＡＮＤ形である場合の図１のメモリアレイの構成とを示す。 半導体基板上に形成したＮＡＮＤ形メモリアレイの列に沿った断面図を示す。 図３のメモリアレイを、断面４−４で切り取った断面図である。 図３のメモリアレイを、断面５−５で切り取った断面図である。 図２〜図５のＮＡＮＤメモリセルアレイの例証的な動作電圧の表を示す。 図２〜図５のＮＡＮＤメモリセルアレイの別の特徴を示す。 ４ステートで動作している、図２〜図５のＮＡＮＤメモリセルアレイのしきい値電圧の存在分布の一例を示す。 図２〜図５のメモリセルアレイに使用できるプログラミング電圧信号の一例を示す。 図２〜図５のメモリセルアレイをプログラムするマルチステート技術を示す電圧しきい値レベル分布図である。 図２〜図５のメモリセルアレイをプログラムするマルチステート技術を示す電圧しきい値レベル分布図である。 図１０Ａ、図１０Ｂのマルチステート電圧しきい値レベル分布を、読み出しおよびベリファイ基準電圧を追加したステートにおいて再現している。 ２ステートにプログラムされた、図２〜５のメモリセルアレイの電圧しきい値レベル分布を示す。 例証的なメモリカードの実施形態の動作を示すフローチャートである。

Claims (14)

1. データおよびコマンドをホストとの間で転送するために前記ホストに接続可能な電気回路カードにおいて、
   各記憶素子が正確に２個のデータステートのうちの１個を記憶するバイナリモード、または前記各記憶素子が２個以上のデータステートを記憶するマルチステートモードのどちらか一方で動作できる複数の前記記憶素子を備えた不揮発性メモリと、
   前記メモリへのデータの記憶およびアクセスを管理するコントローラであって、外部からカードへのコマンドに応じて、前記メモリは、前記バイナリモードまたは前記マルチステートモードで管理される、コントローラと、
   を備える電気回路カード。
2. 請求項１記載の電気回路カードにおいて、
   前記カードが接続されているホストのユーザによって前記データが記憶されるのに先立って、外部からの前記コマンドが起動される電気回路カード。
3. 請求項１記載の電気回路カードにおいて、
   前記コントローラは、前記バイナリモードとマルチステートモードの両方のための１個のファームウェアファイルに従って、前記メモリへのデータの記憶およびアクセスを管理する電気回路カード。
4. 請求項１記載の電気回路カードにおいて、
   前記コントローラは、前記バイナリモードのための第１のファームウェアファイルと、前記マルチステートモードのための第２のファームウェアファイルとに従って、前記メモリへのデータの記憶およびアクセスを管理する電気回路カード。
5. 請求項４記載の電気回路カードにおいて、
   前記カードが接続されているホストのユーザによって前記データが記憶されるのに先立って、外部からの前記コマンドが起動され、前記第１および第２のファームウェアファイルのうちの１個は、外部からの前記コマンドに応じて前記コントローラによって、前記ホストからダウンロードされる電気回路カード。
6. 請求項５記載の電気回路カードにおいて、
   前記第１および第２のファームウェアファイルのうちの前記１個を定義する構成ファイルも、外部からの前記コマンド応じて前記コントローラによって、前記ホストからダウンロードされる電気回路カード。
7. システムにおいて、
   ホストと、
   ホストデータを記憶するために前記ホストに接続可能な電気回路カードと、を備え、前記カードは、
   多様な動作特徴を有する複数のモードで動作できる複数の記憶素子を備える不揮発性メモリと、
   前記メモリへの前記ホストによるデータの記憶およびアクセスを管理するコントローラであって、前記システムのユーザからの入力に応じて、前記メモリは、前記モードのうちの１つで管理される、コントローラと、
   を備えるシステム。
8. 請求項７記載のシステムにおいて、
   前記動作特徴は、前記不揮発性メモリの容量を含むシステム。
9. 請求項７記載のシステムにおいて、
   前記動作特徴は、前記不揮発性メモリにデータを記憶する相対速度を含むシステム。
10. 多様な動作特徴を有する複数のデータ記憶モードで動作できる不揮発性メモリを含む電子回路カードの動作方法において、
    カードをホストに取り付けるステップと、
    前記取り付けるステップに応じて、前記カードから前記ホストへモード選択要求を送信するステップと、
    前記モード選択要求に応じて、ホストのユーザが前記動作特徴の中から選択するステップと、
    前記ユーザによるモード選択を前記ホストから前記カードへ送信するステップと、
    前記ホストから前記カードへデータを転送し、さらに、前記選択された動作特徴に対応する、選択された前記データ記憶モードに従って、前記データを前記カードに記憶するステップと、
    を含む方法。
11. 請求項１０記載の方法において、
    前記動作特徴は、前記不揮発性メモリの相対容量を含む方法。
12. 請求項１０記載の方法において、
    前記動作特徴は、前記転送データの相対速度を含む方法。
13. 請求項１０記載の方法において、
    前記選択の前記転送に応じ、また前記データを転送するステップの前に、前記カードを前記選択されたデータ記憶モードに従って動作させるためのファームウェアファイルを、前記ホストから前記カードへ転送するステップをさらに含む方法。
14. 請求項１３記載の方法において、
    前記選択の前記転送に応じ、また前記データを転送するステップの前に、前記転送されたファームウェアファイルカードの動作特徴を定義する構成ファイルを、前記ホストから前記カードへ転送するステップをさらに含む方法。

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