TW200828308A - Semiconductor memory device - Google Patents

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Takashi Ohsawa
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Toshiba Kk
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200828308 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置’且有關例如藉由流於源 極與汲極間之電流來寫入資料之半導體記憶裝置。 【先前技術】 近年來，作為被期待取代DRAM(Dynamic Random Access Memory :隨機存取記憶體）之記憶體之半導體記憶 裝置有FBC(Floating Body Cell :浮動基胞）記憶體、MRAM (Magnetic Random Access Memory ··磁性隨機存取記憶體） 及PRAM(Phase Change Random Access Memory :相變隨機 存取記憶體）等。DRAM係於資料寫入時，不於記憶胞流入 電流，而FBC記憶體、MRAM及PRAM係藉由於記憶胞流 入電流來寫入資料。例如FBC記憶體係於SOI(Silicon On Insulator:絕緣層上覆石夕）基板上，形成具備浮動基體（以 下亦稱基體）之FET(Field Effect Transistor ··場效電晶 體），並於該基體流入電流。藉此，FBC記憶體控制儲存於 基體之許多載體之數目，藉由增減許多載體之數目，來記 憶資料"1”或資料。 如此，FBC會於資料寫入時消耗電流。於以往之FBC記 憶體進行叢發模式等串流存取之情況時，進行該串列存取 之期間中，感測放大器根據閂鎖資料，持續於記憶胞施加 寫入偏壓。因此，以往之FBC記憶體具有消耗電流大之問 題。 為了處理此問題，可採取僅將資料寫入時所選擇之行之 123512.doc 200828308 位70線連接於感測放大器，僅於連接在該位元線之選擇記 k胞流入電流之方式。然而，由於此方式為了僅將選擇位 兀線連接於感測放大器而需要追加之電路，因此產生感測 放大器之電路規模增大之問題。 【發明内容】 按照本發明相關實施型態之半導體記憶裝置係包含：複 數記憶胞，其係具有閘極、源極及汲極，藉由流於前述源 極與前述汲極間之電流來寫入資料；複數字元線，其係連 接於Ml述記憶胞之閘極；複數位元線，其係連接於前述記 憶胞之汲極；複數感測放大器，其係經由前述位元線來檢 測前述記憶胞之資料，經由前述位元線來對於前述記憶胞 寫入資料，並且閂鎖被讀出之資料或應寫入之資料；及轉 移閘’其係從前述感測放大器連接或切斷前述位元線之複 數轉移閘，且在對於複數前述記憶胞連續地寫入資料之串 列存取期間，在與該複數記憶胞相對應之複數前述感測放 大器閃鎖資料後，前述複數轉移閘連接該複數感測放大器 及與該複數感測放大器相對應之複數前述位元線，該複數 前述記憶胞連接於前述字元線中被活化之字元線。 【實施方式】 以下’參考圖式來說明本發明之相關實施型態。本實施 型態不限定本發明。 (第一實施型態） 圖1係表示按照本發明之相關實施型態之FBC記憶體裝 置結構之方塊圖。FBC記憶體裝置具備感測放大器s/a及 123512.doc 200828308 設置於感測放大器S/Α兩側之記憶胞陣列MCAL、MCAR。
列解碼器RD選擇記憶胞陣列MCA之字元線，行解碼器CD 選擇記憶胞陣列MCA之位元線。列位址緩衝器RAB從外部 領取列位址，暫時儲存其並對於列解碼器RD輸出。行位 .址解碼器CAB從外部領取行位址，暫時儲存其並對於行解 碼器CD輸出。DQ緩衝器dqB連接於感測放大器sA與輸出 入部間。DQ緩衝器DQB係為了將來自感測放大器之讀 出資料作為輸出入資料1/0，往外部輸出而暫時儲存，或 _ I為了將來自外部之寫人資料送往感測放AMA而暫時儲 存。感測放大器控制器SAC控制感測放大器S/A。記憶體 控制器MC係接受來自外部之指令信號來控制FB(：記憶體 裝置内之各部。 根據本實施型態之FBC記憶體裝置係於感測放大器控制 器SAC與記憶胞控制器MC間進一步具備叢發長計數器 财。叢發長計數器BLC係構成計算叢發模式中對於行之 • #取次數。於此’叢發模式係藉由指定某行位址，從該位 址進入連續之複數行位址，串列地讀出/寫入資料之模 式。串列存取係指於叢發模式中，對於連接於被活化之字 ‘ &線之複數記憶胞（複數行）連續地存b叢發長係於某叢 ^ ㈣式中，對於感測放大器S/A連續寫入之資料數，或從 感測放大器S/Α連續讀出之資料數。 叢發長計數訊c係於存取讀μ先設定之叢發長相 荨之情況時，使作為第-信號之最終行信號lastc〇u 化。換言之，叢發長計數器BLC係在對於與連續行相對應 123512.doc 200828308 之感測放大器S/Α連續寫入資料之次數，或從感測放大器 S/A連續讀出資料之次數，與叢發長相等之情況時，使最 終行信號LASTCOL活化。 於不活化最終行信號LASTCOL時，資料係由與被選擇 之行相對應之感測放大器S/Α閂鎖。此時，被選擇之行之 位元線仍然與感測放大器S/Α切斷。到存取次數成為叢發 長止，位元線與感測放大器S/Α切斷，且感測放大器S/Α維 持閂鎖資料之狀態。 _ 若最終行信號LASTCOL活化，叢發長計數器BLC控制感 測放大器控制器SAC，將包含對應於由串列存取所選擇之 行之複數位元線之位元線，連接在與其等相對應之複數感 測放大器S/Α。藉此，可將藉包含由串列存取所閂鎖之資 料之資料，對於與此等行相對應之複數記憶胞寫入或寫 回。 及（AND)閘極G10係輸入叢發開始信號BST及時脈（clock) 信號CLK，並將此等信號之邏輯積作為叢發時脈BCLK而 輸出。若叢發模式開始，叢發開始信號BST上升，及閘極 G10係使時脈信號CLK作為叢發時脈BCLK而通過叢發長計 ’ 數器BLC。叢發長計數器BLC係藉由計算某叢發模式下之 • 叢發時脈BCLK，可得知串列存取之次數。關於叢發長計 數器BLC之結構，於後面會參考圖5來詳細說明。 此外，活化係意味開啟或驅動70件或電路，不活化係意 味關閉或停止元件或電路。因此，應注意有高（HIGH)(高 電位位準）之信號為活化信號之情況，亦有低（LOW)(低電 123512.doc 200828308 位位準）之信號為活化信號之情況。例如NMOS電晶體係藉 由使閘極成為高來活化。另一方面，PMOD電晶體係藉由 使閘極成為低來活化。 圖2係表示記憶胞陣列MCAL、MCAR之内部結構之電路 圖。FBC記憶體裝置係具備：記憶胞MC ;第一虛擬胞 DC0 ;第二虛擬胞DC1;字元線WLLi，WLRi(i為整數）（以 下亦稱為WL);虛擬字元線DWLL，DWLR(以下亦稱為 DWL);位元線BLLi，BLRi(以下亦稱為BL);感測放大器 S/Ai(以下亦稱為S/A);等化線EQLL，EQLR(以下亦稱為 EQL);等化電晶體TEQL，TEQR(以下亦稱為TEQ);均化 線AVGL，AVGR(以下亦稱為AVG);及均化電晶體TAVL， TAVR(以下亦稱為TAV)。 記憶胞MC排列為矩陣狀，其構成記憶胞陣列MCAL、 MCAR(以下亦稱為MCA)。字元線WL延伸於列（row)方 向，且連接於記憶胞MC之閘極。字元線係於感測放大 器S/A之左右各設有256條’圖2中表示出〜WLL255及 WLR0〜WLR255。位元線BL延伸於行方向，且連接於記憶 胞MC之源極或汲極。位元線61"係於感測放大器S/A之左右 各設有1024條。圖2中表示出BLL0〜BLL1023及 BLR0〜BLR1023 °字元線WL與位元線BL互相正交’於其 各交點設有記憶胞MC °此係稱為交叉點型胞。此外’列 方向與行方向互相置換亦無妨。 於資料之讀出/寫入動作前，虛擬胞DC0及DC1分別記憶 互為相反極性之資料"0"及資料”1"。對於虛擬胞〇<：0及 123512.doc 200828308 DC 1之資料寫入通常於電源導入後立即進行。極性係表示 資料之邏輯值π〇”或n 1”。虛擬胞DC0及DC1係於檢測記憶 胞MC之資料時，為了產生基準電位Vref而使用。基準電 位Vref係資料之檢測電位與資料” 1”之檢測電位之約略 中間之電位。感測放大器S/A内之電流鏡電路（參考圖4)係 經由位元線BL而使電流流往記憶胞MC。藉此，記憶胞MC 之資料會傳達至感測放大器S/A内之感測節點。依感測放 大器S/A内之感測節點電位比基準電位Vref高或低，感測 放大器S/A識別資料邏輯值"0"或"Γ’。 虛擬胞DC0及虛擬胞DC1係朝向字元線WL所延伸之方向 (列方向）交互排列。虛擬胞DC0及虚擬胞DC1設置有相同 數目。 虛擬字元線DWL延伸於列方向，且連接於虛擬胞DC之 閘極。虛擬字元線DWL係於感測放大器S/A之左右各設有1 條，圖2中表示出DWLL及DWLR。 等化線EQL連接於等化電晶體TEQ之閘極。等化電晶體 TEQ連接於位元線BL與接地間。於等化中，藉由將位元線 BL連接於接地，以使各位元線BL之電位與接地電位相 等。 均化線AVG連接於均化電晶體TAV之閘極。均化電晶體 TAV連接於相鄰2條位元線BL間，且互相串聯地連接。均 化電晶體TAV係於資料讀出時，使虛擬胞DC0及虛擬胞 DC1分別以相同數目短路，藉此使流於虛擬胞DC0及DC1 之電流均化，以產生基準電位Vref。藉由使用基準電位 123512.doc -10- 200828308
Vref ’電流鏡電路可精度良好地產生資料”丨π之電流與資料 之電流間之中間電流。 圖3係表示記憶胞MC及虛擬胞DC之構造之剖面圖。此 外，虛擬胞130具有與記憶胞MC相同之結構。記憶胞MC設 置於包含支持基板10、盒體（BOX)層20及SOI層30之SOI基 板上。於SOI層3〇内，設有源極6〇及汲極4〇。浮動基體5〇 形成於源極60與汲極4〇間之SOI層30。基體50係與源極60 及汲極40逆向之導電型半導體。本實施型態中，記憶胞 MC為N型FET。基體50係藉由源極6〇、汲極4〇、盒體層 20 閑極絕緣膜 70及 STI(Shallow Trench Isolation :淺溝 槽絕緣）（未圖示）包圍其一部分或全部，從而在電性上成為 洋游狀態。FBC記憶體可藉由基體5〇内之許多載體之數目 來記憶資料。 例如設定記憶胞^1(:為>^型]^181^丁。而且，儲存於基體 50之電洞多之狀態定義為資料”1”，電洞少之狀態定義為 資料"0"。 為了於記憶胞MC寫入資料”丨”，於飽和狀態使記憶胞 動作例如將子元線WL偏移至1·5 V，將位元線bl偏 移至1·5 V。源極為接地GND(〇 ν)。藉此，於汲極附近發 生衝擊離子化，大量產生電子·電洞對。藉由衝擊離子^ 所產生電子流人汲極’電洞儲存於位能低之基體。因衝擊 離子化產生電洞時所流動之電流、與基體-源極間之卯接 合之順向電流抗衡時，基體電壓會達到平衡狀態。此基體 電壓約為0.7 V。 123512.doc • 11 - 200828308 寫入資料”〇”時，使位元線BL降低至負電壓。例如使位 元線BL之電位降低至」·5 v。藉由此動作，基體5〇•汲極4〇 間之ρη接合會大幅往順向偏移。儲存於基體5〇之電洞往汲 極40排出，資料”〇"記憶於記憶胞Mc。 於資料之讀出動作中，於資料寫入時相同地活化字元線 WL，但位元線Bl設定比資料”"之寫入時低。例如字元線 WL設為1·5 V，位元線BL設為〇·2 v。使記憶胞1^〇在線性 區域動作。記憶資料”之記憶胞與記憶資料"丨”之記憶 胞MC係藉由儲存於基體50之電洞數之差異，於記憶胞 之S品限值電壓呈現差異。藉由檢測此臨限值電壓之差，以 識別資料”1”與資料”〇”。於讀出時設定位元線BL在低電壓 之理由在於’因為若升高位元線BL之電壓，將記憶胞MC 偏移至飽和狀態，則於讀出資料”〇”之情況時，由於衝擊 離子化，資料Π0Π會有變化為資料”丨”之危險性。 圖4係表示感測放大器s/Ai(以下亦稱為S/A)之結構之電 路圖。感測放大器S/A連接於左右各設有1條之位元線BLLi 及BLRi(以下亦稱為BL)，並與各位元線BLLi及BLRi相對 應地設置。如此，於本實施型態採用開放位元線結構。 故，於資料讀出時，位元線BLLi及位元線對BLRi中之一 方傳達資料，另一方傳達基準電位。 感測放大器S/A包含1對感測節點SNLi(以下亦稱為SNL) 及SNRi(以下亦稱為SNR)。感測節點SNL係經由轉移閘 TGL1而連接於位元線BLLi，並經由轉移閘TGR2而連接於 位元線BLRi。感測節點SNR係經由轉移閘TGL2而連接於 123512.doc -12- 200828308 位元線BLL ’並經由轉移閘TGR1而連接於位元線BLR。 轉移閘TGL1及TGR1係藉由信號0>t來控制開啟/關閉。轉 移閘TGL2係藉由信號FBL及BFBL來控制開啟/關閉。轉移 閘TGR2係藉由信號FBR及BFBR來控制開啟/關閉。 例如於資料1買出動作中，感測放大器S/A讀出記憶胞MC 之資料’並經由E>q緩衝器DQB而對於外部輸出該資料， 並且將該資料寫回記憶胞MC。讀出位元線BLL上之資料 ”1”之情況，由於N型記憶胞MC之臨限值電壓比基準電位 低’因此感測節點SNL之電位比感測節點SNR之電位低。 另一方面，為了對於記憶胞MC寫回資料"1"，須對位元線 BLL賦予高電位。因此，藉由開啟轉移閘TGL2，將高電位 之感測節點SNR連接於位元線BLL。 感測放大器S/A係包含交叉耦合型動態閂鎖電路（以下稱 為閂鎖電路）RC1及RC2。閃鎖電路RC1係由串聯連接於感 測節點SNL與SNR間之2個p型電晶體TP1及TP2所組成。電 晶體TP1之閘極連接於感測節點SNR，電晶體TP2之閘極連 接於感測節點SNL。亦即，電晶體TP1及TP2之各閘極係對 於感測節點SNL及SNR交叉耦合。閂鎖電路RC2係由串聯 連接於感測節點SNL與SNR間之2個η型電晶體TN1及TN2所 組成。電晶體ΤΝ1之閘極連接於感測節點SNR，電晶體 ΤΝ2之閘極連接於感測節點SNL。亦即，電晶體ΤΝ1及ΤΝ2 之各閘極亦對於感測節點SNL及SNR交叉耦合。閂鎖電路 RC1及RC2係分別藉由信號SAP及BSAN之活化來驅動。 感測放大器S/A進一步包含p型電晶體TP3〜TP8。電晶體 123512.doc -13- 200828308 TP3〜TP8構成電流鏡型電流負載電路，並構成如於感測節 點SNL與SNR流有相等電流。電晶體TP3及TP4係藉由負載 信號BLOADON來控制，並作為切換於電源VBLH與上述電 流鏡間之切換元件而作用。於此，VBLH係表示於記憶胞 MC寫入資料"1”時，賦予位元線BL之高電位。電晶體TP7 及TP8分別藉由信號CML及CMR來控制，以將電晶體TP5 及TP6之閘極分別連接於感測節點SNL及SNR。藉此，電 晶體TP 5及TP 6可將根據基準電位之電流，相等地流入感 測節點SNL與SNR。 η型電晶體TN3連接於感測節點SNL與SNR間，並藉由信 號SHORT來控制。電晶體ΤΝ3係藉由於讀出/寫入動作前， 使感測節點SNL與SNR短路，以使感測節點SNL與SNR等 化。 η型電晶體TN4連接於DQ線與感測節點SNL間，η型電晶 體ΤΝ5連接於BDQ線與感測節點SNR間。電晶體ΤΝ4及ΤΝ5 之各節點連接於行選擇線CSLi(以下亦稱為CSL)。DQ線及 BDQ線連接於DQ缓衝器DQB。DQ緩衝器DQB係如圖1所說 明而連接於I/O墊，為了於資料讀出時對於外部輸出來自 記憶胞MC之資料而暫時地儲存，而且為了於資料寫入時 對於感測放大器S/A傳達來自外部之資料而暫時地儲存。 因此，行選擇線CSL係於對外部讀出資料或從外部寫入資 料時活化，感測節點SNL及SNR可連接於DQ緩衝器。於更 新時，行選擇線CSL維持非活化狀態。 圖5及圖6係表示叢發長計數器BLC之内部結構之電路 123512.doc -14- 200828308 圖。圖5所示之加法電路AC計算叢發時脈信號BCLK之上 升次數（脈波數）。加算電路AC係藉由連結複數個圖8所示 之半加法器HA而構成。加法電路AC係將來自各半加法器 HA之進位Ck(k=2, 4, 6，16, 32, 64)作為信號ACTi輸出。 通電重設信號BPRST在導入電源之初始為低位準（低： LOW)，並將所有半加法器HA及進位Ci初始化為低位準。 電源導入後經過片刻，通電重設信號BPRST成為高位準 (高：HIGH)，使半加法器HA内之閃鎖功能成為活化狀 態。 圖6所示之閘電路GC係構成如使用來自加算電路AC之信 號ACTi，來輸出最終行信號LASTCOL。閘電路GC具有設 定叢發長之功能。 由及閘極所組成之閘群GG1係輸入信號ACTi，並輸出信 號BLj(j=4, 8，16, 32, 64)。信號ACTi與信號BLj之關係如 下。ACT2及ACT4為1(高位準）之情況，BL4成為1(高位 準）。ACT2〜ACT8為1(高位準）之情況，BL4及BL8成為 1(高位準）。ACT2〜ACT16為1(高位準）之情況，BL4〜BL16 成為1(高位準）。ACT2〜ACT32為1(高位準）之情況， BL4〜BL32成為1(高位準）。ACT2〜ACT64為1(高位準）之情 況，BL4〜BL64成為1(高位準）。 由及閘極所組成之閘群GG2係輸入信號BLj及信號 BLjSEL，並輸出其等之邏輯積。信號BLjSEL係由熔絲fj所 產生之信號。熔絲fj之結構表示於圖7。節點Nf係經由高電 阻元件而連接於電源VBLH，並經由光學熔絲接地。光學 123512.doc -15- 200828308 熔絲之電阻比高電阻元件之電阻低甚多。因此，熔斷熔絲 f]前，信號BLjSEL為低位準。另一方面，若熔斷熔絲fj， 則信號BLjSEL成為高位準。由於信號BLjSEL成為高位 準，分別對應之信號BLj成為有效。例如熔斷熔絲F16之情 況時，信號BL16SEL成為高位準，其他BLjSEL則維持低位 準。因此，信號BL16成為有效，信號BL4，BL8，BL32及 BL64成為無效。此係意味叢發長設定在”16”（4位元）。此 情況下，於行存取數小於16時，閘群GG2之任一均輸出低 位準。若行存取數達到16，則閘群GG2中僅有輸入信號 BL16之及閘極輸出高位準信號。藉此，或（OR)閘極20輸 出高位準信號，及閘極G30使信號BCLK成為有效。此時， 輸出自閘極G30之信號BCLK成為最終行信號LASTCOL。 圖5及圖6所示之叢發長計數器BLC可將叢發長設定於 π2(1位元）〜64(6位元）π。然而，藉由增加圖5所示之半加法 器ΗΑ之個數，且伴隨於其來增加圖6所示之閘群GG1，GG2 内之閘極數及熔絲數，叢發長可設定在128(7位元）以上。 圖8係表示半加法器ΗΑ之内部結構圖。NAND閘極G40 係於電源導入後通電重設信號BPRST成為高位準後，作為 變頻器作用。半加法器ΗΑ係於來自前段之半加法器之進 位Ci-Ι成為高位準時不動作。半加法器ΗΑ係於進位Ci-Ι成 為低位準時，使進位Ci上升或下降。載體條BCi為進位Ci 之反轉信號。 圖9係表示按照第一實施型態之FBC記憶體裝置之資料 寫入時之動作之時序圖。本實施型態中，對於4個行0〜3之 123512.doc -16- 200828308 感測放大器S/A0〜S/A3，以叢發模式連續寫入資料。因 此，由於叢發長之設定為"4(2位元）’’，因此僅熔斷圖6之熔 絲F4。叢發長之設定係於FBC記憶體裝置之製造時預先進 行。亦可採用由非揮發性記憶體或揮發性記憶體所進行之 程式化方式，來取代由圖7所示之溶絲所進行程式化方 式。藉此，叢發長之設定可在對於製品組裝FBC記憶體裝 置時，或該類製品之使用前設定。 於資料寫入動作中，對於感測放大器S/A讀出記憶胞MC 之資料，將該資料更新為來自DQ缓衝器DQB之寫入資 料，並且從感測放大器S/A對於記憶胞MC寫入此寫入資 料。本實施型態中，假定字元線WLL0被活化。感測放大 器S/A係經由位元線BLL，將寫入資料對於記憶胞MC寫 入0 首先，由於列有效信號BRAS成為活化（LO W :低），預 充電結束，可選擇字元線WLL及虛擬字元線D WLR。於 tl，藉由使信號EQLL及EQLR成為低，以關閉圖2所示之 等化電晶體TEQL，TEQR。藉此，於接地（VSL)短路之位元 線BLLi及BlRi全部成為高阻抗狀態。與此同時，藉由使 信號SHORT成為低，以切斷感測節點對SNLi及SNRi。並 且，於tl，藉由將信號AVGL降低至低，以使圖2所示之均 化電晶體TAVL成為關閉狀態。藉此，記憶胞陣列MCAL内 之位元線BLLi互相分離。另一方面，由於信號AVGR維持 高（HIGH)，因此均化電晶體TAVR為開啟狀態。藉此，記 憶胞陣列MCAR内之位元線BLRi維持連接。 123512.doc -17· 200828308 藉由使信號CML成為高位準，電晶體TP7關閉。藉由將 信號CMR維持在低位準，以維持感測節點SNRi與電晶體 TP6之閘極之連接。 於tl，信號FBL，FBR為低。故，電晶體閘極TGL2, TGR2關閉。位元線BLLi與感測節點SNRi被切斷，位元線 BLRi與感測節點SNLi亦被切斷。然而，由於信號Φί為 高，因此位元線BLLi及感測節點SNLi維持連接，位元線 BLRi及感測節點SNRi亦維持連接。 • 由於信號BLOADON為低，因此電流鏡係從電源VBLH經 由感測節點SNRi，SNRi及位元線BLLi，BLRi，而對於記憶 胞M C及虛擬胞D C流入相等電流。措由此電流’於感測節 點對SNLi及SNRi間出現電位差（信號差）。 於該信號之電位超過一定值時（t2)，使信號(Dt成為低。 藉此切斷位元線BLLi，BLRi與感測節點SNLi，SNRi。 於t2，信號SAP及BSAN活化。藉此，閂鎖電路RC1及 RC2放大傳達至感測節點SNLi及SNRi之信號，並於感測節 _ 點SNLi及SNRi閂鎖此經放大之信號。如此，資料之讀出 係針對行〇〜3同時執行。 - 於t3，於閂鎖剛結束後，立即於行0活化行選擇線 - CSL0。藉此，於t3〜t4，寫入資料傳達至感測放大器 S/A0，並更新感測放大器S/A0内所閂鎖之資料。例如於行 0，選擇記憶胞MC儲存有資料”0”，寫入資料為”1”。因 此，於t3〜t4，感測節點SNL0之信號位準及感測節點SNR0 之信號位準逆轉。感測放大器S/A0閃鎖寫入資料後，於 123512.doc -18 - 200828308 t4，行選擇線CSL0不活化。 於t4〜t5選擇行1，與t3〜t4之行0相同，感測放大器S/A1 閂鎖寫入資料。於t5〜t6選擇行2，感測放大器S/A2閂鎖寫 入資料。並且，於t6〜t8選擇行3，感測放大器S/A3閂鎖寫 入資料。 於此，注意點為到行3被選擇為止，信號FBL及BFBL維 持不活化狀態。於信號FBL及BFBL維持不活化狀態之期間 之間，感測放大器S/A0〜S/A3分別不與位元線BLL0〜BLL3 連接，並維持問鎖有寫入資料之狀態。 於t7〜t8，信號FBL及BFBL活化。藉此，感測放大器 S/A0〜S/A3係與對應於其等之位元線BL連接，並將寫入資 料對於記憶胞MC寫入。 藉由來自圖1之叢發長計數器BLC之最終行信號 LASTCOL活化，感測放大器控制器SAC活化信號FBL及 BFBL 〇 以往之FBC記憶體裝置係於叢發模式中，從行〇之選擇 時點（t3)至行3之選擇時點（t8)為止活化信號FBL及BFBL。 此情況下，於所有行，在t3〜t8之期間之間持續從感測放大 器S/A往位元線流有電流。 另一方面，本實施型態中，僅於行3剛被選擇後之t7〜t8 活化信號FBL及BFBL。亦即，於感測放大器S/A0〜S/A3保 持寫入資料後，轉移閘TGL2分別連接感測放大器 S/A0〜S/A3與位元線BLL0〜BLL3。故，用於資料寫入之偏 壓電流僅於t7〜t8之期間内，從所有行之感測放大器流往位 123512.doc -19- 200828308 元線即足夠。其結果，若根據本實施型態，可減低叢發模 式中資料寫入時之消耗電流。 圖1〇係表示叢發模式中之叢發長計數器BLC之動作之時 序圖。參考圖10來說明有關計算對於行〇〜3之串列存取次 數之方法。時脈信號CLK決定FBC記憶體裝置之存取動 作。叢發模式中活化叢發開始信號BST。若活化叢發開始 信號BST，則圖及閘極G1〇係將時脈信號€£&作為時脈 BKLC而送往叢發長計數器BLC。叢發長計數器BLC計算 時脈信號BCLK之脈波數。於本實施型態，由於叢發長為 ”4(2位元）”，因此叢發長計數器BLC係於計算時脈信號 BCLK之第四個脈波時，活化最終行信號laStc〇l。 右活化最終行信號LASTCOL，感測放大器控制器SAC控 制感測放大器S/A，以活化信號FBL，BFBL。藉此，圖4之 轉移閘TGL2係將所有行之位元線連接於與其等對應之感 測節點。此時，閂鎖於感測節點之資料被寫入連接於位元 線之記憶胞MC。 此外，最終行信號LASTCOL活化後至信號FBL，BFBL·活 化為止之期間，係藉由於叢發長計數器blc與感測放大器 控制器SAC間設置延遲電路而可變更。藉此，可於行^之 資料寫入之同時，使轉移閘TGL2成為開啟狀態。其結 果，不/肖耗多餘功率，即可於行Q〜行3之記憶胞MC同時寫 入資料。 ” 如此，本實施型態中，於叢發模式下，感測放大器之轉 移閘TGL2僅將感測節點與位元線連接極短時間。故，根 123512.doc •20- 200828308 據本實施型態之FBC記憶體裝置可減低叢發模式中資料寫 入時之消耗電流。而且，於本實施型態中，由於不需要用 以將選擇位元線連接於感測放大器之電路，因此可抑制感 測放大器S/A之電路規模增大。 本實施型態中，藉由使用圖6所示之熔絲及閘群GG2， 可將叢發長程式化。於已知叢發長之製品，亦可藉由省略 熔絲及閘群GG2之閘極數來固定叢發長。此情況下，藉由 閘群GG1之閘極數來決定叢發長。 此叢發長之程式化方式亦可使用非揮發性或揮發性記憶 元件。此情況下，將FBC記憶體裝置組裝於製品時，或剛 導入記憶體電源後使用製品前，於該非揮發性記憶元件記 憶所需之叢發長亦可。 (第二實施型態） 第一實施型態中，於串列存取次數達到特定值時，活化 轉移閘TGL2。第二實施型態係不受叢發模式下之串列存 取次數影響，於對於感測放大器S/A之資料寫入結束之時 點，活化轉移閘TGL2。資料寫入結束之時點係作為第二 4吕號之#號BRAS不活化之時點。感測放大器控制琴sac 係於信號BRAS不活化時，活化信號fbL5 BFBL即可。因 此，按照第二實施型態之FBC記憶體裝置不需要圖i之叢 發長計數器BLC及閘極G10。 圖11係表示按照第二實施型態之FB C記憶體裝置之料 寫入時之動作之時序圖。第二實施型態中，於信號 不活化時活化信號FBL，BFBL，因此叢發長為任咅亦了 123512.doc •21- 200828308 並且’叢發長亦可於讀出/寫入動作之各循環變更。信號 BRAS之不活化係意味資料之讀出/寫入結束而成為預充電 狀態。 第二實施型態之tl〜t6之動作亦可與第一實施型態之 tl〜t6之動作相同。接著，於tl7，最後行3之感測放大器 S/A3閃鎖寫入資料後，不活化列位址信號bras。 於tl8 ’隨著不活化列位址信號bras而活化信號FBL， BFBL。藉此，於叢發模式中，所有行之感測放大器之轉 移閘TGL2可同時分別連接所有行之感測節點與所有行之 位元線。故，第二實施型態可獲得與第一實施型態相同之 效果。並且，於第二實施型態，由於不需要叢發長計數器 BLC及閘極，因此可縮小FBC記憶體裝置全體尺寸。 此外，信號BRAS不活化後至活化信號FBL，BFBL之期 間，可藉由於記憶體控制器MC設置延遲電路來變更。 第二實施型態可適用於信號BRAS不活化後，不立即活 化字元線WLL0，於對於記憶胞MC之資料寫入結束後，活 化字元線WLL0之裝置。 (第三實施型態） 圖12係表示按照關於本發明之第三實施型態之感測放大 器S/A之電路圖。按照第三實施型態之感測放大器S/Ai係 具備由PMOS電晶體TP10〜TP13所構成之第一閂鎖電路 RC10及第二閂鎖電路RC11，來取代閂鎖電路RC1，並具 備由NMOS電晶體ΤΝ10〜ΤΝ13所構成之第三閂鎖電路RC12 及第四問鎖電路RC13，來取代閃鎖電路RC2。按照第三實 -22- 123512.doc ri 200828308 施型態之感測放大器S/Α之其他結構與按照第一實施型態 之感測放大器S/A之結構相同即可。 電晶體TP10及TP11串聯地連接於感測節點SNL與SNR 間。電晶體ΤΡ12及ΤΡ13串聯地連接於感測節點SNL與SNR 間。電晶體ΤΡ10及ΤΡ12之閘極共同地連接於感測節點 SNR。電晶體ΤΡ11及ΤΡ13之閘極共同地連接於感測節點 SNL。亦即，電晶體ΤΡΙΟ, ΤΡ12及電晶體ΤΡ11，ΤΡ13之各 閘極係對於感測節點SNL及SNR交叉耦合。
• 電晶體ΤΝ10及ΤΝ11串聯地連接於感測節點SNL與SNR 間。電晶體ΤΝ12及ΤΝ13串聯地連接於感測節點SNL與SNR 間。電晶體ΤΝ10及ΤΝ12之閘極共同地連接於感測節點 SNR。電晶體ΤΝ11及ΤΝ13之閘極共同地連接於感測節點 SNL。亦即，電晶體ΤΝ10, ΤΝ12及電晶體ΤΝ11，ΤΝ13之各 閘極係對於感測節點SNL及SNR交叉耦合。 於電晶體ΤΡ10與ΤΡ11間之節點，輸入有信號SAP — READ。於電晶體TP 12與TP 13間之節點，輸入有信號SAP ® — WRITE。於電晶體TNI 0與TN11間之節點，輸入有信號 BSAN—READ。於電晶體TN12與TN13間之節點，輸入有 ’ 信號 BSAN_WRITE。 . 通常，由感測節點所閂鎖之資料電壓係因閂鎖電路内之 電晶體而電壓下降，並對於記憶胞MC傳達。為了避免被 閂鎖之資料之電壓下降，必需增大閂鎖電路内之電晶體之 尺寸（W/L)。閂鎖電路内之電晶體之尺寸（W/L)越大，該電 晶體之電流驅動能力增大。然而，另一方面，若閂鎖電路 123512.doc -23- 200828308 内之電日日體之尺寸（w/ ， 閃鎖來自記憶胞MC之讀出資 枓之枯間及閂鎖來自〇Γ)縷&取 y 目Q緩命15之寫入資料之時間變長。 此係使讀出/寫入動竹低 乍之循衣日守間長期化。並且，讀出資 料之閂鎖時間變長，係音 、、 係^未對於記憶胞MC之貫通電流增 夕。於此，W及L分別表示通道寬及通道長。
因此，第三實施型態係於感測放大器s/a閂鎖資料時， 僅=用閃鎖電路RC1GURC12)。於此，感測放大器s/a係 於°貝出動作中’閃鎖來自記憶胞MC之資料，於寫入動作 中，閃鎖來自DQ緩衝器DQB之資料。藉此，於資料閃鎖 時’可縮短循環時間’而且可壓低貫通電流。並且，於寫 入動作中，感測放大器S/A能以高速關㈣。此外，可 縮小電晶體TN4, TN5之尺寸（W/L)。由於對於感測放大器 S/A之寫人速度提兩，因此FBC記憶體裝置可對應高速叢 發模式。 另方面，感測放大器S/A係在對於記憶胞Mc寫入資料 牯，使用作為寫入電路之閂鎖電路RC1〇&RC：11雙方（或 RC12及RC13雙方）。藉此，對於記憶胞MC寫入資料時， 感測放大器S/A能以充分大之電流驅動能力，來對於記憶 胞MC寫入資料，並且縮短循環時間。 此外’電晶體TP10與TP11之尺寸相等，電晶體TP12與 ΤΡ13之尺寸亦相等。另一方面，電晶體τρι〇，ΤΡ11與電晶 體TP 12，TP 13之尺寸相等或不同亦無妨。為了提高上述效 果’電晶體TP12及TP13之尺寸（W/L)宜比電晶體TP10及 ΤΡ11之尺寸（W/L)大。此外，電晶體1^10與1^11之尺寸相 123512.doc -24- 200828308 等，電晶體TN12與TN13之尺寸亦相等。另一方面，電晶 體TN10, TN11與電晶體TN12, TN13之尺寸相等或不同均無 妨。為了提高上述效果，電晶體TN12及TN13之尺寸（W/L) 宜比電晶體TN10及TN11之尺寸（W/L)大。 圖13係表示按照第三實施型態之FBC記憶體裝置之資料 寫入時之動作之時序圖。於第三實施型態中，叢發長係預 先設定。 對於感測放大器S/A讀出資料時，活化信號SAP—READ 及BSAN—READ(t22)。藉此，僅利用閂鎖電路RC10及 RC12來閂鎖資料。於t23〜t24，對於感測放大器S/A寫入來 自DQ緩衝器DQB之資料時，僅閂鎖電路RC10及RC12閂鎖 資料。藉此，感測放大器S/A能以小消耗電流高速地寫入 資料。 於t27，從感測放大器S/A對於記憶胞MC寫入資料時， 不僅活化信號SAP—READ及BSAN—READ，亦活化信號 SAP—WRITE及BSAN—WRITE。藉此，不僅經由閂鎖電 路RC10及RC12，亦經由閂鎖電路RC11及RC13來寫入電 路。藉此，感測放大器S/A能以充分大之電流驅動能力， 來對於記憶胞MC寫入資料。 由於第三實施型態之其他動作與第一實施型態之其他動 作相同，因此省略其說明。 此外，信號SAP—WRITE及BSAN—WRITE係與信號 FBL·，BFBL·相同，使其根據最終行信號LASTCOL·之活化來 動作即可。 123512.doc -25- 200828308 (第四實施型態） 第四實施型態係第二實施型態與第三實施型態之組合。 第四實施型態係與第二實施型態相同，不受叢發模式下串 列存取之次數影響，於對於感測放大器S/Α之資料寫入結 束之時點（信號BRAS不活化之時點），活化轉移閘TGL2。 因此，按照第四實施型態之FBC記憶體裝置不需要叢發長 計數器BLC及閘極G10。第四實施型態之其他結構與第三 實施型態之結構相同即可。信號SAP—WRITE及BSAN — WRITE係與信號FBL，BFBL相同，於信號BRAS不活化時 活化。 圖14係表示按照第四實施型態之FBC記憶體裝置之資料 寫入時之動作之時序圖。於第四實施型態中，由於在信號 BRAS不活化時活化信號FBL, BFBL，因此叢發長為任意 亦可。並且，叢發長亦可於讀出/寫入動作之各循環變 更。 第四實施型態之t21〜t26之動作與第三實施型態之 t21〜t26之動作相同即可。接著，於t37，最後行3之感測放 大器S/A3閂鎖寫入資料後，列位址信號BRAS不活化。 於t38，隨著列位址信號BRAS不活化，信號FBL，BFBL 及信號SAP—WRITE及BS AN—WRITE活化。由於藉此可 變更閂鎖電路内之電晶體之尺寸，因此第四實施型態可獲 得與第三實施型態相同之效果。 (第五實施型態） 第一至第四實施型態係使用虛擬胞及電流鏡電路，產生 123512.doc -26· 200828308 基準電位及根據個別之電流。第五實施型態係無虛擬胞及 電流鏡電路之實施型態。基準電位係供給自記憶胞陣列之 外部。 圖1 5係表示按照第五實施型態之記憶胞陣列MCAL、 MCAR之内部結構之電路圖。於第五實施型態無均化電晶 體 TAVL，TAVR、信號線 AVGL，AVGR、虛擬胞 DC1，DC0， ^ 追加有基準電晶體TREF、信號線VFEF。第五實施型態之 其他結構係與圖2所示之第一實施型態之結構相同即可。 • 信號線VREF係傳遞於記憶胞陣列外部產生之基準電位
Vref。基準電晶體TREF連接於信號線VREF與位元線BL 間，可對於位元線BL傳達基準電位Vref。 圖16係表示按照第五實施型態之感測放大器S/A之結構 之電路圖。第五實施型態係於感測放大器S/A内省略電流 鏡電路。第五實施型態之其他結構與圖4所示之第一實施 型態之結構相同即可。 按照第五實施型態之FBC記憶體裝置係與第一實施型態 β 之動作約略相同。其中，由於第五實施型態無電流鏡電 路，因此無信號BLOADON。而且，未有使均化電晶體動 ， 作之信號AVGL，AVGR。 . 第五實施型態可容易適用於第二至第四實施型態。此 時，省略均化電晶體TAVL，TAVR、信號線AVGL，AVGR、 虛擬胞DC 1，DC0，並追加基準電晶體TREF、信號線VFEF 即可。 第五實施型態係藉由與第一至第四實施型態之任一組 123512.doc -27- 200828308 合，可獲得其分別之效果。並且，由於第五實施型態無電 流鏡電路及虛擬胞DC ’因此可縮小記憶體裝置之尺寸。 (第六實施型態） 第六實施型態係將所謂雙胞（Twin Cell)方式適用於第一 實施型態之實施型態。雙胞方式亦稱為2胞/位元方式。此 方式係於成對之2個記憶體MC儲存相反極性之資料，藉此 記憶1位元資料之方式。感測放大器S/A係以互為相反極性 之資料之一方為基準’來檢測另一方資料。因此，於雙胞 方式中，不需要虛擬胞DC、基準電位線VREF、基準電晶 體TREF。本實施型恶中，如圖17所示，儲存資料” 1"之記 憶胞MC與儲存資料"〇”之記憶胞MC係設置於感測放大器 S/A之兩側。 由於按照第六實施型態之感測放大器S/A之結構與圖16 所示之結構相同，因此省略其說明。其中，如圖16以括弧 所示，於雙胞方式中變更位元線及感測節點之稱呼方式。 圖1 8係表示按照第六實施型態之fbc記憶體裝置之動作 之時序圖。第六實施型態中，於讀出/寫入時，為了讀出 互為相反極性之資料，於t41之後立即起動字元線wll〇, WLR0。而且，於寫入時，須對於位元線及傳達 互為相反極性之資料。因此’信號肌，Bfbl及信號服， BFBR均於t47〜t48活化。 —第=實施型態可獲得與第一實施型態相同之效果。可將 只靶3L恶所示之雙胞方式直接適用於第二至第四實施 型態。因A ’第六實施型態可藉由與第二至第四實施型態 I23512.doc •28- 200828308 之任一組合，來獲得其分別之效果。 (第七實施型態） 圖19係表示按照第七實施型態之FBC記憶體之結構之電 路圖。第七實施型態為雙胞方式之其他實施型態，其為折 疊位元線類型之實施型態。折疊位元線類型之情況，如以 虛線圓形所示，成對之記憶胞MC構成如互相鄰接。 圖20係表示按照第七實施型態之感測放大器S/Ai之結構 之電路圖。折疊位元線類型之情況，轉移閘係左右各增加 _ 2個。轉移閘TGL10, TGR10分別連接於感測節點SN與位元 線BLLi，BLRi間。轉移閘TGL11、TGR11分別連接於感測 節點BSN與位元線BBLLi，BBLRi間。轉移閘TGL12、 TGR12分別連接於感測節點BSN與位元線BLLi，BLRi間。 轉移閘TGL13、TGR13分別連接於感測節點SN與位元線 BBLLi，BBLRi間。位元線BLLi與BBLLi之一方為另一方之 基準，位元線BLRi及BBLRi之一方為另一方之基準。 於第七實施型態，成對之記憶胞MC可構成如互相鄰 0 接。若成對之記憶胞MC之距離近，則由於其等之電性特 定一致，因此可更正確讀出資料。第七實施型態可適用於 * 第一至第四實施型態。因此，第七實施型態可藉由與第一 . 至第四實施型態之任一組合，來獲得其分別之效果。 (第八實施型態） 圖21係表示按照第八實施型態之FBC記憶體裝置之結構 之電路圖。第八實施型態亦為折疊位元線類型之記憶體裝 置。然而，感測放大器S/Ai係於每一位元線對（1行），交互 1235l2.doc -29 - 200828308 配置於，己憶胞陣列之左右。此結構稱為所謂雙端型感測放 大器。 於第八只靶型悲，由於鄰接之感測放大器間之間隔大， 因此容易設計感測放大器電路之佈局。
• 上述實施型態不僅可適用於資料寫入時之動作，亦可適 用於資料讀出時所執行、從感測放大器S/A對於記憶胞MC •之寫回動作。此外，資料之”寫人”不僅包含資料寫入時之 ”寫入’’，亦包含資料讀出時之，，寫回，，。 • 於上述實施型態，對於電荷泵（charge pumping)現象之 對束係於叢發模式中最後行之選擇時，於外觀上已進行。 藉此不而要於資料讀出後立即執行之用以對付電荷栗現 象之電洞補給（replenish)。 電荷泵現象係於讀出/寫人時，儲存於非選擇記憶胞之 電洞逐漸減少之現象。若電荷泵現象重複出現，則非選擇 記憶胞之資料T，之狀態會變化為資料”0”。為了應付此， φ 而要對於資料1 ’’之非選擇記憶胞補給電洞之動作。 於上述實施型態，作為電荷泵對策之電洞補給係於叢發 模式中最後行之選擇時，對於叢發模式中被選擇之所有行 同時進行。因此，上述實施型態係比資料讀出時亦進行充 • 電泵對策之方式，更減低消耗電流。 上述實施型態不僅可適用於FBC記憶體裝置，亦可適用 於貧料寫入時，藉由於源極-汲極間流入電流，來對於纪 憶胞寫入資料之記憶體裝置。可適用於例如 MRAM(Magnetic Random Access Memory:磁性隨機存取 123512.doc -30 - 200828308 石己 fe 體）、PRAM(Phase Change Random Access Memory ·· 相變隨機存取記憶體）。 此外’為了實現高速之行存取，於MRAM等，必須於感 測放大器閂鎖沿著字元線之記憶胞之資料。此係稱為所謂 感測放大器快取。感測放大器快取可使對於某頁面内之資 料存取（行位址變更）變得高速。於感測放大器快取打開頁 面之期間’若記憶胞與感測放大器連接，則DC電流會持 績流入記憶胞。因此，將某列（頁面）之資料傳輸往感測放 大為後，為了減低消耗電流，宜切斷記憶胞與感測放大 器。 Π貝出動作之情況時，一旦讀出頁面後，記憶胞與感測放 大器維持切斷亦無妨。然而，寫入動作之情況時，必須連 接各循環中被選擇之行之記憶胞與感測放大器，並於每次 在°己饫胞寫入資料（策略1 )，或如上述實施型態，必須於叢 發榼式之串列存取時，僅重寫感測放大器，於串列存取結 束後’連接所有行之記憶胞與感測放大器（策略2)。考量到 消耗電力及高速動作，以採取策略2為宜。 【圖式簡單說明】 圖1係表示按照本發明相關實施型態之FBc記憶體裝置 之結構之區塊圖。 圖2係表示記憶胞陣列MCAL、MCAR之内部結構之電路 圖。 圖3係表示記憶胞]^^及虛擬胞dc之構造之剖面圖。 圖4係表示感測放大器S/Ai之結構之電路圖。 123512.doc -31 - 200828308 圖5係表不叢發長計數器BLC之内部結構之電路圖。 圖6係表示叢發長計數器ΒΙχ之内部結構之電路圖。 圖7係表示熔絲Fj之結構之圖。 圖8係表示半加法器HA之内部結構之圖。 圖9係表示按照第一實施型態之服記憶 寫入時之動作之時序圖。 <貝# 圖1〇係表示叢發模式中之叢發長計數器BLC之動作之時 序圖。 守 圖11係表不按照第二實施型態之FBC記憶體裝置之資料 寫入時之動作之時序圖。 抑圖12係表示按照關於本發明之第三實施型態之感測放大 器S/A之電路圖。 圖13係表不按照第三實施型態之FBC記憶體裝置之資料 寫入時之動作之時序圖。 圖14係表示按照第四實施型態之FBC記憶體裝置之資料 寫入時之動作之時序圖。 圖15係表示按照第五實施型態之記憶胞陣列MCAL、 MCAR之内部結構之電路圖。 圖16係表示按照第五實施型態之感測放大器S/A之結構 之電路圖。 圖17係表示按照第六實施型態之FBC記憶體之結構之電 路圖。 圖18係表示按照第六實施型態之FBC記憶體裝置之動作 之時序圖。 123512.doc -32- 200828308 圖19係表示按照第七實施型態之FBC記憶體之結構之電 路圖。 圖20係表示按照第七實施型態之感測放大器S/Ai之結構 之電路圖。 圖21係表示按照第八實施型態之FBC記憶體裝置之結構 之電路圖。 【主要元件符號說明】 10 支持基板 20 盒體（BOX)層 30 SOI層 40 >及極 50 浮動基體 60 源極 70 閘極絕緣膜 AC 加法電路 ACT2, ACT4, ACT8， 信號
ACT16, ACT32, ACT64, BSAN，BSAN—WRITE, BSAN—READ，SAP， SAP_WRITE，BRAS SAP_READ，SHORT， BFBL, BFBR，BL4， BL8，BL16, BL32, BL64, BL4SEL，BL8SEL, 123512.doc -33- 200828308 BL16SEL, BL32SEL， BL64SEL，BLOADON， CML，CMR，FBL，FBR， ΦΙ
AVGL，AVGR BCLK
BLC BCi BBLO〜BBL1023, BBLi BBLLO, BBLL1，BBLLi BBLRO〜BBLR511，BBLRi BL，BLi，BLLi，BLRi BLLO 〜BLL1023， BLRO〜BLR1023
BPRST
BST
CAB
CD
CO〜C5, Ci，Ci-1 CLK CSLi，CSLO〜CSL3
DCO DC1 均化線 叢發時脈、叢發時脈信 號 叢發長計數器 載體條 位元線 通電重設信號 叢發開始信號 行位址解碼器 行解碼器 進位 時脈信號 行選擇線 第一虛擬胞 弟二虛擬胞 123512.doc -34 200828308
DQB DQ緩衝器 DWLL5 dwlr 虛擬字元線 EQLL，EQLR 等化線 F4, F8, F16, F32， 熔絲 F64 G10, G20, G30 閘極 G40 NAND閘極 GC 閘電路 GG1，GG2 閘群 GND 接地 HA 半加法器 I/O 輸出入資料 LASTCOL 最終行信號 MC 記憶體控制器、記憶胞 MCAL，MCAR 記憶胞陣列 Nf 節點 RAB 列位址緩衝器 RC1，RC2 閂鎖電路 RC10 第一閂鎖電路 RC11 第二閂鎖電路 RC12 第三閂鎖電路 RC13 第四閂鎖電路 RD 列解碼器 SAC 感測放大器控制器 123512.doc -35- 200828308
S/A，S/Ai 感測放大器 S/AO 〜S/A1023 SNLi，SNLO〜SNL3 感測節點 SNRi，SNRO〜SNR3 TAVL，TAVR 均化電晶體 TEQL，TEQR 等化電晶體 TGL1，TGL2， 轉移閘 TGL10 〜TGL13 TGR1，TGR2， TGR10 〜TGR13 TNI 〜TN5 η型電晶體 TN10〜TNI 3 NMOS電晶體 TP1〜TP8 ρ型電晶體 TP10〜TP 13 PMOS電晶體 TREF 基準電晶體 VBLH 電源 VREF 基準電位線 WL, WLLO〜WLL255， 字元線 WLRO〜WLR255 1235I2.doc -36-

Claims (1)

  1. 200828308 十、申請專利範圍： 1 · 一種半導體記憶裝置，其包含： 複數記憶胞，其係具有閘極、源極及汲極，藉由流於 前述源極與前述汲極間之電流來寫入資料； 複數字元線，其係連接於前述記憶胞之閘極； 複數位元線，其係連接於前述記憶胞之沒極；
    複數感測放大器，其係經由前述位元線來檢測前述記 憶胞之資料，經由前述位元線來對於前述記憶胞寫入資 料’並且閂鎖被讀出之資料或應寫入之資料；及 轉移閘，其係從前述感測放大器連接或切斷前述位元 線之複數轉移閘，且在對於複數前述記憶胞連續地寫入 貝料之串列存取期間，在與該複數記憶胞相對應之複數 前述感測放大器問鎖資料後，連接該複數感測放大器及 與該複數感測放大器相對應之複數前述位元線，該複數 則述S己憶胞連接於前述字元線中被活化之字元線。 2.如請求項丨之半導體記憶裝置，其中進一步包含計數 器，/係料前料列存取期間巾料前述複數感測放 /之=貝料寫入-人數，於該寫入次數達到特定值時，使 第一信號活化； 根據則述第一#號之活化，前述轉移閘成為開啟狀 ’其中前述計數器係藉由 計算控制讀出動作及寫入 ’來計算對於前述複數感 3.如請求項2之半導體記憶裝置 從前述串列存取期間之開始， 動作之時脈（clock)信號之脈波 123512.doc 200828308 測放大器之資料寫入次數。 4·如請求項2之半導體記憶裝置， ^ ^ 其中前述計數芎句人· 加法電路，其係計算前述寫入次數；及 包3 . 閘電路，其係設定前述特定值、 受前述寫人次數，於該寫人 /從前述加法電路接 述第-信號活化。 ―人數相前述特定值時使前 5.如=項4之半導體記憶裝置，其中前述閉電路包含.
    電路’其係具有經由電阻連接於電源且你由 熔絲接地之節，點，並藉由熔斷 ’、，二 之it、 不垃斷該禝數熔絲電路 刚述溶、、、糸來決定前述特定值；及 閘群，其係運算前述寫入次 々# 人默及則述稷數熔絲電路之 各卽點之信號，並輸出前述第一信號。 6·如請求項1之半導體記憶裝置，々 生一一 1 其中則述轉移閘係根據 表示資料寫入動作或資料讀出私 了叶貝出動作結束之第二信號而成 為開啟狀態。 r欠項1之半導體記憶裝置，其中前述感測放大器之 各個包含閂鎖電路，該閂鎖電路包含·· 感、i節點對，其係與連接於前述感測放大器之成對之 位元線相對應而設置； 第門鎖部’其係連接於前述感測節點對之間，於該 感測節點對問鎖資料之閂鎖電路，且於前述感測放大器 严-1鎖貝料時’以及從前述感測放大器對於前述記憶胞寫 入資料時動作；及 第一岡鎖部，其係於前述感測放大器閂鎖資料時不動 123512.doc 200828308 作’攸θ述感測放大器對於前述記憶胞寫入資料時動 作。 8·如凊求項2之半導體記憶裝置，其中前述感測放大器之 各個包含閂鎖電路，該閂鎖電路包含： 感測即點對’其係與連接於前述感測放大器之成對之 位元線相對應而設置； 第一閃鎖部，其係連接於前述感測節點對之間，於該 感測節點對閃鎖資料之閂鎖電路，且於前述感測放大器 閃鎖貝料時’以及從前述感測放大器對於前述記憶胞寫 入資料時動作；及 第一閃鎖部’其係於前述感測放大器閂鎖資料時不動 作’彳文Α述感測放大器對於前述記憶胞寫入資料時動 作。 9·如喷求項3之半導體記憶裝置，其中前述感測放大器之 各個包含閂鎖電路，該閂鎖電路包含·· & >則_點對’其係與連接於前述感測放大器之成對之 位元線相對應而設置； $ —卩-1鎖部’其係連接於前述感測節點對之間，於該 感測即點對閂鎖資料之閂鎖電路，且於前述感測放大器 閃鎖資料時，以及從前述感測放大器對於前述記憶胞寫 入賓料時動作；及 第二閃鎖部，其係於前述感測放大器閂鎖資料時不動 作’從前述感測放大器對於前述記憶胞寫入資料時動 作0 123512.doc 200828308 10 ·如請求jg。 、之半導體記憶裝置，其中前述感測放大器之 各個包令_ β & 、 i鎖電路，該閂鎖電路包含： =、1點對，其係與連接於前述感測放大器之成對之 位元線相對應而設置； 第一 声 、 ’鎖部，其係連接於前述感測節點對之間，於該 感測即點對閂鎖資料之閂鎖電路，且於前述感測放大器 閃鎖資料時，以及從前述感測放大器對於前述記憶胞寫 入資料時動作；及
    第一閃鎖部，其係於前述感測放大器閂鎖資料時不動 作’彳足前述感測放大器對於前述記憶胞寫入資料時動 作0 11·如請求項1之半導體記憶裝置，其中從前述感測放大器 對於前述記憶胞寫入資料時供給至前述記憶胞之電流係 由外部之基準電位所供給。 12. 如請求項〗之半導體記憶裝置，其中前述感測放大器係 以互為相反極性之資料之一方為基準，來檢測另一方之 資料。 13. 如請求項1之半導體記憶裝置，其中前述感測放大器係 每一位元線對，交互配置於記憶胞陣列之左右。 123512.doc
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