CN1975927B - 相可变存储器件及其读取方法 - Google Patents

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Abstract

公开了一种相可变存储器件以及读取数据的相关方法。存储器件由存储单元、高电压电路、预充电电路、偏置电路、以及读出放大器组成。每一个存储单元包括相可变材料和与位线相连的二极管。高电压电路根据电源提供高电压。预充电电路在将位线充电到电源电压之后，将位线升高到高电压。偏置电路借助于高电压向位线提供读取电流。读出放大器借助于高电压将位线的电压与基准电压相比较，并且从存储单元读取数据。存储器件能够减少预充电操作期间高电压电路的负荷，从而确保在读出期间足够的读出裕度。

Description

相可变存储器件及其读取方法
技术领域
这里公开的主题与半导体存储器件有关。具体地，这里公开的主题涉及一种使用相可变材料存储器件的存储器件，以及使用此种存储器件读取数据的方法。
该美国非临时专利申请根据U.S.C.§199要求2005年11月30日递交的韩国专利申请No.2005-115629、以及2005年12月21日递交的韩国专利申请No.2005-127038的优先权，将其全部内容一并在此作为参考。
背景技术
半导体存储器是一种能够选择性地存储并且取回数据的器件。将半导体存储器件粗略地分类为随机存取存储器(RAM)和只读存储器(ROM)。RAM是一种包括动态RAM(DRAM)和静态RAM(SRAM)的存储器。ROM是一种包括可编程ROM(PROM)、可擦PROM(EPROM)、电EPROM、以及闪速存储器件的存储器。
正在普及的可编程ROM的特别形式被称为“相可变”RAM(或“PRAM”)，是一种使用氧族(chalcogenide)合金来存储数据的存储器件。PRAM普及的一个原因是他们可以通过相对于其他非易失性器件的简单制造工艺来制作，这给了PRAM一个优势：以低成本提供大容量存储器件。
图1是示出了相可变存储器件的单位单元的等效电路图。参考图1，单位单元10包括存储元件11和选择元件12。存储元件11连接在位线BL和选择元件12之间。选择元件12连接在存储元件11和地之间。
存储元件11包括相可变材料，例如Ge-Sb-Te(GST)，可以根据其物理状态改变电阻。相可变材料的物理状态可以取一般地结晶态或一般地无定形态，并且对于本示例，可以基于通过位线BL提供的电流控制相可变材料(GST)的状态(以及从而控制其电阻)。
单位单元10的选择元件12是NMOS(N型金属氧化物半导体)晶体管NT。注意，NMOS晶体管NT的栅极与字线WL相连。当将预定的电压施加到字线WL时，将NMOS晶体管NT导通，以通过字线BL向存储元件11提供电流。虽然在图1中存储元件11连接在位线BL和选择元件12之间，但是选择元件12可以连接在位线BL和存储元件11之间。
图2是示出了相可变存储器件的另一个单位单元20的等效电路图。参考图2，单位单元20包括存储元件21和选择元件22，其中存储元件21连接在位线BL和选择元件22之间。该存储元件21与图1中示出的存储元件11相同。该选择元件22包括二极管D。
在操作中，当选择元件22(二极管D)的正极和负极之间的电压差变得高于二极管的阈值时，将选择元件22导通，以通过位线BL向存储元件21提供电流。因此，在读取操作期间可以测量存储元件21的电阻，以及在写操作期间可以应用热。
图3是示出了用在图1和图2示出的单位单元10和20中的GST相可变材料的操作特性的图。参考图3，参考数字1表示代表GST相可变材料到无定形态的改变的特性曲线，而参考数字2表示代表GST相可变材料到结晶态的改变的特性曲线。
参考参考曲线1，通过使用受控电流将GST相可变材料加热时间T1到高于其熔点Tm的温度，并且然后结束加热，GST相可变材料可以变成无定形态。可以将也称为“复位状态”的无定形态用于在GST相可变材料内部存储数据“1”。
接下来参考参考曲线2，通过使用受控电流将GST相可变材料加热时间T2(典型地比T1长)到高于其结晶温度Tc而低于熔点温度Tm的温度，并且然后相对较慢地冷却GST相可变材料，GST相可变材料可以变成结晶态。可以将结晶态称为“置位状态”，并且将结晶态用于存储数据“0”。注意，GST相可变材料的电阻在无定形态比在结晶态时高。
具有多个存储单元的正常相可变存储器件可以接受外部电源电压VCC，以对其位线BL进行预充电和/或向位线BL提供读取电流。针对读取操作，相可变存储器件一般采用预充电电路、偏置电路、以及读出放大器。预充电电路对位线BL预先地充电到电源电压VCC。偏置电路从电源电压VCC向位线BL提供读取电流。读出放大器将读出节点的电压与基准电压相比较，并且从存储单元读取数据。
然而，在读取操作期间，可能无意地减小了读出放大器的“读出裕度(sensing margin)”，或电源电压VCC可能下降到低于预定的电压电平(例如，1.5V)。读出裕度是存储单元中读出节点的复位状态和置位状态之间的电压差。针对其中选择元件使用NMOS晶体管(例如，图1的存储单元10)并且电源电压VCC是1.5V的实施例，如果将存储单元配置在复位状态，则将读出节点维持在约1.5V。然而，如果将存储单元配置在置位状态，则将读出节点从电源电压VCC减小到地电平。
另一方面，在其中存储单元的选择元件由二极管(例如，图2的存储单元20)形成的情况下，当将存储单元20维持在复位状态时，可以将读出节点维持在约1.5V，但是当如果将存储单元配置到置位状态时，将把读出节点减小到二极管的阈值电压。为此，采用二极管D作为选择元件的相可变存储器件的读出裕度减小了二极管D的阈值电压。当二极管D的阈值电压由于二极管的制作工艺而产生的原因而增加时，进一步地减小了读出裕度。
因此，在读取操作期间改善使用二极管作为选择元件的相可变存储器的读出裕度可能是有利的。
发明内容
本发明旨在通过提供相可变存储器件及其读取方法解决上述问题，通过使用电压泵改善读出裕度。
在说明性的实施例中，相可变存储器件包括：与位线相连的存储单元；高电压电路，适合于根据电源电压产生高电压；预充电电路，适合于将位线充电到电源电压，以及进一步地将位线充电到高电压；偏置电路，适合于通过使用高电压向位线提供读取电流；以及读出放大器，适合于通过使用高电压检测位线的电压电平。
在另一个说明性的实施例中，读取在相可变存储器件中的数据的方法包括：对与存储单元相连的位线放电；通过使用电源电压对位线充电；通过使用电源电压对位线充电之后，通过使用高电压对位线充电；通过使用高电压向位线提供读取电流；以及通过使用高电压读出位线的电压并且从存储单元读取数据。
在又一个说明性的实施例中，相可变存储器件包括：与位线相连的存储单元；将位线充电到预充电电压的预充电电路；偏置电路，通过使用比预充电电压高的高电压向位线提供读取电流；读出放大器，通过使用高电压检测位线的电压电平；以及高电压电路，根据电源电压产生预充电电压和高电压之一。
在又一个说明性的实施例中，读取相可变存储器件中的数据的方法包括：对与存储单元相连的位线放电；将位线预充电到预充电电压；通过使用比预充电电压高的高电压向位线提供读取电流；通过使用高电压读出位线的电压电平并从存储单元中读取数据。
可以参考说明书的其他部分以及附图，更进一步地理解这里的发明的性质和优点。
附图说明
将参考如下附图描述本发明的非限制性实施例，其中除非另外说明，贯穿各幅图，相同的参考数字指的是相同的部分。在这些图中：
图1是示出了相可变存储器件的单位单元的等效电路图；
图2是示出了另一个相可变存储器件的单位单元的等效电路图；
图3是示出了相可变材料的操作特性的图表；
图4是说明根据本发明的说明性实施例的相可变存储器件结构特征的方框图；
图5是解释图4中示出的相可变存储器件的操作的时序图；
图6是说明图5中示出的读出放大器的电路图；
图7是解释图6中示出的读出放大器的操作的时序图；
图8是说明根据本发明的另一个说明性实施例的相可变存储器件结构特征的方框图；
图9是解释图8中示出的相可变存储器件的操作的时序图；
图10是解释图8中示出的读出放大器的操作的时序图。
具体实施方式
下面将参考附图更详细地描述本发明的优选实施例。然而，可以以很多不同的形式实现本发明，并且不应该将本发明解释为受限于这里阐述的实施例。相反地，提供这些实施例使得该公开是全面且完整的，并且将更加全面地向本领域的普通技术人员传达本发明的范围。
图4是说明根据本发明的说明性实施例的相可变存储器件结构特征的方框图。如图4中所示，相可变存储器件100包括：存储单元阵列110、地址解码器120、位线选择电路130、放电电路135和136、箝位电路140、预充电电路150、偏置电路160、读出放大器170、控制单元180、以及高电压电路200。
存储单元阵列110包括多个存储单元。多个存储单元与多个字线WL0～WLn以及位线BL0～BLm相连。每一个存储单元可以由存储元件和选择元件构成。每一个存储元件包括GST相可变材料，并且每一个选择元件由二极管组成。然而注意，在其他的实施例中可以采用晶体管代替二极管作为选择元件。
在操作中，相可变存储器件100可以向存储单元提供复位或置位电流，以便对处于复位或置位状态的存储单元编程。注意，复位电流比置位电流大。因此，当将晶体管用作选择元件时，晶体管具有比用于对存储单元编程的读出放大器170的MOS晶体管的阈值电压低的阈值电压是有用的。
地址解码器120可以操作以对从外部输入的地址ADDR解码，以选择字线和位线。将地址ADDR区分为用于选择字线WL0～WLn的行地址RA以及用于选择位线BL0～BLm的列地址CA。
在图4中，在多个字线WL0～WLn和位线Bl0～BLm中分别指定字线WL1和位线BLm。通过指定字线WL1和位线BLm，可以在存储单元阵列110中选定存储单元111。
位线选择电路130可以响应于从地址解码器120提供的选择信号Yi(i＝0～m)而选择位线。位线选择电路130包括多个NMOS晶体管YT0～YTm。多个NMOS晶体管YT0～YTm可以将位线BL0～BLm与数据线DL相连。例如，当激活选择信号Ym时，可以将位线BLm与数据线DL电连接。
第一放电电路135连接在数据线DL和接地端子之间，并且可以对数据线DL放电。第二放电电路136同样连接在读出节点NSA和接地端子之间，并且可以对读出节点NSA放电。参考图4，第一放电电路135由在数据线DL和接地端子之间形成电流通道的NMOS晶体管Ndis组成，并且在操作中可以响应于放电信号PDI而对数据线DL放电。另外，第二放电电路136可以响应于从控制单元180提供的放电信号PDIS而对读出节点NSA放电。
在读取操作期间，箝位电路140将数据线DL调节在预定电压电平以下。该箝位操作的目的是为了限制选定的位线BLm的电压不超过相可变材料的阈值电压。换句话说，必须控制相可变材料两端的电压，以便其不高于阈值电压。例如，假设分别设计阈值电压为0.5V和1V的二极管和相可变材料，将把选定的位线BLm调节小于1.5V的电压，即约1V。
再参考图4，箝位电路140可以由在读出节点NSA和数据线DL之间形成电流通道的NMOS晶体管Ncmp组成，并且可以用来响应于箝位信号CLMP而限制数据线DL的电压电平。例如，假设NMOS晶体管Ncmp的阈值电压是1V，并且将箝位信号CLMP设定在2V，将把数据线DL箝位到最大约1V。同时地，也可以类似地调节选定的位线BLm。在读取操作期间，从控制单元180提供箝位信号CLMP，并且所述箝位信号可以具有恒定的DC电压电平。
预充电电路150可以将读出节点NSA充电到电源电压VCC的电压电平，并且然后将读出节点NSA升高到高电压VSA的电平。在该过程期间，可以将选定的位线BLm预充电到箝位电压(例如1V)。再参考图4，预充电电路150可以包括第一预充电电路151和第二预充电电路152。第一预充电电路151可以响应于第一预充电信号nPCH1，开始将读出节点NSA充电到电源电压VCC，而第二预充电电路152可以响应于第二预充电信号nPCH2，开始将读出节点NSA充电到高电压VSA。从控制单元180提供第一预充电信号nPCH1和第二预充电信号nPCH2。
第一预充电电路151连接在第一电源端子和读出节点NSA之间。在操作中，第一预充电电路151可以通过第一电源端子接收电源电压VCC，并且可以响应于第一预充电信号nPCH1，将读出节点NSA预充电到电源电压VCC。如图4中所示，第一预充电电路151由PMOS(P型金属氧化物半导体)晶体管Ppre组成。配置第一预充电电路151的PMOS晶体管Ppre，使得其栅极接收第一预充电信号nPCH1、其源极与电源电压VCC相连、以及其漏极与读出节点NSA相连。虽然在图4中没有明确地示出，通过高电压VSA对POMS晶体管Ppre的衬底(bulk)升压。
第二预充电电路152连接在第二电源端子和读出节点NSA之间，并且配置第二预充电电路152以通过第二电源端子接收高电压VSA，并且响应于第二预充电信号nPCH2，将读出节点NSA预充电到高电压VSA。如图4中所示，第二预充电电路152由与第一预充电电路151非常类似的PMOS晶体管Ppre组成。配置第二预充电电路152的PMOS晶体管Ppre，使得其栅极接收第二预充电信号nPCH2、其源极与高电压VSA相连、其漏极与读出节点NSA相连、以及通过高电压VSA对其衬底(bulk)升压。
如果设计预充电电路150仅根据高电压VSA操作，当在突发读取操作期间不得不对巨大数量的位线预充电时，高电压电路200可能具有过量的电容性负荷。此外，在预充电期间，高电压电路200可能不得不忍受相当大的预充电负荷，因为每一个位线可以具有较大的电容。
为了在对位线预充电时降低高电压电路200的负荷，预充电电路150可以在两个连续的步骤中实施预充电操作。在第一预充电步骤中，可以将选定的位线BLm充电到电源电压VCC的电平。在该步骤中，第一预充电电路151可以使用外部提供的电源电压VCC执行预充电操作。在第二预充电步骤中，选定的位线BLm可以进一步地升高到高电压VSA的电平。在该步骤期间，第二预充电电路152可以使用从高电压电路200提供的高电压VSA执行预充电操作。
如前所述，预充电电路150可以在第二预充电步骤期间将读出节点NSA从电源电压VCC升压到高电压VSA。注意，高电压电路200仅在第二预充电期间向预充电电路150提供高电压VSA可能是有利的。因此，通过在预充电操作期间高电压电路200的电容性负荷的减小、而在读出操作期间向读出放大器170提供足够的读出裕度，相可变存储器件100可以从中受益。这将随后参考图5进一步详细地描述。
同时，偏置电路160可以连接在高电压VSA的电源端子和读出节点NSA之间，并且可以向选定的位线BLm提供读取电流。如图4中所示，偏置电路160由两个PMOS晶体管Pbias1和Pbias2组成，并且可以通过电源端子接受高电压VSA。
第一PMOS晶体管Pbias1连接在电源端子和第二PMOS晶体管Pbias2之间，并且可以通过第一偏置信号PBIAS控制所述第一PMOS晶体管Pbias1。第二PMOS晶体管Pbias2连接在第一PMOS晶体管Pbias1和读出节点NSA之间，并且可以通过第二偏置信号BIAS控制所述第二PMOS晶体管Pbias2。在读取操作期间，可以从控制单元180提供第二偏置信号BIAS，并且可以将第二偏置信号BIAS设定到预定的DC电压电平。当将第一偏置信号PBIAS设定在低电压电平时，偏置电路160可以向选定的位线BLm提供读取电流。
在读取操作期间，读出放大器170可以将读出节点NSA的电压与基准电压Vref相比较以产生输出读出结果SAO。可以从基准电压产生器(未示出)提供基准电压Vref。读出放大器170可以使用高电压VSA实施其读出操作。在读出操作期间，读出放大器170可以从控制单元180接收控制信号nPSA和PMUX。注意，将参考图6和图7进一步详细地描述读出放大器170的结构和操作。
控制单元180可以响应于从外部源提供的命令CMD而输出控制信号PDIS、CLMP、PBIAS、BIAS、nPCH1、nPCH2、nPSA、PMUX、以及EU_PUMP。可以将泵浦使能信号EU_PUMP施加到高电压电路200。将参考图5和图7进一步详细地描述从控制单元180输出的控制信号的操作特征。
高电压电路200包括电压泵210和检测器220。在操作中，电压泵210可以借助于电荷泵机制将电源电压VCC升压。检测器220可以检测电压泵210的输出电压是否达到高电压VSA的电平。当电压泵210的输出电压达到高电压VSA时，检测器220可以禁用电压泵210。除非电压泵210的输出电压达到高电压VSA，检测器220可以继续启用电压泵210以将电源电压VCC升压。注意，可以将高电压VSA提供到预充电电路150、偏置电路160、以及读出放大器170。
图5是描写图4中示出的相可变存储器件100的操作的时序图。如图5中所示，将针对具有放电时间段T0、第一预充电时间段T1(a)、第二预充电时间段T1(b)、读出时间段T2、以及放电时间段T3的连续时间段的读取操作描述该操作。为便于描述，以针对图4的存储单元11执行读取操作作为示例。
在放电时间段T0，将数据线DL和读出节点NSA放电到地电压电平。如图5中所示，因为将选择信号Ym维持在低电平，可以将选定的位线BLm与数据线DL电断开。此外，因为将放电信号PDIS设定到高电平，将数据线DL和读出节点NSA放电到地电压电平。因为将第一偏置信号PBIAS设定到高电平，可以将偏置电路160的第一PMOS晶体管Pbias1截止。将选定的字线BLm保持在地电平的一个目的是防止位线BLm被设置在位线BLm上的位线放电电路(未示出)放电。
在第一预充电时间段T1(a)，将读出节点NSA预充电到电源电压VCC，并且选定的位线BLm上升到箝位电压(例如1V)。此外，选择信号Ym升高到高电平，而放电信号PDIS下降到低电平。第一预充电信号nPCH1也下降到低电平。当选择信号Ym升高到高电平时，位线BLm可以与数据线DL电连接。当放电信号PDIS下降到低电平时，可以将放电电路135和136的NMOS晶体管Ndis截止。当第一预充电信号nPCH1下降到低电平时，将读出节点NSA预充电到电源电压VCC。如果将读出节点NSA充电到电源电压VCC，选定的位线BLm的电压向着箝位电压1V上升。
在第二预充电时间段T1(b)，第二预充电性能nPCH2下降到低电平。响应于第二预充电信号nPCH2的该低电平，将读出节点NSA进一步地充电到高电压VSA。如果将读出节点NSA充电到高电压VSA，选定的位线BLm将升高到箝位电压1V。
在读出时间段T2，将选定的字线WL1设定到低电压电平。当字线WL1变成低电平时，读出节点NSA的电压电平可变地取决于存储单元111的状态。在读出时间段T2，将第一偏置信号PBIAS减小到低电平。根据第一偏置信号PBIAS到该低电平的转变，读取电流可以通过偏置电路160流入选定的存储单元111。
如果选定的存储单元111达到复位状态的条件，即存储数据“1”，读出节点NSA可以保持高电压VSA。注意，读出节点NSA能够保持高电压VSA是因为经由偏置电路160提供了读取电流。
如果选定的存储单元111达到置位状态的条件，即存储数据“0”，读出节点NSA的电压电平将从高电压电平VSA下降到1V。在该时间期间，由于二极管的阈值电压，读出节点NSA的电压电平将不会转到地电平GND而是转到1V。在时间段T2期间，可以将读出放大器170激活以实施其读出操作。将参考图6和图7进一步地描述读出放大器170的读出操作。
在放电时间段T3中，将选定的字线WL1设定到高电压电平。选择信号Ym下降到低电平，而放电信号PDIS升高到高电平。响应于选择信号的低电平，可以将选定的位线BLm与数据线DL电断开。响应于放电信号PDIS的高电平，可以将读出节点NSA放电到地电平。
在传统的相可变存储器件的情况下，读出节点NSA的读出裕度不超过VCC-1V。因此，如果将电源电压VCC降低到低于1.5V，将读出裕度减小到小于0.5V。读出裕度的下降产生严重退化的读取操作性能。然而，如图5中所示，相可变存储器件在读出节点NSA具有足够的读出裕度，即VSA-1V，确保了稳定的读取操作。
而且，根据本发明的相可变存储器件100，因为通过使用电源电压VCC和高电压VSA的两个步骤实现预充电操作，减少了在预充电操作期间高电压电路200的电容性负荷。
图6是说明图5中示出的读出放大器的电路图。读出放大器170基于读出节点NSA的电压与基准电压Vref的比较而输出读出结果SAO。接收高电压VSA的读出放大器170可以响应于控制信号nPSA和PMUX实施读出操作。如图6所示，读出放大器170包括：读出电路310、锁存电路320、以及伪锁存电路330。
读出电路310包括多个PMOS晶体管P1～P3以及多个NMOS晶体管N1～N5。读出电路310由微分放大器311和均衡器312组成。在操作中，使用高电压VSA的微分放大器311可以读出和放大基准电压Vref和读出节点NSA的电压之间的差。均衡器312强制微分放大器的输出节点Na和Nb的电压电平彼此相等。
微分放大器311由第一NMOS晶体管N1、第二二NMOS晶体管N2、和第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3组成。第一NMOS晶体管N1响应于读出节点NSA的电压，形成第一节点Na和地之间的电流通道。第二NMOS晶体管N2响应于基准电压Vref，形成第二节点Nb和地之间的电流通道。第一PMOS晶体管P1响应于第二节点Nb的电压，形成第三节点Nc和第一节点Na之间的电流通道。第二PMOS晶体管P2响应于第一节点Na的电压，形成第三节点Nc和第二节点Nb之间的电流通道。第三PMOS晶体管P3响应于控制信号nPSA，形成VSA的电源端子和第三节点Nc之间的电流通道。第三PMOS晶体管P3通过电源端子接受高电压VSA。
均衡器312由第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5组成。第三NMOS晶体管N3连接在第一节点Na和地之间。第四NMOS晶体管N4连接在第二节点Nb和地之间。第五NMOS晶体管N5连接在第一节点Na和第二节点Nb之间。可以响应于控制信号nPSA将第三至第五NMOS晶体管同时地导通或截止。
与读出电路310的第一节点Na相连的锁存电路320可以响应于控制信号PMUX输出读出结果SAO。锁存电路320包括反相电路321和锁存器322。反相电路321连接在第一节点Na和第四节点Nd之间，并且响应于控制信号PMUX而操作。反相电路321由第六PMOS晶体管P6和第七PMOS晶体管P7、第六NMOS晶体管N6和第七NMOS晶体管N7、以及第一反相器IN1组成。当将控制信号PMUX升高到高电平时，反相电路321可以根据第一节点Na的电压电平输出反相信号。锁存电路322包括第二反相器IN2和第三反相器IN3。
伪锁存电路330与读出电路310的第二节点Nb相连。伪锁存电路330包括第八PMOS晶体管P8和第八NMOS晶体管N8。在第八PMOS晶体管P8中，其漏极和源极彼此相连，并且其栅极与第二节点Nb相连。第八PMOS晶体管P8通过源极端接受电源电压VCC。第八NMOS晶体管N8的源极和漏极彼此相连，并且其栅极与第二节点Nb相连。第八NMOS晶体管N8的源极与接地端子相连。这里，应该注意的是，第八PMOS晶体管P8和第八NMOS晶体管N8的漏极彼此断开。提供伪锁存电路330以针对第一节点Na和第二节点Nb均衡负载。
图7是进一步解释图6中示出的读出放大器的操作的时序图。具体地，图7将提供在读出时间段T2时关于读出放大器170的操作的详情。在图7中示出的读出节点NSA的电压电平与图5中示出的相同。
在第一读出时间段T1(b)期间，将第一控制信号nPSA设定在高电压VSA，并将第二控制信号PMUX设定在低电平。因为第一控制信号nPSA处于高电压VSA，将第一节点Na和第二节点Nb保持在地电压电平。
在第一读出时间段T2(a)中，读出节点NSA的电压电平作为选定的存储单元111的状态的函数的变量。当存储单元111处于复位状态时，读出节点NSA保持高电压VSA，但是如果存储单元111处于置位状态，读出节点NSA将下降到1V。
在第二读出时间段T2(b)，第一控制信号nPSA变成地电压GND。如图6中所示，将第三PMOS晶体管P3导通，而将第三至第五NMOS晶体管N3-N5截止。在该时间期间，读出电路310可以通过将读出节点NSA的电压与基准电压Vref相比较而实施读出操作。如果读出节点NSA的电压比基准电压Vref高，第一节点Na转到地电压。如果读出节点NSA的电压比基准电压Vref低，第一节点Na转到高电压VSA。换句话说，当选定的存储单元111达到复位状态的条件时，第一节点Na下降到地电压，但是当选定的存储单元111达到置位状态的条件时，第一节点Na升高到高电压VSA。
在第三读出时间段T2(c)，将第二控制信号PMUX激活。响应于第二控制信号的激活，锁存电路320反转第一节点Na的电压电平，并且输出读出结果SAO。如图7中所示，将读出放大器170的输出节点保持在之前的状态，直到第二读出时间段T2(b)的结束为止。在第三读出时间段T2(c)期间，读出放大器170的输出节点将响应于控制信号PMUX，变成电源电压VCC或地电压GND。即，当第一节点Na充电至高电压VSA时，输出电压SAO(即，读出结果)降低到地电压GND。然而，当将第一节点Na设定在地电压GND时，输出电压SAO升高到电源电压VCC的电平。
在放电时间段T3，第一控制信号nPSA升高到高电压VSA且第二控制信号PMUX降低到地电压GND。参考图6，将读出电路310的第三PMOS晶体管P3截止，而将第三至第五NMOS晶体管N3--N5导通。在该时间期间，将第一节点Na和第二节点Nb放电到地电压GND，并且锁存器322将保持输出节点的当前电压水平。
图8是说明根据本发明第二实施例的相可变存储器件结构特征的方框图。如图8中所示，相可变存储器件400由存储单元阵列410、地址解码器420、位线选择电路430、放电电路435和436、箝位电路440、预充电电路450、偏置电路460、读出放大器470、控制单元480、以及高电压电路500组成。除了预充电电路450之外，在图8中示出的相可变存储器件400在结构和操作上与图4的相可变存储器件100相同。
在读出放大器470的读出操作之前，预充电电路450将读出节点NSA预先设定在预充电电压VPRE。在该时间期间，将选定的位线BLm预充电到箝位电压(例如，1V)。预充电电路450连接在电源端子和读出节点NSA之间，通过电源端子接受预充电电压VPRE，并且响应于预充电信号nPCH，将读出节点NSA预充电到预充电电压VPRE。从控制单元480提供预充电信号nPCH。
参考图8，预充电电路450由PMOS晶体管Ppre组成。PMOS晶体管Ppre由被施加了预充电信号nPCH的栅极、与预充电电压VPRE相连的源极、以及与读出节点NSA相连的漏极构成。通过高电压VSA将PMOS晶体管Ppre的衬底(未示出)升压。
从高电压电路500提供预充电电压VPRE。不依赖于施加到偏置电路460和读出放大器470的高电压VSA地产生预充电电压VPRE，所述预充电电压VPRE比高电压VSA低。将预充电电压降低到低于高电压VSA的原因是为了减少高电压电路500的电容性负荷。
假设预充电电路450使用高电压VSA，可以将高电压电路500用于产生用于对位线BL预充电的高电压VSA。然而，因为位线BL具有较大的负载电容，不可避免地是，在预充电时间段，高电压电路500产生高电压VSA时将具有大量的电容性负荷。
为了减少高电压电路500的此种电容性负荷，预充电电路450可以通过使用预充电电压VPRE代替高电压VSA来对选定的位线BLm充电。这里，预充电电路450能够使用电源电压VCC(外部提供的)或基准电压Vref(从读出放大器470提供的)作为预充电电压VPRE。
当预充电电压VPRE比高电压VSA低时，在读出操作期间读出节点NSA的电压电平与传统情况不同。即，当选定的存储单元111处于复位状态时，读出节点NSA从预充电电压VPRE升高到高电压VSA。当选定的存储单元111处于置位状态时，读出节点NSA从预充电电压VPRE降低到1V。这意味着在预充电操作期间，在减小高电压电路500的电容性负荷的同时，可以确保读出操作中的足够的读出裕度。将结合图9更加详细地描述使用预充电电压VPRE的预充电机制。
图9是解释图8中示出的相可变存储器件400的操作的时序图。参考图9，通过连续的时间段：放电时间段T0、预充电时间段T1、读出时间段T2、以及放电时间段T3来实现相可变存储器件400的读取操作。放电时间段T0和T3与图5中示出的那些相同。
在预充电时间段T1，将读出节点NSA设定在预充电电压VPRE，并且将选定的字线BLm预充电到箝位电压1V。如图9中所示，选择信号Ym升高到高电平并且放电信号PDIS下降到低电平。预充电信号nPCH同样下降到低电平。当选择信号Ym达到高电平时，位线BLm与数据线DL电连接。当放电信号PDIS达到低电平时，将放电电路435和436的NMOS晶体管Ndis截止。当预充电信号nPCH下降到低电平时，将读出节点NSA预充电到预充电电压VPRE。如果将读出节点NSA充电到预充电电压VPRE，选定的位线BLm的电压升高到箝位电压1V。
在读出时间段T2，将选定的字线Wl1设定到低电压电平。当字线WL1达到低电平时，读出节点NSA的电压电平是依赖于选定的存储单元411的状态而可变的。在读出时间段T2，将第一偏置信号PBIAS保持在低电平。当第一偏置信号PBIAS转变到低电平时，读取电流可以通过偏置电路460流入选定的存储单元411中。
如果选定的存储单元411达到复位状态的条件，即存储数据“1”，可以将读出节点NSA从预充电电压充电到高电压VSA。读出节点NSA的电压能够升高到高电压VSA，是因为通过偏置电路460向其提供读取电流。另外，如果选定的存储单元411达到置位状态的条件，即存储数据“0”，读出节点NSA的电压电平从预充电电压VPRE下降到1V。在该时间期间，由于存储单元的二极管的阈值电压，读出节点NSA的电压电平不会转到地电平GND，而是1V。在时间段T2，将读出放大器470激活以实施其读出操作。
图10是进一步地解释图8中示出的读出放大器的操作的时序图。在第一读出时间段T2(a)，读出节点NSA的电压电平是依赖于选定的存储单元411的状态而可变的。当存储单元411达到复位状态的条件时，读出节点NSA升高到高电压VSA。另一方面，当存储单元411达到置位状态的条件时，读出节点NSA下降到1V。图10中的读出操作的其他特性与图7中示出的那些相同。
在传统的相可变存储器件的情况下，读出节点NSA的读出裕度不超过VCC-1V。因此，如果将电源电压VCC降低到低于1.5V，读出裕度下降到低于0.5V。读出裕度的下降退化了相可变存储器件中的读取操作的可靠性。然而，如可以从图9所看见的，相可变存储器件400在读出节点NSA具有足够的读出裕度，即VSA-1V，这确保了稳定的读取操作。
另外，更加本发明的相可变存储器件400，因为通过使用比高电压VSA低的预充电电压VPRE实现对位线的预充电操作，在预充电操作期间减少了高电压电路500的电容性负荷。
如上所述，在预充电期间，在提供足够的读出裕度以确保稳定的读取操作的同时，减少相可变存储器件的高电压电路上的电容性负荷是有利的。
以上公开的主题将被认为是说明性的而不是限制性的，并且所附权利要求将覆盖落在本发明的本质精神和范围之内的各种修改、改进、以及其他实施例。因此，在法律所允许的最大范围内，本发明的范围将通过以下权利要求及其等价物的最宽的可允许解释来确定，并且将不由前述详细的描述限定或限制。

Claims (22)

1.一种相可变存储器件，包括：
存储单元，与位线相连；
高电压电路，适合于根据外部提供的电源电压产生高电压，其中，所述高电压比所述电源电压高；
预充电电路，与位线相连并接收所述电源电压和高电压，该预充电电路适合于将位线充电到所述电源电压，以及进一步地将位线充电到所述高电压；
偏置电路，与位线相连并接收所述高电压，该偏置电路适合于通过使用所述高电压向位线提供读取电流；以及
读出放大器，与位线相连并接收所述高电压，该读出放大器适合于通过使用所述高电压检测位线的电压电平。
2.如权利要求1所述的相可变存储器件，其中，所述存储单元包括：
存储元件，包含相可变材料；以及
选择元件，适合于选择存储单元，其中，选择元件是连接在存储元件和字线之间的二极管。
3.如权利要求1所述的相可变存储器件，其中，所述高电压电路包括：
电压泵，适合于对电源电压升压；以及
检测器，适合于读出电压泵的输出电压电平并且调节电压泵。
4.如权利要求1所述的相可变存储器件，其中，所述预充电电路包括：
第一预充电电路，适合于将位线充电到所述电源电压；以及
第二预充电电路，适合于将位线充电到所述高电压。
5.如权利要求1所述的相可变存储器件，其中，所述读出放大器适合于将位线的电压与基准电压相比较，并且进一步地适合于从存储单元读取数据。
6.如权利要求1所述的相可变存储器件，还包括：
箝位电路，连接在位线和读出节点之间并且适合于调节位线的电压，
其中，所述读出节点与所述预充电电路和所述偏置电路相连。
7.如权利要求6所述的相可变存储器件，其中，所述预充电电路包括：
第一预充电电路，连接在第一电源端子和所述读出节点之间，所述第一预充电电路适合于通过所述第一电源端子接受所述电源电压，并且响应于第一预充电信号，将所述读出节点充电到所述电源电压；以及
第二预充电电路，连接在第二电源端子和所述读出节点之间，所述第二预充电路适合于通过所述第二电源端子接受所述高电压，并且响应于第二预充电信号，将所述读出节点充电到所述高电压。
8.如权利要求7所述的相可变存储器件，其中，
所述第一预充电电路是连接在所述第一电源端子和所述读出节点之间的P型金属氧化物半导体晶体管，并且适合于响应所述第一预充电信号；
所述第二预充电电路是连接在所述第二电源端子和所述读出节点之间的P型金属氧化物半导体晶体管，并且适合于响应所述第二预充电信号。
9.一种读取相可变存储器件中的数据的方法，所述方法依次包括：
在放电时间段，对与存储单元相连的位线放电；
在第一预充电时间段，通过使用外部提供的电源电压对位线充电；
在第二预充电时间段，通过使用所述电源电压对位线充电之后，通过使用高电压对位线充电，其中所述高电压比所述电源电压高；以及
在读出时间段，通过使用所述高电压向位线提供读取电流，然后通过使用所述高电压读出位线的电压，并且从存储单元读取数据。
10.如权利要求9所述的方法，其中，存储单元包括：
存储元件，包含相可变材料；以及
选择元件，用于选择存储单元，
其中，选择元件是连接在存储元件和字线之间的二极管。
11.一种相可变存储器件，包括：
存储单元，与位线相连；
高电压电路，根据外部提供的电源电压产生高电压和预充电电压，其中所述高电压比所述电源电压高，并且比所述预充电电压高；
预充电电路，与位线相连并接收所述预充电电压，该预充电电路将位线充电到预充电电压；
偏置电路，与位线相连并接收所述高电压，该偏置电路通过使用比所述高电压向位线提供读取电流；以及
读出放大器，与位线相连并接收所述高电压，该读出放大器通过使用所述高电压检测位线的电压电平。
12.如权利要求11所述的相可变存储器件，其中，存储单元包括：
存储元件，包含相可变材料；以及
选择元件，用于选择存储单元，
其中，选择元件是连接在存储元件和字线之间的二极管。
13.如权利要求11所述的相可变存储器件，其中，所述预充电电压是所述电源电压。
14.如权利要求11所述的相可变存储器件，其中，所述读出放大器将位线的电压与基准电压相比较，并且从存储单元读取数据。
15.如权利要求14所述的相可变存储器件，其中，所述预充电电压是所述基准电压。
16.如权利要求11所述的相可变存储器件，还包括：箝位电路，连接在位线和读出节点之间，并调节位线的电压，
其中，所述读出节点与所述预充电电路和所述偏置电路相连。
17.如权利要求16所述的相可变存储器件，其中，所述预充电电路连接在电源端子和所述读出节点之间，在预充电期间，通过所述电源端子接受所述预充电电压，并且将所述读出节点充电到所述预充电电压。
18.如权利要求17所述的相可变存储器件，其中，所述预充电电路包括P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管具有与所述电源端子相连的源极、与所述读出节点相连的漏极、被施加了预充电信号的栅极、以及通过所述高电压升压的衬底。
19.一种读取相可变存储器件中的数据的方法，所述方法依次包括：
在放电时间段，对与存储单元相连的位线放电；
在预充电时间段，将位线预充电到预充电电压；以及
在读出时间段，通过使用比所述预充电电压高的高电压，向位线提供读取电流，然后通过使用所述高电压读出位线的电压电平，并且从存储单元中读取数据。
20.如权利要求19所述的方法，其中，存储单元包括：
存储元件，包含相可变材料；以及
二极管，连接在存储元件和字线之间。
21.如权利要求20所述的方法，其中，在对位线预充电时，将位线箝位到二极管的阈值电压。
22.如权利要求19所述的方法，其中，所述预充电电压是电源电压。
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