CN102637459B

CN102637459B - 非易失性存储装置

Info

Publication number: CN102637459B
Application number: CN201110435822.9A
Authority: CN
Inventors: 谷川博之; 仓盛文章
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-12-22
Filing date: 2011-12-22
Publication date: 2016-04-20
Anticipated expiration: 2031-12-22
Also published as: CN102637459A; US8547751B2; JP2012133847A; US20120163075A1; JP5679801B2

Abstract

一种非易失性存储装置，能够抑制访问延迟的产生。该非易失性存储装置在进行位线(BL)的电压的大小与参考电压线(40)的参考电压(VREF)的大小的比较之前，用充电电路(114)以恒压(VREFEQ)对位线(BL)充电，然后以差电压输出电路(116B)利用串联电路(58)来生成参考电压(VREF)的大小与位线(BL)的电压的大小之差所对应的差电压，并由耦合抵消电路(34)吸收在PMOS晶体管(60C)以及NMOS晶体管(62A、62C)中产生的耦合电荷，用以抑制伴随着充电的开始而串联电路(58)的PMOS晶体管(60C)以及NMOS晶体管(62A、62C)的栅极电压的上升。

Description

非易失性存储装置

技术领域

本发明涉及可电写入的非易失性存储装置。

背景技术

作为现有的非易失性存储器，例如，已知一种如下所述的非易失性存储器，即：多个存储单元分别排列在字线WL以及位线BL上而形成存储单元阵列，并将作为读取对象的存储单元的位线经由选择电路依次连接到读取放大器，并且通过利用读取放大器对连接在存储单元上的位线电压的大小与参考电压的大小进行比较的方式读取数据。

然而，在存储单元中存储有表示“1”或者“0”的逻辑值的数据。位线BL根据存储在作为读取对象的存储单元中的数据，其电压的大小发生变化，但是由于在数据“1”的读取后的数据“0”的读取等中，位线BL被充电而成为能够判定读取(read)0的稳定状态为止需要时间，这成为访问延迟的原因之一。

作为解决该问题的技术，在专利文献1中，公开了一种从位线BL读取数据时，通过利用由内部电源生成的内部电压CSV进行预充电，从而使数据的读取高速化的技术。

专利文献1：日本特开2007-149296号公报。

然而，内部电压CSV的大小并非一定与参考电压的大小一致。因此，在内部电压CSV的大小大于参考电压的大小的情况下，通过预充电，位线BL被充电成超过参考电压的大小，导致产生过冲(overshoot)。相反，在内部电压CSV的大小小于参考电压的大小的情况下，虽然通过预充电，访问期间被缩短，但由于在预充电后位线BL被充电，因此成为稳定状态为止需要时间。如此，在现有的非易失性存储器中，由于内部电压CSV的大小并非一定与参考电压的大小一致，所以会存在如下问题，即存在产生存储访问延迟的情况。其中，在本说明书中，除了将使电容元件蓄积电荷的意思称为“充电”之外，还将对布线施加电压的情形也广义地称之为“充电”。称为“充电”是出于布线中存在寄生电容而使该寄生电容蓄积电荷的考虑。

发明内容

本发明是为了解决上述问题而提出的，其目的在于提供一种能够抑制访问延迟的产生的非易失性存储装置。

为了实现上述目的，方案1中记载的非易失性存储装置的结构包括：位线，与可电写入地存储逻辑值的非易失性的存储元件连接，被施加大小与存储在该存储元件中的逻辑值对应的电压；充电单元，在进行施加于所述位线的电压的大小与施加于参考电压线的参考电压的大小的比较来识别所述逻辑值时，在该比较前，所述充电单元利用大小与所述参考电压的大小相当的电压对该位线充电；电压生成单元，连接在所述参考电压线与所述位线之间，并具有在以所述充电单元进行充电时产生耦合电荷的电容负载，利用该电容负载生成所述参考电压线的电压的大小与所述位线的电压的大小之差所对应的电压来作为表示所述比较结果的电压；以及电荷吸收单元，吸收上述电容负载所产生的耦合电荷。

根据本发明，可获得能够抑制访问延迟的产生这一效果。

附图说明

图1是示意性地表示第一实施方式的非易失性存储器的概略构成的一个例子的示意图。

图2是表示第一实施方式的非易失性存储器的概略构成的一个例子的构成图。

图3是表示第一实施方式的放大器的主要部分的构成的一个例子的构成图。

图4是表示第一实施方式的非易失性存储器中的信号的转换状态的一个例子的时序图。

图5是表示第二实施方式的放大器的主要部分的构成的一个例子的构成图。

图6是表示第二实施方式的非易失性存储器中的信号的转换状态的时序图。

图7是表示实施方式的非易失性存储器的基本构成的一个例子的构成图。

图8是表示实施方式的放大器的基本构成的一个例子的构成图。

附图标记说明如下：

10...非易失性存储器；15...放大器；

32、82...不同位线放大器；34...耦合抵消电路；

68、84A...NMOS晶体管；70...反转电路；

84...分离电路；102...存储单元；

110...基准放大器；112...恒压产生电路；

114...充电电路。

具体实施方式

下面，参照附图对用于实施本发明的具体实施方式进行说明。

首先，对本实施方式的非易失性存储器的基本构成进行说明。图7是表示本实施方式的非易失性存储器的基本构成的一个例子的结构图。如此图所示，非易失性存储器100被构成为包括：存储单元阵列104，通过矩阵状地设置多个存储单元102而成；放大器105，其用于从存储单元102读取并输出数据；锁存电路106，其保持从放大器105输出的数据；以及输出电路107，其将由锁存电路106保持的数据取出后向外部输出。在存储单元阵列104中并列配置有通过从外部输入地址而被解码的多条字线WL(WL₀，WL₁，····WL_y)。在相对于这些多条字线WL交叉的方向上，多条数据传输用位线BL(BL₀，BL₁，····BL_x)隔着规定间隔并列配置。另外，在各位线BL的附近，与它们并行地配置有用于下拉存储单元102的漏极端子侧的电位的多条漏极线DL(DL₀，DL₁，····DL_x)。

放大器105设置在每一条位线BL上，其结构包括：不同位线放大器108，其为电流检测型放大器；参考电流产生电路109，其产生参考电流IREF；基准放大器(referenceamplifier)110，其将由参考电流产生电路109产生的参考电流IREF转换为参考电压VREF；恒压产生电路112，其产生大小与通过基准放大器110得到的参考电压VREF的大小相同的恒压VREFEQ；以及充电电路114，其按每一条不同位线放大器108设置，利用对应的不同位线放大器108对位线BL进行充电。

不同位线放大器108的结构包括：放大器主体116，其生成对应于经由对应的位线BL而从存储单元102输入的电流ICELL(ICELL₀，ICELL₁，····ICELL_x)的大小与参考电流IREF的大小之差的电压；以及逻辑电路118，其将由放大器主体116生成的电压转换为逻辑值而进行输出。

图8中示出了非易失性存储器100的放大器105的基本构成的一个例子。如此图所示，不同位线放大器108的放大器主体116的结构包括：初始化执行电路116A，其通过使存储单元102的源极端子的电位成为接地电位，将存储单元102初始化为可读取数据的状态；以及差电压输出电路116B，其将流经位线BL的电流转换为电压，并生成对应于转换而得的电压的大小与利用基准放大器110得到的参考电压VREF的大小之差的电压(以下称为“差电压”)，并向逻辑电路118输出。另外，不同位线放大器108以通过充电电路114用恒压VREFEQ对位线BL进行充电的方式构成。

在这种结构的不同位线放大器108中，从存储单元102读取数据时，首先，存储单元102的源极端子的电位通过初始化执行电路116A被初始化。然后，位线BL通过充电电路114以恒压VREFEQ被充电后，从差电压输出电路116B输出差电压。如果从存储单元102经由位线BL被输入的电流ICELL的大小大于参考电流IREF的大小，则从差电压输出电路116B输出的差电压的大小变得比参考电压VREF大，如果从存储单元102输出的电流ICELL的大小小于参考电流IREF的大小，则从差电压输出电路116B输出的差电压的大小变得比参考电压VREF小。因此，逻辑电路118可通过判定从差电压输出电路116B输入的差电压的大小是否比参考电压VREF大，来识别由存储单元102的数据表示的逻辑值。

这样，通过在生成差电压之前利用恒压VREFEQ对位线BL进行充电，从而与专利文献1记载的技术相比，可抑制对存储单元102的访问延迟的发生。

然而，如图8所示，差电压输出电路116B被构成为包括下述电路，即，该电路由多个P沟道型MOS场效应晶体管(以下称为“PMOS晶体管”。)串联而成的PMOS串联部60、和多个N沟道型MOS场效应晶体管(以下称为“NMOS晶体管”。)串联而成的NMOS串联部62串联而成。另外，在差电压输出电路116B中，如该图所示，PMOS串联部60的一个PMOS晶体管的栅极端子以及NMOS串联部62的两个NMOS晶体管的各栅极端子经由参考电压线与基准放大器110的输出端子连接，从而被施加参考电压VREF，并且PMOS串联部60与NMOS串联部62的接点连接在逻辑电路118的输入端子上，且直接连接在PMOS串联部60上的NMOS晶体管的源极端子与位线BL连接。由此，差电压输出电路116B能够生成可识别作为数据读取对象的存储单元102所存储的数据所表示的逻辑值的差电压，并向逻辑电路118进行输出。

然而，在差电压输出电路116B中，在基于充电电路114的充电开始时，由于PMOS晶体管以及NMOS晶体管的栅极电容会导致栅极电压上升，因此栅极电压的大小难以维持为参考电压VREF的大小。另外，基准放大器110是与差电压输出电路116B相同的串联电路，换言之，如图8所示，基准放大器110具有：由与PMOS串联部60相同的PMOS串联部、和与NMOS串联部62相同的NMOS串联部串联而成的串联电路，并由于通过该串联电路生成参考电压VREF，所以向差电压输出电路116B供给参考电压VREF的能力不足。因此，差电压输出电路116B的PMOS晶体管以及NMOS晶体管的栅极电压一旦上升，到该栅极电压恢复成参考电压VREF并稳定为止需要时间，因此包括对储单元102的访问被延迟该时间程度的可能性。

因此，在下述的第一实施方式以及第二实施方式中，公开了一种能够进一步降低访问被延迟的可能性的非易失性存储器。

另外，在下面，对与图7所示的非易失性存储器100以及图8所示的放大器105相同的构成，赋予相同的附图标记，并省略其说明。

[第一实施方式]

图1中示意性地表示了本第一实施方式的非易失性存储器10的构成的一个例子。如该图所示，非易失性存储器10具有多个存储单元阵列104。对多个存储单元阵列104设置有它们共用的写入电路12以及不良字线救济电路14。写入电路12是对存储单元102施加用于改写数据的电压的电路。不良字线救济电路14是在存在不良字线WL的情况下，使用预备的字线进行救济的冗长电路。

另外，多个存储单元阵列104分别设置有放大器15、不良位线救济电路16、锁存电路106以及ECC逻辑电路20。放大器15具有图8所示的放大器105的功能。不良位线救济电路16是用于在存在不良位线BL的情况下，使用预备的位线进行救济的冗长电路。锁存电路106用于保持从放大器105输出的数据所表示的逻辑值。ECC逻辑电路20在因存储单元102的缺陷而引起从放大器105输出错误的逻辑值的情况下，检测并修正逻辑值的错误。

另外，多个存储单元阵列104设置有各自共用的输入输出电路22，表示用于确定存储单元102的地址的地址数据的输入、用放大器105识别出的逻辑值的输出通过输入输出电路22分别进行。

并且，在非易失性存储器10中设置有字解码器驱动器26、内部电源28、参考电流产生电路109、以及时序信号产生电路30。字解码器驱动器26施加用于从由输入输出电路22输入的地址数据所表示的地址所确定的存储单元102的字线WL中读取数据的电压。内部电源28将从外部电源(省略图示)供给的外部电压VCC变压后作为内部电压VCD向各部供给。时序信号产生电路30是用于产生用来规定构成非易失性存储器10的各部的动作期间的时序信号的电路。

图2中概略性地表示了本第一实施方式的非易失性存储器10的构成的一个例子。非易失性存储器10与图7所示的非易失性存储器100相比，在代替放大器105而使用了放大器15的点上、以及设置了锁存电路18的点上有所不同。

在存储单元阵列104中，各存储单元102的浮动栅极分别与字线WL连接，各存储单元102的源极端子与位线BL连接，各存储单元102的漏极端子与漏极线DL连接。

各位线BL与放大器15连接。放大器15与图8所示的放大器105相比，在代替不同位线放大器108而使用了不同位线放大器32的点上有所不同。不同位线放大器32与图8所示的不同位线放大器108相比，在新设置了耦合抵消电路34的点上有所不同。

不同位线放大器32的放大器主体116上连接有对应的位线BL。另外，放大器主体116与耦合抵消电路34连接。另外，耦合抵消电路34与时序信号产生电路30连接，被输入将放大器15的动作期间以高电平表示的动作期间信号TAMP。另外，在不同位线放大器32中，逻辑电路118的输入端子与放大器主体116连接，从放大器主体16被供给差电压VOUT。

各个不同位线放大器32上分别设置有锁存电路106以及输出电路107。输出电路107被组装在如图1所示的输入输出电路22中。逻辑电路118的输出端子与对应的锁存电路106的输入端子连接，锁存电路106的输出端子与对应的输出电路107的输入端子连接。另外，锁存电路106与时序信号产生电路30连接，被输入将可保持(锁存)输入的数据的的期间以高电平表示的可锁存期间信号TLAT。另外，以下将锁存电路106能够保持数据的状态称之为“可锁存状态”。

因此，放大器主体16输出差电压VOUT(VOUT₀，VOUT₁，····VOUT_x)，逻辑电路118将从放大器主体16供给的差电压VOUT逻辑值化后，输出逻辑值SOUT(SOUT₀，SOUT₁，····SOUT_x)。然后，锁存电路106根据从时序信号产生电路30输入的可锁存期间信号TLAT，保持从逻辑电路118输入的逻辑值SOUT。通过锁存电路106保持的逻辑值SOUT，由ECC逻辑电路20按需实施错误修正，并作为逻辑值SOUTLAT(SOUTLAT0，SOUTLAT₁，····SOUTLAT_x)向输出电路107输出。

参考电流产生电路109的输出端子与基准放大器110的输入端子连接。基准放大器110的输出端子与恒压产生电路112的输入端子以及各不同位线放大器32的放大器主体116连接。恒压产生电路112的输出端子与各充电电路114的输入端子以及各不同位线放大器32的耦合抵消电路34的输入端子连接。另外，充电电路114与时序信号产生电路30连接，被输入将进行充电的充电期间以高电平表示的充电期间信号TAMPC。其中，在本第一实施方式中将充电期间设为30ns，该时间是从开始充电到存储单元102的字线WL的电压的大小达到能够读取存储在存储单元102中的数据的电压的大小的时间之后进一步持续数ns的富余的时间，其为通过估计位线BL的电位达到稳定为止的时间来进行设定的。

图3表示了本第一实施方式的放大器15的构成的一个例子。如该图所示，基准放大器110的结构包括：各个栅极端子连接在时序信号产生电路30上的NMOS晶体管112A、112B以及串联电路112C。

串联电路112C的结构包括：PMOS晶体管36A、36B、36C串联而成的PMOS串联部36、和NMOS晶体管38A、38B、38C串联而成的NMOS串联部38。作为PMOS串联部36的一端的PMOS晶体管36A的源极端子与被施加了外部电压VCC的外部电压线连接，作为PMOS串联部36的另一端的PMOS晶体管36C的漏极端子与作为NMOS串联部38的一端的NMOS晶体管38A的漏极端子连接。另外，作为NMOS串联部38的另一端的NMOS晶体管38C的源极端子被接地。

PMOS晶体管36B的栅极端子被接地。另外，PMOS晶体管36A以及NMOS晶体管112A、112B的各栅极端子连接在时序信号产生电路30上。对PMOS晶体管36A以及NMOS晶体管112B的各栅极端子通过时序信号产生电路30输入同电平的信号，对NMOS晶体管112A的栅极端子通过时序信号产生电路30输入对该信号进行反转的信号。

从时序信号产生电路30向PMOS晶体管36A以及NMOS晶体管112A、112B的各栅极端子输入的信号，在没有通过放大器15从存储单元102读取数据的非动作时不同于通过放大器15从存储单元102读取数据的动作时。换言之，在动作时，对PMOS晶体管36A以及NMOS晶体管112B的各栅极端子输入低电平(该低电平为：在PMOS晶体管中，向栅极端子输入的期间，使源极端子以及漏极端子间成为导通状态，并且在NMOS晶体管中，向栅极端子输入的期间，使源极端子以及漏极端子间成为非导通状态的信号电平)的信号STBY，对NMOS晶体管112A的栅极端子输入高电平(该高电平为：在PMOS晶体管中，向栅极端子输入的期间，使源极端子以及漏极端子间成为非导通状态，并在NMOS晶体管中，向栅极端子输入的期间，使源极端子以及漏极端子间成为导通状态的信号电平)的信号STBYB。另一方面，在非动作时，对PMOS晶体管36A以及NMOS晶体管112B的各栅极端子输入高电平的信号STBY，对NMOS晶体管112A的栅极端子输入低电平的信号STBYB。

NMOS晶体管112A的漏极端子经由基准放大器110的输入端子连接到参考电流产生电路109的输出端子。另外，NMOS晶体管112A的源极端子被连接到NMOS串联部38的NMOS晶体管38A的源极端子与NMOS晶体管38B的漏极端子的接点。

NMOS晶体管38A、38B、38C的各栅极端子以及PMOS晶体管36C的栅极端子相互连接，且被连接到PMOS晶体管36C的漏极端子与NMOS晶体管38A的漏极端子的接点。

NMOS晶体管112B的源极端子被接地。另外，NMOS晶体管112B的漏极端子连接到NMOS晶体管38A、38B、38C的各栅极端子以及PMOS晶体管36C的栅极端子上。并且，NMOS晶体管112B的漏极端子与参考电压线40连接。因此，基准放大器110能够将从参考电流产生电路109输入的参考电流IREF转换为参考电压VREF后，经由参考电压线40输出。

恒压产生电路112的结构包括：运算放大器42、电容器44以及分压电路46。分压电路46是由PMOS晶体管46A以及电阻器46B串联而成的。PMOS晶体管46的源极端子与被施加了外部电压VCC的外部电压线连接，PMOS晶体管46的漏极端子与电阻器46B的一端连接，电阻器46的另一端被接地。运算放大器42的非倒向输入端子与参考电压线40连接，运算放大器42的倒向输入端子连接到PMOS晶体管46和电阻器46B的接点46C以及电容器44的一端，运算放大器42的输出端子与PMOS晶体管46的栅极端子以及电容器44的另一端连接。因此，恒压产生电路112可以在接点46C产生大小与从基准放大器110经由参考电压线40被供给的参考电压VREF相等的恒压VREFEQ。

充电电路114的结构包括：NMOS晶体管48。NMOS晶体管48的漏极端子与恒压产生电路112的接点46C连接，NMOS晶体管48的源极端子与对应的位线BL连接。另外，NMOS晶体管48的栅极端子经由传输线50连接到时序信号产生电路30。因此，传输给传输线50的充电期间信号TAMPC的信号电平是高电平的期间内，由于NMOS晶体管48的源极端子以及漏极端子间为导通状态，所以对应的位线BL以恒压VREFEQ进行充电；传输给传输线50的充电期间信号TAMPC的信号电平为低电平的期间内，由于NMOS晶体管48的源极端子以及漏极端子间为非导通状态，所以对应的位线BL不被充电。

初始化执行电路116A是由PMOS晶体管54以及NMOS晶体管56串联而成的。PMOS晶体管54的源极端子与内部电源28(参照图1)连接，并被施加内部电压VCD。另外，PMOS晶体管54的漏极端子与NMOS晶体管56的漏极端子连接，NMOS晶体管56的源极端子被接地。另外，PMOS晶体管54和NMOS晶体管56的接点与位线BL连接。并且，PMOS晶体管54的栅极端子与时序信号产生电路30连接，并从时序信号产生电路30输入作为将放大器15的动作期间以高电平表示的动作期间信号TAMP的反转信号的反转动作期间信号TAMPB。

NMOS晶体管56的栅极端子也与时序信号产生电路30连接，从时序信号产生电路30输入在放大器15的动作期间的初期使位线BL放电的期间以高电平表示的放电期间信号TDIS。

差电压输出电路116B的结构包括串联电路58。串联电路58的结构包括：由PMOS晶体管60A、60B、60C串联而成的PMOS串联部60、和由NMOS晶体管62A、62B、62C串联而成的NMOS串联部62。NMOS晶体管62A与NMOS晶体管62B的接点连接到位线BL上。换言之，NMOS晶体管62A与NMOS晶体管62B的接点经由位线BL连接到PMOS晶体管54与NMOS晶体管56的接点以及NMOS晶体管48的源极端子。

另外，作为PMOS串联部60的一端的PMOS晶体管60A的源极端子与被施加了外部电压VCC的外部电压线连接；作为PMOS串联部60的另一端的PMOS晶体管60C的漏极端子与作为NMOS串联部62的一端的NMOS晶体管62A的漏极端子连接。另外，作为NMOS串联部62的另一端的NMOS晶体管62C的源极端子被接地。

在串联电路58中，PMOS串联部60的PMOS晶体管60A的栅极端子与时序信号产生电路30连接，从时序信号产生电路30输入反转动作期间信号TAMPB。另外，PMOS串联部60的PMOS晶体管60B的栅极端子被接地。另外，PMOS晶体管60C以及NMOS晶体管62A、62C的各栅极端子相互连接，且被连接到参考电压线40。另外，NMOS晶体管62B的栅极端子连接到PMOS串联部60与NMOS串联部62的接点(PMOS晶体管60C的漏极端子与NMOS晶体管62A的漏极端子的接点)64连接。另外，该连接点64经由被施加了差电压的布线65连接到逻辑电路118的输入端子。

不同位线放大器32具有PMOS晶体管66。PMOS晶体管66的源极端子与逻辑电路118的输入端子连接，PMOS晶体管66的漏极端子被接地。另外，PMOS晶体管66的栅极端子与时序信号产生电路30连接，从时序信号产生电路30输入反转动作期间信号TAMPB。

耦合抵消电路34是抵消利用充电电路114开始充电时的串联电路58中的PMOS晶体管60C以及NMOS晶体管62A、62C的电容耦合所产生的电荷(以下称为“耦合电荷”。)的电路。

耦合抵消电路34的结构包括：NMOS晶体管68以及反转电路70。NMOS晶体管68的栅极端子上连接有PMOS晶体管60C以及NMOS晶体管62A、62C的各栅极端子。反转电路70具有第1电源端子70A、第2电源端子70B、输入端子70C以及输出端子70D。第1电源端子与恒压产生电路112的接点46C连接，被施加恒压VREFEQ。另外，第2电源端子被接地。另外，输入端子70C与时序信号产生电路30连接，从时序信号产生电路30输入动作期间信号TAMP。并且，输出端子70D与NMOS晶体管68的源极端子以及漏极端子连接。其中，NMOS晶体管68被构成为：在通过充电电路114开始充电时，使栅极端子上产生与在PMOS晶体管60C以及NMOS晶体管62A、62C的各栅极端子上产生的耦合电荷等量的相反极性的电荷。

接下来，参照图4对本第一实施方式的非易失性存储器10的作用进行说明。其中，图4中示出了从存储单元102读取数据时的放大器15中的信号电平的转换的时序图。另外，这里，为了避免错综复杂，说明从与字线WLy、漏极线DLx以及位线BLx连接的存储单元102中读取数据的情况。并且，这里，为了避免错综复杂，放大器15的动作期间以外的期间被设定为位线BLx以内部电压VCD被充电。

如该图所示，当从外部输入新的地址数据而地址被更新时，放大器15开始对更新后的地址的存储单元102的访问。其中，该图的“TAC”表示对存储单元102的访问期间。

若开始了对存储单元102的访问，则对存储单元102的字线WLy施加能够使存储在存储单元102中的数据的被读取的电压VCW，并对存储单元102的漏极线DLx施加内部电压VCD。

另外，若开始了对存储单元102的访问，则可锁存期间信号TLAT、放电期间信号TDIS以及充电期间信号TAMPC同步从低电平转换为高电平。当放电期间信号TDIS从低电平转换为高电平时，NMOS晶体管56的源极端子以及漏极端子之间从非导通状态转换到导通状态。由此，在放电期间信号TDIS为高电平的期间(例如，5ns)，施加到位线BLx的内部电压VCD被放电，位线BLx的电压的大小降低到电压VSS(例如，接地电压电平)。另一方面，若可锁存期间信号TLAT从低电平转换为高电平，则锁存电路106变为可锁存状态。另外，若充电期间信号TAMPC从低电平转换为高电平，则在高电平的期间(例如30ns)，恒压VREFEQ施加到位线BLx而布线65被充电到恒压VREFEQ(从差电压输出电路116B输出的差电压VOUT_x上升到恒压VREFEQ)。

另外，若放电期间信号TDIS从高电平转换为低电平，则动作期间信号TAMP从低电平转换为高电平，随之在位线BLx中与存储单元102的数据对应的电流开始流动。该电流在动作期间信号TAMP为高电平的期间内流动。并且，若锁存准备信号TLAT从高电平转换为低电平，则动作期间信号TAMP从高电平转换为低电平，随之在位线BL_x中变得无电流流动。

若充电期间信号TAMPC从高电平转换为低电平，则充电结束，差电压输出电路116B生成对应于当前时刻在位线BL中流动的电流ICELL_x的大小与参考电流IREF的大小之差的差电压，并向被充电到恒压VREFEQ的布线65输出。这里，如果电流ICELL_x的大小大于参考电流IREF的大小，则差电压VOUT_x的大小大于参考电压VREF的大小，如果电流ICELL_x的大小小于参考电流IREF的大小，则差电压VOUT_x的大小小于参考电压VREF的大小。

逻辑电路118将从差电压输出电路116B供给的差电压逻辑值化，并将通过逻辑值化而得到的逻辑值SOUT_x向锁存电路106输出。锁存电路106保持从逻辑电路118输入的逻辑值SOUT_x，并在可锁存期间信号TLAT从高电平转换为低电平时，将逻辑值SOUT_x作为逻辑值SOUTLAT_x向输出电路107输出。输出电路107将对应于从锁存电路106输入的逻辑值SOUTLAT_x(“1”或者“0”)的信号向非易失性存储器10的外部输出。

如此，根据本第一实施方式的非易失性存储器10，与将差电压进行逻辑值化之前，没有将布线65的电压变成与参考电压VREF的大小相当的大小的电压(这里为恒压VREFEQ)而进行逻辑值化的情况相比，由于可以缩短字线WLy的电压达到电压VCW开始到逻辑值化结束为止的数据读取期间TREAD，所以能够缩短访问期间TAC。

另外，若在图4所示的A点利用充电电路114开始充电，则在差电压输出电路116B中产生串联电路58的PMOS晶体管60C以及NMOS晶体管62A、62C的栅极电容所致的电容耦合，由此，作为MOS晶体管60C以及NMOS晶体管62A、62C的栅极电压的参考电压VREF上升。

因此，在本第一实施方式的非易失性存储器10中，利用耦合抵消电路34以相反极性的电荷抵消掉因电容耦合而引起的、在PMOS晶体管60C以及NMOS晶体管62A、62C的栅极端子产生的耦合电荷。

换言之，耦合抵消电路34的反转电路70在动作期间信号TAMP为低电平时(未读取存储在存储单元102的数据时)，对NMOS晶体管68的源极端子以及漏极端子施加恒压VREFEQ。并且，若动作期间信号TAMP从低电平转换为高电平，则动作期间信号TAMP在高电平的期间内(读取存储在存储单元102中的数据的期间)，对NMOS晶体管68的源极端子以及漏极端子施加接地电平的电压，以使在NMOS晶体管68的栅极端子上产生与当前时刻在PMOS晶体管60C以及NMOS晶体管62A、62C的栅极端子上产生的耦合电荷等量的相反极性的电荷。通过该相反极性的电荷，PMOS晶体管60C以及NMOS晶体管62A、62C的耦合电荷被抵消。换言之，充电电路114的充电开始时所产生的、在PMOS晶体管60C以及NMOS晶体管62A、62C中的电容耦合，通过在耦合抵消电路34的NMOS晶体管68中的电容耦合而被抵消。因此，能够在充电结束的时刻使PMOS晶体管60C以及NMOS晶体管62A、62C的栅极电压变成参考电压VREF。

如同在上面进行的详细说明，在本第一实施方式的非易失性存储器10中，将与存储单元102连接且被施加了对应于存储在存储单元102中的数据的大小的电压的位线BL的电压的大小、与参考电压线40的参考电压VREF的大小进行比较，进而利用逻辑电路118来识别由存储单元102的数据表示的逻辑值时，为了缩短从进行位线BL的电压大小与参考电压线40的参考电压VREF的大小的比较开始直到确定比较结果为止所需的时间，在进行位线BL的电压大小与参考电压线40的参考电压VREF的大小的比较之前，由充电电路114以恒压VREFEQ对位线BL进行充电，然后由差电压输出电路116B利用串联电路58生成参考电压VREF的大小与位线BL的电压的大小之差所对应的差电压，并通过耦合抵消电路34吸收在PMOS晶体管60C以及NMOS晶体管62A、62C中产生的耦合电荷，用以抑制伴随着充电的开始而串联电路58的PMOS晶体管60C以及NMOS晶体管62A、62C的栅极电压的上升，因此能够抑制访问延迟的发生。

另外，在本第一实施方式的非易失性存储器10中，通过耦合抵消电路34生成与在PMOS晶体管60C以及NMOS晶体管62A、62C中产生的耦合电荷等量的相反极性的电荷，并使用生成的电荷来吸收该耦合电荷，因此能够容易地抑制PMOS晶体管60C以及NMOS晶体管62A、62C的栅极电压的上升。

另外，在本第一实施方式的非易失性存储器10中，由于将耦合抵消电路34构成为包括NMOS晶体管68以及反转电路70，因此以简易的构成就能够抑制PMOS晶体管60C以及NMOS晶体管62A、62C的栅极电压的上升。

并且，在本第一实施方式的非易失性存储器10中，由于将多个场效应晶体管串联构成串联电路58，所以可以容易地推测出电容耦合的发生位置以及耦合电荷量，其结果，能够减轻因耦合抵消电路34的设计所花费的劳力。

(第二实施方式)

本第二实施方式的非易失性存储器与上述第一实施方式的非易失性存储器10相比，在代替放大器15而使用了放大器80的点上有所不同。因此，这里，对与上述第一实施方式的非易失性存储器10相同的结构赋予相同的附图标记并省略其说明，并针对与上述第一实施方式的非易失性存储器10的不同点进行说明。

图5中示出了本第二实施方式的放大器80的构成的一个例子。如该图所示，放大器80与图3所示的放大器15相比，在代替不同位线放大器32而使用了不同位线放大器82的点上有所不同。不同位线放大器82与图3所示的不同位线放大器32相比，将位线BL连接到充电电路114中的NMOS晶体管48的源极端子的结构替换为将位线BL连接到初始化执行电路116A中的PMOS晶体管54的漏极端子与NMOS晶体管56的漏极端子的接点55的结构之处、以及新设计了分离电路84之处有所不同。

分离电路84是将差电压输出电路116B、充电电路114以及恒压产生电路112在规定的时刻与初始化执行电路116A进行规定期间的电分离的电路。分离电路84具有NMOS晶体管84A。NMOS晶体管84A被插入在充电点86与接点55之间，该充电点86为位线BL中的与充电电路48的接点。换言之，NMOS晶体管84A的源极端子经由位线BL连接到连接点55上，NMOS晶体管84A的漏极端子经由位线BL与充电点86连接。另外，NMOS晶体管62A的漏极端子与NMOS晶体管62B的漏极端子的接点经由位线BL连接到充电点86上。并且，NMOS晶体管84A的栅极端子与时序信号产生电路30连接，被输入将使源极端子以及漏极端子之间成为导通状态的期间以高电平表示的信号TBLON。

如上所述地构成的放大器80中，作为一个例子，如图6所示，在动作期间信号TAMP为低电平时(未进行存储单元102的数据的读取时)，通过同样地将信号TBLON设为低电平，使NMOS晶体管84A的源极端子以及漏极端子间成为非导通状态，来断开充电点86与连接点55之间的电流路径，并在动作期间信号TAMP为高电平时(进行存储单元102的数据的读取时)，通过同样地将信号TBLON设为高电平，使NMOS晶体管84A的源极端子以及漏极端子间成为导通状态，来导通充电点86与连接点55之间的电流路径。

这样，充电期间信号TAMPC的高电平期间的初期，即将位线BL进行放电的期间(该图所示的C的期间)，由于充电点86与连接点55之间的电流路径被断开，所以可以避免在该期间从恒压产生电路112输出的电流经由NMOS晶体管56向外部流出的情况的发生，并且可以缩短使位线BL的电压的大小降低到规定大小为止的放电时间。

另外，在位线BL的放电结束后，能够与上述第一实施方式的放大器15同样地将在位线BL中流动的电流向差电压输出电路116B供给。并且，即使是在位线BL的放电期间，电流也无法经由NMOS晶体管56而向外部流出，因此缩短了该时间程度的充电时间，随此，访问期间TAC也变短。

另外，在不使用本第二实施方式的放大器80的情况下，有必要使用一种具有能够承担充电用的电流向外部流出的量的电压供给能力的恒压产生电路112，但在本第二实施方式的放大器80中，由于充电时的电流的流出被阻止，所以能够减小充电用电流向外部的流出被阻止的量程度的恒压产生电路112的电压供给能力。

其中，在上述各实施方式中，作为耦合抵消电路34的构成要素，使用了NMOS晶体管68，但并不局限于此，例如还可以使用PMOS晶体管。另外，还可以使用电容器、电容二极管等电容元件。如此，只要是生成能够吸收由串联电路58产生的耦合电荷的相反极性的耦合电荷的电容元件，则不论其样式均可适用。另外，还可以通过将这些电容元件串联的串联电路、将这些电容元件并联的并联电路、或者将这些的电路组合而成的电路等来生成相反极性的耦合电荷，用以吸收串联电路58中生成的耦合电荷。

另外，在上述各实施方式中，作为生成耦合电荷的电容负载，以利用了多个场效应晶体管串联而成的串联电路58的情况的实施例为例进行了说明，但并不局限于此，还可以使用：在串联电路58上组合了电容器、电容二极管等电容元件等的电容负载的分压电路，或为了生成差电压VOUT而将场效应晶体管以外的电容元件进行组合而构成的分压电路等。如此，只要是能够作为产生电容耦合的电容负载而发挥功能，并且能够生成对应于电流ICELL的大小与参考电流IREF的大小之差的电压，并将其向逻辑电路118供给的电路，无论任何电路均可。

另外，在上述第二实施方式中，对分离电路84具有NMOS晶体管84的情况进行了说明，但还可以代替NMOS晶体管84而使用PMOS晶体管。另外，还可以代替分离电路84而使用将晶体管串联或者并联的电路。无论哪一个，都需要如上述第二实施方式中说明的那样，可将充电点86与连接点55之间的电流路径在导通状态与非导通状态之间进行切换的方式，对晶体管的各栅极端子输入信号。

Claims

1.一种非易失性存储装置，其包括：

位线，与可电写入地存储逻辑值的非易失性的存储元件连接，被施加大小与存储在该存储元件中的逻辑值对应的电压；

充电电路，在进行施加于所述位线的电压的大小与施加于参考电压线的参考电压的大小的比较来识别所述逻辑值时，在该比较前，所述充电电路利用大小与所述参考电压的大小相当的电压对该位线充电；

差电压输出电路，连接在所述参考电压线与所述位线之间，并具有在以所述充电电路进行充电时产生耦合电荷的电容负载，利用该电容负载生成所述参考电压线的电压的大小与所述位线的电压的大小之差所对应的电压来作为表示所述比较结果的电压；以及

耦合抵消电路，具备具有连接于所述参考电压线与所述电容负载的连接点的栅极端子的第一场效应晶体管，在通过所述充电电路进行了充电时，通过将该第一场效应晶体管的栅极端子的电压与所述电容负载的栅极端子的电压为共用的电压，从而吸收上述参考电压线的电荷。

2.根据权利要求1所述的非易失性存储装置，其中，所述耦合抵消电路在所述第一场效应晶体管的栅极端子生成与所述耦合电荷等量的相反极性的电荷，并利用生成的电荷来吸收所述参考电压线的电荷。

3.根据权利要求1或2所述的非易失性存储装置，其中，所述耦合抵消电路的结构包括：

反转电路，在从所述存储元件进行所述逻辑值的读取开始直到结束为止的读取期间内，所述反转电路对所述第一场效应晶体管的源极端子及漏极端子施加接地电压，并在该读取期间以外的期间内，所述反转电路对所述源极端子及所述漏极端子施加大小与所述参考电压的大小相当的电压。

4.根据权利要求1所述的非易失性存储装置，其中，所述电容负载为多个场效应晶体管串联而成的串联电路。

5.根据权利要求1所述的非易失性存储装置，还包括：

初始化执行电路，被插入在所述位线中作为与所述充电电路的接点的充电点和所述存储元件之间，并进行如下动作，即在以该充电电路对该位线进行充电的充电期间的初期使该位线放电；和

分离电路，被插入在所述位线中的所述充电点和所述初始化执行电路之间，并以在所述初期使该充电点和该初始化执行电路之间的电流路径成为非导通状态，而在所述充电期间的所述初期以外的期间内使该电流路径成为导通状态的方式切换所述非导通状态和所述导通状态。

6.根据权利要求5所述的非易失性存储装置，其中，所述分离电路具有第二场效应晶体管，通过将该第二场效应晶体管的源极端子与漏极端子之间切换为导通状态和非导通状态而切换所述电流路径的导通状态和非导通状态。