KR100339415B1

KR100339415B1 - 불휘발성 강유전체 메모리 장치

Info

Publication number: KR100339415B1
Application number: KR1019990038150A
Authority: KR
Inventors: 강희복
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-09-08
Filing date: 1999-09-08
Publication date: 2002-05-31
Also published as: JP2001118380A; KR20010026723A; DE10042388B4; DE10042388A1; US6285576B1; JP4633900B2

Abstract

본 발명은 레퍼런스 레벨을 안정화시켜 빠른 응답속도를 얻고, 노이즈에 영향을 받지 않는 레퍼런스 레벨을 유지할 수 있는 불휘발성 강유전체 메모리 장치를 제공하기 위한 것으로 적어도 한 개의 레퍼런스 비트라인이 형성되고 레퍼런스 비트라인의 일측에 복수의 메인 비트라인이 형성되며 각 비트라인과 교차하는 방향으로 복수의 제 1, 제 2 스플릿 워드라인쌍이 형성되는 셀 어레이부와, 레퍼런스 비트라인을 포함한 메인 비트라인들중 서로 인접한 비트라인들을 이퀄라이징시키는 이퀄라이저부와, 각 비트라인의 프리챠지 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 프리챠지 레벨 조정부와, 메인 비트라인의 신호를 센싱하는 센싱앰프부와, 레퍼런스 비트라인의 신호를 받아 센싱앰프의 레퍼런스 전압으로 출력하는 레퍼런스 레벨 발생부를 포함하여 구성된다.

Description

불휘발성 강유전체 메모리 장치{NONVOLATILE FERROELECTRIC MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 강유전체 메모리 장치에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리 속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.

이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d, a상태를 각각 1, 0으로 대응시켜 기억소자로 응용한 것이다.

이하, 종래 기술에 따른 불휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 종래 불휘발성 강유전체 메모리의 단위셀을 나타내었다.

도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 드레인은 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 소오스에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.

이와 같이 구성된 종래 불휘발성 강유전체 메모리 장치의 데이터 입/출력 동작은 다음과 같이 이루어진다.

도 3a는 종래 불휘발성 강유전체 메모리장치의 쓰기 모드(write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(read mode)의 동작을 나타낸 타이밍도이다.

먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면 쓰기 모드가 시작된다. 이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 '로우'에서 '하이'로 천이되어 셀이 선택된다.

이와 같이, 워드라인이 '하이'상태를 유지하고 있는 구간에서 해당 플레이트라인에는 차례로 일정 구간의 '하이' 신호와 일정 구간의 '로우' 신호가 인가된다.그리고 선택된 셀에 로직값 '1' 또는 '0'을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 '하이' 또는 '로우' 신호를 인가한다. 즉, 비트라인에 '하이' 신호를 인가하고, 워드라인에 인가되는 신호가 '하이' 상태인 구간에서 플레이트 라인에 인가되는 신호가 '로우'이면 강유전체 커패시터에는 로직값 '1'이 기록된다. 그리고 비트라인에 '로우' 신호를 인가하고, 플레이트 라인에 인가되는 신호가 '하이' 신호이면 강유전체 커패시터에는 로직값 '0'이 기록된다.

이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

먼저, 외부에서 칩 인에이블 신호(CSBpad)를 '하이'에서 '로우'로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 '로우' 전압으로 등전위된다. 그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드라인에는 '로우'신호가 '하이'신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 '하이' 신호를 인가하여 강유전체 메모리에 저장된 로직값 '1'에 상응하는 데이터를 파괴시킨다. 만약, 강유전체 메모리에 로직갑 '0'이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.

이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 '1' 또는 '0'을 센싱하게 된다. 즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직값 '1'을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 '0'을 출력한다.

이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 '하이' 신호를 인가한 상태에서 플레이트 라인을 '하이'에서 '로우'로 비활성화시킨다.

도 4는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 구성블록도이다.

도 4에 도시한 바와 같이, 하측의 일부를 레퍼런스 셀 어레이부(42)로 할당하여 구성되는 메인 셀 어레이부(41), 메인 셀 어레이부(41)의 일측에 형성되어 메인 셀 어레이부(41) 및 레퍼런스 셀 어레이부(42)로 구동신호를 인가하는 워드라인 구동부(43), 상기 메인 셀 어레이부(41)의 하부에 형성되는 센스앰프부(44)로 구성된다.

여기서, 워드라인 구동부(43)는 메인 셀 어레이부(41)의 메인 워드라인 및 레퍼런스 셀 어레이부(42)의 레퍼런스 워드라인으로 구동신호를 인가한다.

센스앰프부(44)는 복수개의 센스앰프들로 구성되며 비트라인 및 비트바라인의 신호를 증폭한다.

이와 같은 종래 불휘발성 강유전체 메모리 장치의 동작을 도 5를 참조하여 설명하기로 한다.

도 5는 도 4의 부분적 상세도로써, 도면에서 알 수 있듯이 메인 셀 어레이는 디램(DRAM)과 같이 폴디드 비트라인(folded bitline)구조를 갖는다.

그리고 레퍼런스 셀 어레이부(42) 또한 폴디드 비트라인 구조를 가지며 레퍼런스 셀 워드라인과 레퍼런스 셀 플레이트 라인을 쌍(pair)으로 하여 2쌍으로 구성된다.

이때, 2쌍의 레퍼런스 셀 워드라인 및 레퍼런스 셀 플레이트 라인을 각각 RWL_1, RPL_1과 RWL_2, RPL_2로 정의한다.

메인 셀 워드라인 MWL_N-1과 메인 셀 플레이트 라인 MPL_N-1이 활성화되면, 레퍼런스 셀 워드라인 RWL_1과 레퍼런스 셀 플레이트 라인 RPL_1이 활성화 된다.

따라서, 비트라인(B/L)에는 메인 셀의 데이터가 실리고, 비트바라인(BB/L)에는 레퍼런스 셀의 데이터가 실리게 된다.

또한, 메인 셀 워드라인 MWL_N과 메인 셀 플레이트 라인 MPL_N이 활성화되면 상기 레퍼런스 셀 워드라인 RWL_2와 레퍼런스 셀 플레이트 라인 RPL_2도 활성화 된다.

따라서, 비트바라인(BB/L)에는 메인 셀의 데이터가 실리고, 비트라인(B/L)에는 레퍼런스 셀 데이터가 실리게 된다.

여기서, 레퍼런스 셀에 의한 비트라인 레벨(REF)은 메인 셀에 의한 비트라인 레벨인 B_H(High)와 B_L(Low)의 사이에 존재한다.

따라서, 레퍼런스 전압을 비트라인 레벨인 B_H와 B_L의 사이에 존재하도록 하기 위해서는 레퍼런스 셀의 동작방법에 따라 두 가지로 나눌 수 있다.

그 중 첫 번째는 레퍼런스 렝의 커패시터에 로직 '1'을 저장하는 방법이다.

이는 레퍼런스 셀의 커패시터 사이즈를 메인 셀의 커패시터 사이즈에 비해작게하면 된다.

이어서, 두 번째는 레퍼런스 셀의 커패시터에 로직 '0'을 저장하는 방법인데, 이는 레퍼런스 셀의 커패시터 사이즈를 메인 셀의 커패시터 사이즈에 비해 크게하면 된다.

이와 같이, 종래 기술에 따른 불휘발성 강유전체 메모리 장치는 상기 두 가지 방법을 이용하여 센스앰프부에서 필요로 하는 레퍼런스 전압을 만들어 낸다.

그러나 상기와 같은 종래 불휘발성 강유전체 메모리 장치는 다음과 같은 문제점이 있었다.

첫째, 레퍼런스 셀의 커패시터는 메인 셀에 비해 과도하게 억세스되므로 피로(Fatigue) 현상이 메인 셀에 비해 먼저 일어나므로 레퍼런스 레벨이 불안해진다.

불안해진 레퍼런스 레벨은 노이즈에 영향을 받게 되고 이는 안정된 센싱동작을 할 수 없는 요인으로 작용한다.

둘째, 레퍼런스 셀의 커패시터에 로직 '0'을 저장하기 위해 레퍼런스 셀의 커패시터 사이즈를 메인 셀에 비해 크게 조정하면 피로현상을 방지할 수는 있지만, 커패시터를 크게하여야 하는 문제점이 있었다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 레퍼런스 레벨을 안정화시켜 빠른 응답속도를 얻고, 노이즈에 영향을 받지 않는 레퍼런스 레벨을 유지할 수 있는 불휘발성 강유전체 메모리 장치를 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도

도 2는 종래 불휘발성 강유전체 메모리의 단위셀 구성도

도 3a는 종래 불휘발성 강유전체 메모리 장치 및 그 구동회로의 쓰기 모드(write mode)의 동작을 나타낸 타이밍도

도 3b는 읽기 모드(read mode)의 동작을 나타낸 타이밍도

도 4는 종래 불휘발성 강유전체 메모리 장치의 블록구성도

도 5는 도 4의 부분적 상세도

도 6은 본 발명 불휘발성 강유전체 메모리 장치에 따른 단위 셀의 구성도

도 7은 본 발명의 불휘발성 강유전체 메모리 장치의 구성블록도

도 8은 본 발명의 불휘발성 강유전체 메모리 장치의 동작을 설명을 위한 타이밍도

도 9는 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 회로적 구성도

도 10은 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치를 설명하기 위한 파형도

도 11은 본 발명 제 1 실시예에 따른 프리챠지 공급신호 발생부의 구성블록도

도 12는 본 발명 제 1 실시예에 따른 프리챠지 공급신호 발생부의 회로적 구성도

도 13은 본 발명 제 1 실시예에 따른 프리챠지 컨트롤 신호 선택출력부의 상세구성도

도 14는 본 발명 제 1 실시예에 따른 CTD발생부의 상세구성도

도 15는 본 발명 제 1 실시예에 따른 레퍼런스 레벨 발생부의 블록구성도

도 16은 본 발명 제 1 실시예에 따른 레퍼런스 레벨 발생부의 회로적 구성도

도 17은 본 발명 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성도

도면의 주요부분에 대한 부호의 설명

91 : 이퀄라이저부 93 : 프리챠지 레벨 조정부

95 : 센싱앰프부 97 : 레퍼런스 레벨 발생부

98 : 풀-다운부 111 : CTD발생부

113 : 활성화 조정부 115 : 레퍼런스 신호 출력부

117 : 프리챠지 레벨 비교부 119 : 프리챠지 레벨 발생부

121 : 제 1 프리챠지 컨트롤 신호 출력부

151,153 : 제 1, 제 2 비교 증폭부 155,157 : 제 1, 제 2 활성화 조정부

159 : 레퍼런스 출력 조정부 161 : 레퍼런스 출력 버퍼부

163 : 레퍼런스 출력 프리챠지 조정부

상기의 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는 적어도 한 개의 레퍼런스 비트라인이 형성되고 상기 레퍼런스 비트라인의 일측에 복수의 메인 비트라인이 형성되며 각 비트라인과 교차하는 방향으로 복수의 제 1, 제 2 스플릿 워드라인쌍이 형성되는 셀 어레이부와, 상기 레퍼런스 비트라인을 포함한 메인 비트라인들중 서로 인접한 비트라인들을 이퀄라이징시키는 이퀄라이저부와, 상기 각 비트라인의 프리챠지 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 프리챠지 레벨 조정부와, 상기 메인 비트라인의 신호를 센싱하는 센싱앰프부와, 상기 레퍼런스 비트라인의 신호를 받아 상기 센싱앰프의 레퍼런스 전압으로 출력하는 레퍼런스 레벨 발생부를 포함하여 구성되고, 본 발명 다른 실시예에 따른 불휘발성 강유전체 메모리 장치는 제 1, 제 2 레퍼런스 비트라인과, 그 일측에 형성되는 복수의 메인 비트라인과, 각 비트라인과 교차하는 방향으로 형성되는 복수의 제 1, 제 2 스플릿 워드라인쌍을 가지는 셀 어레이부와, 상기 셀 어레이부의 하부에 형성되며 홀수번째 메인 비트라인 및 상기 제 1 레퍼런스 비트라인중 서로 인접한 비트라인을 이퀄라이징시키는 제 1 이퀄라이저부와, 상기 홀수번째 비트라인 및 상기 제 1 레퍼런스 비트라인의 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 제 1 프리챠지 레벨 조정부와, 상기 홀수번째 비트라인의 신호를 센싱하여 증폭하는 제 1 센싱앰프부와, 상기 제 1 레퍼런스 비트라인의 신호를 받아 증폭한 후 그 결과를 상기 제 1 센싱앰프부의 레퍼런스 신호로 출력하는 제 1 레퍼런스 레벨 발생부와,상기 셀 어레이부의 상부에 형성되며 짝수번째 메인 비트라인 및 상기 제 2 레퍼런스 비트라인중 서로 인접한 비트라인을 이퀄라이징시키는 제 2 이퀄라이저부와, 상기 짝수번째 비트라인 및 상기 제 2 레퍼런스 비트라인의 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 제 2 프리챠지 레벨 조정부와, 상기 짝수번째 비트라인의 신호를 센싱하여 증폭하는 제 2 센싱앰프부와, 상기 제 2 레퍼런스 비트라인의 신호를 받아 증폭한 후 그 결과를 상기 제 2 센싱앰프부의 레퍼런스 신호로 출력하는 제 2 레퍼런스 레벨 발생부를 포함하여 구성되는 것을 특징으로 한다.

이하, 본 발명의 각 실시예에 따른 불휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.

도 6은 본 발명의 불휘발성 강유전체 메모리 장치에 따른 단위 셀 구성도이다.

도 6에 도시한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치에 따른 단위 셀은 1T/1C구조로써, 로우(Row) 방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(B/L1) 및 제 2 비트라인(B/L2), 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(B/L1)에 연겯뢰는 제 1 트랜지스터(T1), 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1), 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(B/L2)에연결되는 제 2 트랜지스터(T1), 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)를 포함하여 구성된다.

이와 같은 단위 셀을 복수개 형성하여 셀 어레이부를 구성하는데, 데이터 저장단위로 보면, 한 쌍의 스플릿 워드라인과 1개의 비트라인, 1개의 트랜지스터(T1), 1개의 강유전체 커패시터(FC1)가 단위 셀이 되지만, 구조적으로 보면, 한 쌍의 스플릿 워드라인과 2개의 비트라인, 2개의 트랜지스터 및 2개의 강유전체 커패시터가 단위 셀이 된다.

이와 같은 불휘발성 강유전체 메모리 장치의 동작 원리를 보다 상세하게 설명하면다음과 같다.

도 7은 본 발명 불휘발성 강유전체 메모리 장치의 회로적 구성을 간략화한 것이다.

도 7에 도시한 바와 같이, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)을 한 쌍으로 하는 복수개의 스플릿 워드라인쌍들이 로우(ROW)방향으로 형성되고, 상기 스플릿 워드라인쌍들을 가로지르는 방향으로 복수개의 비트라인(...,B/Ln,B/Ln+1,...)들이 형성되고, 각각의 비트라인과 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 데이터 라인(D/L) 또는 데이터 바 라인(/DL)으로 전달하는 센싱앰프(SA)들이 형성된다.

이때, 센싱앰프(SA)들을 인에이블시키기 위한 인에이블 신호(SEN)를 출력하는 센싱앰프 인에이블부가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하는 선택스위칭부(CS)가 더 구비된다.

이와 같은 본 발명 불휘발성 강유전체 메모리 장치의 동작을 도 8에 도시된 타이밍도를 참조하여 설명하기로 한다.

도 8의 TO구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 'H(High)'로 활성화되기 이전의 구간으로써, 모든 비트라인을 앤모스 트랜지스터의 문턱전압 레벨로 프리챠지(Precharge)시킨다.

T1구간은 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들이 모두 'H'가 되는 구간으로써, 메인 셀의 강유전체 커패시터의 데이터가 메인 비트라인에 전달되어 메인 비트라인의 레벨의 변화된다.

이때, 로직 'High'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인 사이에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.

반면에 로직 'Low'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.

비트라인에 셀 데이터가 충분히 실리면 센싱앰프를 활성화시키기 위해 센싱앰프 인에이블신호(SEN)를 하이(high)로 천이시켜 비트라인의 레벨을 증폭하게 된다.

한편, 파괴된 셀의 로직 'H' 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2, T3구간에서 재저장(Restore)될 수 있도록 한다.

이어, T2구간은 제 1 스플릿 워드라인(SWL1)은 로우(low)로 천이되고 제 2 스플릿 워드라인(SWL2)은 하이(high) 상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 온(On)상태가 된다.

이때, 해당 비트라인이 하이 상태라면, 하이 데이터가 제 2 강유전체 커패시터(FC2)의 한 쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high) 레벨 사이에 로직 1 상태가 복구된다.

T3구간은 상기 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우 상태로 천이되는 구간으로써, 제 1 트랜지스터(T1)가 온(On)상태가 된다.

이때, 해당 비트라인이 하이 상태라면, 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 전달되므로써, 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 1 상태가 복구된다.

도 9는 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성도이다.

참고적으로 본 발명 제 1 실시예는 센싱앰프부가 셀 어레이부의 하부에만 위치한 경우이다.

도 9에 도시한 바와 같이, 적어도 하나의 레퍼런스 비트라인(RB/L)이 형성되고, 레퍼런스 비트라인의 일측에는 복수개의 메인 비트라인들(MB/L1,MB/L2,MB/3,...)이 형성되고, 상기 비트라인들중 인접한 비트라인을 서로 이퀄라이징시키는 이퀄라이저들로 구성된 이퀄라이저부(91)가 형성되고,각 비트라인마다 연결되며 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 상기 비트라인의 프리챠지 레벨을 조정하는 앤모스 트랜지스터들로 이루어진 프리챠지 레벨 조정부(93)가 형성되고, 상기 메인 비트라인마다 연결되어 해당 비트라인의 신호를 센싱하는 센싱앰프들로 이루어진 센싱앰프부(95)가 형성되고, 상기 레퍼런스 비트라인의 신호를 받아 증폭한 후, 이를 상기 각 센싱앰프들의 레퍼런스 전압으로 출력하는 레퍼런스 레벨 발생부(97)가 형성된다.

여기서, 프리챠지 레벨 조정부(93)를 구성하고 있는 앤모스 트랜지스터들의 게이트에는 제 1 프리챠지 컨트롤 신호가 인가되고, 드레인에는 제 2 프리챠지 컨트롤 신호가 인가된다.

그리고 각 앤모스 트랜지스터들의 소오스는 각각 비트라인에 연결된다.

상기 제 1 프리챠지 컨트롤 신호의 레벨은 3Vtn이고, 제 2 프리챠지 컨트롤 신호의 레벨은 Vtn이다.

따라서, 게이트에 인가되는 3Vtn의 제 1 프리챠지 컨트롤 신호와, 드레인에 인가되는 Vtn의 제 2 프리챠지 컨트롤 신호에 의해 소오스에는 2Vtn의 레벨이 인가되어 결국, 각 비트라인은 2Vtn으로 프리챠지된다.

레퍼런스 비트라인에는 레퍼런스 셀이 연결되고 메인 비트라인에는 메인 셀들이 연결되는데, 상기 레퍼런스 셀에 항상 로직 '0'을 저장하기 위해서 재저장(Restore)기간동안 레퍼런스 비트라인 컨트롤 신호에 의해 동작하는 풀-다운부(98)를 이용하여 레퍼런스 비트라인을 풀-다운시킨다.

상기 인접한 비트라인들을 이퀄라이징시키는 이퀄라이저들은 이퀄라이즈 컨트롤 신호(equalize con)(EQC)에 의해 동작하며 메인 비트라인과 레퍼런스 비트라인을 동시에 이퀄라이징시킨다.

이와 같은 본 발명 불휘발성 강유전체 메모리 장치의 동작설명을 도 10에 도시된 파형도를 참조하여 설명하면 다음과 같다.

칩 인에이블 신호인 CEBpad신호가 하이(high)로 비활성화 되면, 이퀄라이즈 컨트롤 신호(equalize con)가 로우(low)에서 하이(high)로 천이되어 이퀄라이즈 컨트롤 신호를 받은 이퀄라이저부(91)가 활성화된다.

따라서, 메인 비트라인과 레퍼런스 비트라인이 동시에 이퀄라이징된다. 또한, 제 1 프리챠지 컨트롤 신호는 프리챠지 기간동안에는 계속 3Vtn 레벨의 전압을 유지하다가 CEBpad 신호가 로우(low)로 활성화되면, 로우(low)로 천이되어 프리챠지 동작을 완료하게 된다.

이때, 제 1 프리챠지 컨트롤 신호에 의해 프리챠지 레벨 조정부(93)는 활성화되어 있으므로 제 2 프리챠지 컨트롤 신호가 하이(high)에서 로우(low)로 풀-다운(pull-down)되면 메인 비트라인과 레퍼런스 비트라인도 접지레벨로 풀-다운된다.

그런데, 제 2 프리챠지 컨트롤 신호가 다시 로우(low)에서 하이(high)로 천이되었을 때, 프리챠지 레벨 조정부(93)를 구성하고 있는 각 앤모스 트랜지스터들의 게이트는 제 1 프리챠지 컨트롤 신호인 3Vtn으로 고정되어 있으므로 드레인에 인가되는 제 2 프리챠지 컨트롤 신호를 Vcc레벨인 하이 레벨로 인가하더라도 소오스와 연결된 메인 비트라인 및 레퍼런스 비트라인에는 2Vtn(=3Vtn-Vtn)레벨의 전압이 인가되어 프리챠지 된다.

이때, 상기 제 1 프리챠지 컨트롤 신호는 프리챠지 공급신호 발생부에서 만들어지는데, 상기 프리챠지 공급신호 발생부에서 만들어진 제 1 프리챠지 컨트롤 신호는 프리챠지 컨트롤 신호 선택출력부를 통해 프리챠지 레벨 조정부로 인가된다.

즉, 메인 셀 어레이는 복수개의 서브 셀 어레이들로 이루어지는데, 복수개의 서브 셀 어레이들중에서 어느 하나의 서브 셀 어레이만이 선택된다.

다시말해서 각 서브 셀 어레이부마다 상기 프리챠지 공급신호 발생부에서 만들어진 제 1 프리챠지 컨트롤 신호를 자신의 프리챠지 레벨 조정부에 인가할 것인가 아니면 인가하지 않을 것인가를 선택하는 프리챠지 컨트롤신호 선택출력부가 구성된다.

상기 프리챠지 컨트롤신호 선택출력부는 이후에 설명하기로 한다.

도 11은 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 프리챠지 공급신호 발생부의 구성블록도이다.

도 11에 도시한 바와 같이, CEB신호를 감지하여 비활성화 상태가 되면 CTD(CEB Transition Detection)신호를 발생하는 CTD발생부(111)와, CTD발생부(111)에서 출력되는 CTD신호를 받아 제 1 활성화 신호와 제 2 활성화 신호를 출력하는 활성화 조정부(113)와, 상기 제 1 활성화 신호를 받아 프리챠지 레벨을 만들기 위한 레퍼런스 신호를 출력하는 레퍼런스 신호 출력부(115)와, 상기 제 2 활성화 신호를 받아 상기 레퍼런스 신호 출력부(115)에서 출력되는 레퍼런스 신호와 피드백되어 들어오는 신호를 비교하는 프리챠지 레벨 비교부(117)와, 상기 프리챠지 레벨비교부(117)의 구동신호를 받아 활성화 되어 자신의 출력을 상기 프리챠지 레벨 비교부(117)로 피드백시키고 그 패드백 신호의 레벨이 상기 레퍼런스 신호의 레벨 이상이 되었다는 프리챠지 레벨 비교부(117)의 구동신호에 의해 비활성화 상태가 되는 프리챠지 레벨 발생부(119)와, 상기 프리챠지 레벨 발생부(119)의 출력신호를 받아 제 1 프리챠지 컨트롤 신호를 출력하는 제 1 프리챠지 컨트롤 신호 출력부(121)를 포함하여 구성된다.

여기서, 상기 프리챠지 레벨 비교부(117)는 프리챠지 레벨 발생부(119)에서 피드백되어 들어오는 신호의 레벨이 상기 레퍼런스 신호 출력부(115)에서 출력되는 레퍼런스 신호의 레벨보다 작으면 상기 피드백 신호의 레벨이 기준신호 레벨 이상이 될 때까지 프리챠지 레벨 발생부(119)를 활성화시킨다.

레퍼런스 신호 출력부(115)는 3Vtn정도의 레벨을 출력하는데, 상기 레퍼런스 신호는 센싱앰프의 기준전압으로 사용되는 신호가 아니라 제 1 프리챠지 컨트롤 신호를 만들기 위한 레퍼런스 신호를 말한다.

참고적으로 센싱앰프의 레퍼런스 신호는 이후에 설명할 레퍼런스 레벨 발생부에서 출력된다.

한편, 도 12는 본 발명 불휘발성 강유전체 메모리 장치에 따른 프리챠지 공급신호 발생부의 회로적 구성도이다.

크게 활성화 조정부(113), 레퍼런스 신호 출력부(115), 프리챠지 레벨 비교부(117), 프리챠지 레벨 발생부(119) 및 제 1 프리챠지 컨트롤 신호 출력부(121)로 구성된다.

먼저, 활성화 조정부(113)는 로우레벨의 CTD신호(CTDB)를 반전시켜 이를 레퍼런스 신호 출력부(115)를 활성화시키기 위한 제 1 활성화 신호로 출력하는 제 1 인버터(113a)와, 상기 제 1 인버터(113a)의 출력신호를 일정시간 동안 버퍼링하는 제 1 버퍼부(113b)와, 상기 제 1 버퍼부(113b)의 출력신호에 의해 상기 프리챠지 레벨 비교부(117)로 제 2 활성화 신호의 인가여부를 결정하는 제 1 트랜지스터(113c)로 구성된다.

여기서, 상기 제 1 버퍼부(113b)는 두 개의 인버터가 시리얼하게 연결된 구조를 가지며 상기 제 1 트랜지스터(113c)는 n-채널 인핸스먼트(Enhancement) 트랜지스터이다.

상기 레퍼런스 신호 출력부(115)는 게이트에 상기 제 1 활성화 신호가 인가되며 전원전압을 스위칭하는 제 1 트랜지스터(115a)와, 게이트에 전원전압이 인가되고 상기 제 1 트랜지스터(115a)의 소오스에 드레인이 연결되며 소오스는 출력단(Out)에 연결되는 제 2 트랜지스터(115b)와, 게이트에 상기 제 1 활성화 신호가 인가되며 접지전압을 스위칭하는 제 3 트랜지스터(115c)와, 게이트에 전원전압이 인가되고 상기 제 3 트랜지스터(115c)의 소오스에 드레인이 연결되며 소오스는 상기 제 2 트랜지스터(115b)의 소오스와 함께 출력단(Out)에 연결되는 제 4 트랜지스터(115d)와, 게이트에는 접지전압이 인가되고 드레인에는 전원전압이 인가되며 소오스는 상기 출력단(Out)에 연결되는 제 5 트랜지스터(115e)와, 드레인이 접지단에 연결되며 게이트와 소오스가 서로 연결된 제 6 트랜지스터(115f)와, 드레인이 상기 제 6 트랜지스터(115f)의 소오스에 연결되고 게이트와 소오스가 서로 연결되는 제 7 트랜지스터(115g)와, 드레인이 상기 제 7 트랜지스터(115g)의 소오스에 연결되고 게이트와 소오스가 서로 연결되는 제 8 트랜지스터(115h)와, 드레인이 상기 제 8 트랜지스터(115h)의 소오스에 연결되고 게이트와 소오스는 상기 출력단(Out)에 연결되는 제 9 트랜지스터(115i)와, 최종적으로 출력단(Out)의 전압을 안정화시키기 위한 출력전압 안정화부(115j)로 구성된다.

여기서, 상기 출력전압 안정화부(115j)는 모스 커패시터를 포함하며, 상기 제 5 트랜지스터(115e)는 피모스 트랜지스터이고, 그 이외는 n-채널 인핸스먼트 트랜지스터이다.

상기 출력단(Out)의 전압은 제 5 트랜지스터(115e)와 제 6,7,8,9 트랜지스터(115f,115g,115h,115i)들과의 전압비에 의해 3Vtn으로 조정된다.

따라서, 4개의 앤모스 트랜지스터에 의한 4Vtn과 제 5 트랜지스터(115e)에 의한 Vtn에 의해 최종적으로 출력단의 레벨은 3Vtn(4Vtn-Vtn)이 된다.

상기 출력단(Out)에는 모스 커패시터로 이루어진 출력신호 안정화부(115j)에 의해 흔들리지 않는 출력신호가 전달되고 이는 프리챠지 레벨 비교부(117)로 입력된다.

이어서, 프리챠지 레벨 비교부(117)는 게이트에는 상기 레퍼런스 신호 출력부(115)에서 출력되는 출력신호가 인가되고 드레인에는 상기 활성화 조정부(113)로부터 제 2 활성화 신호가 인가되는 제 1 트랜지스터(117a)와, 게이트에는 상기 프리챠지 레벨 발생부(119)로부터 피드백되는 신호가 인가되고 드레인에는 상기 제 2 활성화 신호가 인가되는 제 2 트랜지스터(117b)와, 드레인에는 전원전압이 인가되고 소오스는 상기 제 1 트랜지스터(117a)의 소오스와 함께 출력단(Out)에 연결되어 게이트 전압에 의해 전원전압을 스위칭하는 제 3 트랜지스터(117c)와, 드레인에 전원전압이 인가되고 게이트와 소오스가 서로 연결되며 소오스는 상기 제 2 트랜지스터(117b)의 소오스와 연결되는 제 4 트랜지스터(117d)로 구성된다.

이와 같은 프리챠지 레벨 비교부(117)는 상기 레퍼런스 신호 출력부(115)에서 출력되는 3Vtn레벨의 신호와 피드백되어 들어오는 신호의 레벨를 비교하여 상기 피드백되어 들어오는 신호의 레벨이 상기 3Vtn보다 작으면 구동신호를 출력한다.

상기 구동신호는 이후에 설명할 프리챠지 레벨 발생부(119)를 활성화시키는 신호로써, 상기 피드백 신호의 레벨이 3Vtn보다 작으면 프리챠지 레벨 발생부(119)를 활성화시켜 보다 큰 출력을 내도록 한다.

반면에 상기 피드백 신호의 레벨이 적어도 3Vtn이상이 되면, 상기 프리챠지 레벨 비교부(117)는 상기 프리챠지 레벨 발생부(119)를 비활성화 시킨다.

한편, 상기 제 1, 제 2 트랜지스터(117a,117b)는 n-채널 인핸스먼트 트랜지스터이고, 제 3, 제 4 트랜지스터(117c,117d)는 피모스 트랜지스터이다.

이어서, 프리챠지 레벨 발생부(119)는 상기 프리챠지 레벨 비교부(117)의 출력단(Out)과 전원전압단(Vcc) 사이에 연결된 제 1 트랜지스터(119a)와, 상기 프리챠지 레벨 비교부(119a)의 출력신호를 반전시키는 제 1 인버터(119b)와, 상기 제 1 인버터(119b)의 출력신호를 반전시키는 제 2 인버터(119c)와, 게이트에 상기 제 2 인버터(119c)의 출력신호가 인가되고 드레인에는 전원전압이 인가되며 소오스는 출력단(Out)과 연결됨과 동시에 상기 프리챠지 레벨 비교부(117)의 제 2트랜지스터(117b)의 게이트에 연결되는 제 2 트랜지스터(119d)로 구성된다.

여기서, 상기 제 1 인버터(119b)의 출력신호는 상기 제 1 트랜지스터(119a)의 게이트와 연결되며, 제 1 인버터(119b)와 제 2 인버터(119c)가 시리얼하게 연결되어 버퍼역할을 수행한다. 그리고 상기 제 1, 제 2 트랜지스터(119a,119d)는 피모스 트랜지스터이다.

이어서, 제 1 프리챠지 컨트롤 신호 출력부(121)는 상기 프리챠지 레벨 발생부(119)에서 출력되는 프리챠지 공급신호를 받아 제 1 프리챠지 컨트롤 신호를 출력하는 부분으로 제 1 프리챠지 컨트롤 신호를 흔들림없이 유지시키는 기능을 한다.

즉, 게이트에 접지전압이 인가되며 전원전압단과 상기 프리챠지 레벨 발생부(119)의 출력단(Out) 사이에 연결된 제 1 트랜지스터(121a)와, 드레인이 접지단(Vss)에 연결되고 게이트와 소오스가 서로 연결되는 제 2 트랜지스터(121b)와, 드레인이 상기 제 2 트랜지스터(121b)의 소오스에 연결되고 게이트와 소오스가 서로 연결되는 제 3 트랜지스터(121c)와, 드레인이 상기 제 3 트랜지스터(121c)의 소오스에 연결되고 게이트와 소오스가 서로 연결되는 제 4 트랜지스터(121d)와, 드레인이 상기 제 4 트랜지스터(121d)의 소오스에 연결되고 게이트와 소오스가 공통으로 출력단(Out)에 연결되는 제 5 트랜지스터(121e)를 포함하여 구성된다.

여기서, 제 1 트랜지스터(121a)는 피모스 트랜지스터이고, 그 이외는 n-채널 인핸스먼트(Enhancement) 트랜지스터이다.

한편, 도 13은 본 발명에 따른 프리챠지 컨트롤 신호 선택출력부의 구성도이다.

도 13에 도시한 바와 같이, 프리챠지 컨트롤 신호 선택출력부는 프리챠지 공급신호 발생부에서 출력되는 제 1 프리챠지 컨트롤 신호를 해당 셀 블록에 선택적으로 인가하기 위해 구성된다.

즉, 메인 셀 어레이부는 복수개의 서브 셀 어레이부들로 구성되며, 프리챠지 공급신호 발생부에서 출력되는 제 1 프리챠지 컨트롤 신호가 상기 모든 서브 셀 어레이부마다 인가되는 것이 아니라 그중에서 선택하고자 하는 서브 셀 어레이부에만 인가된다.

따라서, 각 서브 셀 어레이부마다 프리챠지 컨트롤 신호 선택출력부를 구성하여 해당 서브 셀 어레이부에 제 1 프리챠지 컨트롤 신호를 선택적으로 인가한다.

이와 같은 프리챠지 컨트롤 신호 선택출력부는 2개의 논리소자와 3개의 인버터, 그리고 두 개의 앤모스 트랜지스터로 구성된다.

즉, 제 1 인버터(131a)에 의해 CEBpad 신호를 반전시킨 신호와 셀 블록 선택신호를 논리 연산하는 제 1 낸드 게이트(131b)와, 상기 제 1 낸드 게이트(131b)의 출력신호를 반전시키는 제 2 인버터(131c)와, 드레인에 상기 제 1 프리챠지 컨트롤 신호 출력부(121)에서 출력되는 제 1 프리챠지 컨트롤 신호가 인가되고 상기 제 1 낸드 게이트(131b)의 출력신호에 의해 온/오프가 결정되는 제 1 트랜지스터(131d)와, 드레인이 접지단에 연결되고 소오스는 출력단(Out)에 연결되며 상기 제 2 인버터(131c)의 출력신호에 의해 온/오프가 결정되는 제 2 트랜지스터(131e)와, 상기 셀 블록 선택신호와 CTD신호를 논리 연산하는 제 2 낸드 게이트(131f)와, 상기 제2 낸드 게이트(131f)의 출력신호를 반전시키는 제 3 인버터(131g)를 포함하여 구성된다.

이와 같은 프리챠지 컨트롤 신호 선택출력부는 CEB신호와 셀 블록 선택신호에 의해 제 1 프리챠지 컨트롤 신호가 출력단(Out)을 통해 해당 프리챠지 레벨 조정부로의 인가여부가 결정된다.

그리고, 상기 제 3 인버터(131g)의 출력신호는 제 2 프리챠지 컨트롤 신호가 되는데, 상기 제 2 프리챠지 컨트롤 신호는 셀 블록 선택신호와 CTD신호에 의해 그 출력 레벨이 Vtn 또는 로우(low)로 결정된다.

한편, CEBpad신호의 비활성화 상태를 검출하여 CTD신호를 발생하는 CTD발생부는 도 14에 도시하였다.

도 14에 도시한 바와 같이, 본 발명에 따른 CTD발생부는 크게 펄스 폭 조정 및 딜레이부(141)와, 펄스 폭 발생부(143) 그리고 구동부(145)로 구성된다.

상기 펄스 폭 조정 및 딜레이부(141)는 CEBpad 신호를 일정시간 동안 딜레이시키기 위해 시리얼하게 연결된 짝수개의 인버터들로 이루어지는 딜레이부와, 상기 짝수개의 인버터들중 k+1번째(k=1,3,5,...) 인버터의 출력단마다 연결되어 해당 인버터의 출력신호를 안정화시키는 모스 커패시터(141a,141b,141c,141d)들로 구성된다.

상기 펄스 폭 발생부(143)는 상기 짝수개의 인버터들중 첫 번째 인버터의 출력과 마지막번째 인버터의 출력을 논리 연산하여 출력신호의 폭을 조정하는 논리 게이트로 구성된다.

상기 구동부(145)는 상기 펄스 폭 발생부(143)의 출력을 반전시켜 출력하는 인버터들로 구성된다.

이와 같은 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 프리챠지 공급신호 발생부의 동작을 설명하면 다음과 같다.

칩 인에이블 신호인 CEBpad 신호가 로우(low)에서 하이(high)로 비활성화 되면 CTD발생부(111)는 이를 감지하여 CTD신호를 출력한다.

CTD신호는 하이(high)에서 로우(low)로 일정기간 동안 유지하다가 다시 하이(high)로 천이하는 로우 펄스(low pulse)이다.

CTD신호가 로우 펄스인 동안 활성화 조정부(113)에서 제 1 활성화 신호와 제 2 활성화 신호를 출력한다.

제 1 활성화 신호는 레퍼런스 신호 출력부(115)의 활성화를 조정한다. 즉, 제 1 활성화 신호에 의해 레퍼런스 신호 출력부(115)가 활성화되어 프리챠지 레벨 비교부(117)로 3Vtn레벨의 기준신호를 출력한다.

제 2 활성화 신호는 프리챠지 레벨 비교부(117)의 활성화를 조정한다. 프리챠지 레벨 비교부(117)가 활성화되면, 피드백되어 들어오는 신호와 상기 레퍼런스 신호 출력부(115)의 출력신호를 비교한다.

이때, 피드백 신호의 레벨이 레퍼런스 신호의 레벨보다 작으면 구동신호를 발생하여 상기 피드백신호를 출력하는 프리챠지 레벨 발생부(119)를 활성화시켜 그 출력신호를 출력을 높이게 된다.

높아진 출력신호를 다시 피드백되어 프리챠지 레벨 비교부(117)로 다시 입력되어 기준신호와 비교하게 된다.

따라서, 프리챠지 레벨 발생부(119)의 출력 레벨이 기준신호의 레벨을 넘을 때까지 반복하여 기준신호의 레벨 이상이면 프리챠지 레벨 비교부(117)는 상기 프리챠지 레벨 발생부(119)를 비활성화시킨다.

이에, 프리챠지 레벨 발생부(119)에서는 적정한 프리챠지 공급신호를 출력하게 되고, 제 1 프리챠지 컨트롤 신호 발생부(121)는 상기 프리챠지 공급신호를 이용하여 제 1 프리챠지 컨트롤 신호를 출력하게 된다.

한편, 도 15는 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 레퍼런스 레벨 발생부의 블록 구성도이다.

도 15에 도시한 레퍼런스 레벨 발생부는 레퍼런스 비트라인에 실린 레퍼런스 신호와 피드백되어 들어오는 신호를 비교, 증폭하는 제 1 비교 증폭부(151) 및 제 2 비교 증폭부(153)와, 상기 제 1 비교 증폭부(151)의 활성화 여부를 결정하는 제 1 활성화 조정부(155)와, 상기 제 2 비교 증폭부(153)의 활성화 여부를 결정하는 제 2 활성화 조정부(157)와, 상기 제 1 비교 증폭부(151)의 출력과 제 2 비교 증폭부(153)의 출력신호를 이용하여 레퍼런스 신호의 출력 레벨을 조정하는 레퍼런스 출력 조정부(159)와, 조정된 레퍼런스 신호를 버퍼링하는 레퍼런스 출력 버퍼부(161)와, 제 1 프리챠지 컨트롤 신호를 이용하여 레퍼런스 비트라인의 프리챠지 레벨을 메인 비트라인의 프리챠지 레벨 수준으로 조정하는 레퍼런스 비트라인 프리챠지 조정부(163)를 포함하여 구성된다.

이와 같이 구성된 본 발명 레퍼런스 레벨 발생부를 도 15에 도시된 회로적구성도를 참조하여 설명하기로 한다.

도 16은 도 15에 따른 회로적 구성도로써, 제 1 비교 증폭부는 커런트 미러형 차동 증폭기로써, 2개의 피모스 트랜지스터와 2개의 앤모스 트랜지스터로 구성된다.

제 1 활성화 조정부(155)에 의해 활성화 여부가 결정되는 제 1 비교 증폭부(151)는 게이트에 레퍼런스 비트라인의 신호가 인가되고 드레인은 상기 제 1 활성화 조정부(155)를 구성하는 앤모스 트랜지스터의 드레인에 연결되며 소오스는 제 1 출력단(Out1)에 연결되는 제 1 트랜지스터(NM1)와, 상기 제 1 출력단(Out1)과 전원전압단(Vcc) 사이에 연결되는 제 2 트랜지스터(PM1)와, 게이트에 상기 레퍼런스 출력 조정부(159)로부터의 피드백 신호가 인가되고 드레인은 상기 제 1 활성화 조정부(155)를 구성하는 앤모스 트랜지스터의 드레인에 연결되며 소오스는 제 2 출력단(Out2)에 연결되는 제 3 트랜지스터(NM2)와, 상기 전원전압단과 상기 제 2 출력단(Out2) 사이에 연결되며 게이트가 상기 제 2 트랜지스터(PM1)의 게이트에 연결되는 제 4 트랜지스터(PM2)를 포함하여 구성된다.

여기서, 제 2 트랜지스터(PM1)와 제 4 트랜지스터(PM2)는 피모스 트랜지스터이고, 제 1 트랜지스터(NM1)와 제 3 트랜지스터(NM2)는 앤모스 트랜지스터이다.

상기 제 2 트랜지스터(PM1)의 소오스와 드레인 사이에는 상기 제 2 트랜지스터(PM1)와는 병렬적으로 제 1 프리셋 컨트롤부(165)가 더 구성된다.

이어서, 제 2 비교 증폭부(153)는 상기 제 1 비교 증폭부(151)와 마찬가지로 차동 증폭기로 구성되는데, 제 2 활성화 조정부(157)에 의해 활성화 여부가 결정된다.

즉, 제 2 비교 증폭부(153)는 게이트에 레퍼런스 비트라인의 신호가 인가되고, 드레인은 상기 제 2 활성화 조정부(157)를 구성하고 있는 앤모스 트랜지스터의 드레인에 연결되며 소오스는 제 1 출력단(Out1)에 연결되는 제 1 트랜지스터(NM1)와, 전원전압단(Vcc)과 상기 제 1 출력단(Out1) 사이에 연결되고 게이트와 소오스가 서로 연결되는 제 2 트랜지스터(PM1)와, 게이트에 상기 레퍼런스 출력 조정부(159)로부터의 피드백 신호가 인가되고 드레인은 상기 제 2 활성화 조정부(157)를 구성하는 앤모스 트랜지스터의 드레인에 연결되며 소오스는 제 2 출력단(Out2)에 연결되는 제 3 트랜지스터(NM2)와, 상기 제 2 출력단(Out2)과 전원전압단 사이에 연결되며 게이트가 상기 제 2 트랜지스터(PM1)의 게이트에 연결되는 제 4 트랜지스터(PM2)를 포함하여 구성된다.

여기서, 상기 제 2 활성화 조정부(157)는 드레인이 접지단에 연결되는 앤모스 트랜지스터로 구성된다.

상기 제 1, 제 3 트랜지스터(NM1,NM2)는 앤모스 트랜지스터이고, 제 2, 제 4 트랜지스터(PM1,PM2)는 피모스 트랜지스터이다.

상기 제 1 출력단(Out1)에는 피모스 트랜지스터로 구성되는 제 2 프리셋 컨트롤부(167)가 더 구성된다.

이어서, 레퍼런스 출력 조정부(159)는 상기 제 1 비교 증폭부(151)의 제 4 트랜지스터(PM2)의 드레인과 제 2 트랜지스터(NM2)의 게이트 사이에 병렬적으로 연결되며 게이트가 상기 제 1 비교 증폭부(151)의 제 2 출력단(Out2)에 연결된 제 1트랜지스터(NM1)와, 드레인이 상기 제 1 비교 증폭부(151)의 제 2 출력단(Out2)에 연결되고 소오스는 상기 제 1 트랜지스터(NM1)의 소오스에 연결되며 게이트는 상기 제 2 비교 증폭부(153)의 제 1 출력단(Out1)에 연결된 제 2 트랜지스터(NM2)와, 드레인이 상기 제 1 비교 증폭부(151)의 제 4 트랜지스터(PM2)의 드레인에 연결되고 소오스는 상기 제 1 비교 증폭부(151)의 제 3 트랜지스터(NM2)의 게이트에 연결되며 게이트는 상기 제 2 비교 증폭부(153)의 제 1 출력단(Out1)에 연결되는 제 3 트랜지스터(PM1)와, 게이트에 프리셋 컨트롤 신호가 인가되고 드레인은 상기 제 2 비교 증폭부(153)의 제 3 트랜지스터(NM2)의 게이트에 연결되고 소오스는 이후에 설명할 레퍼런스 출력 버퍼부의 입력단에 연결되는 제 4 트랜지스터(NM3)를 포함하여 구성된다.

여기서, 제 1, 제 2 트랜지스터(NM1,NM2) 및 제 4 트랜지스터(NM4)는 앤모스 트랜지스터이고, 제 3 트랜지스터(PM1)는 피모스 트랜지스터이다.

이어서, 레퍼런스 출력 버퍼부(161)는 상기 레퍼런스 출력 조정부(159)의 제 4 트랜지스터(NM4)에 대해 시리얼하게 연결된 제 1, 제 2 트랜지스터(NM1,NM2)와, 상기 제 1 트랜지스터(NM1)의 드레인과 상기 제 2 트랜지스터(NM2)의 소오스 사이에서 상기 제 1, 제 2 트랜지스터(NM1,NM2)에 대해 병렬적으로 구성된 제 3 트랜지스터(NM3)로 구성된다.

여기서, 제 1 트랜지스터(NM1)의 게이트는 상기 제 2 비교 증폭부(153)의 제 1 출력단(Out1)에 연결되고 제 2 트랜지스터(NM2)의 게이트는 상기 제 2 비교 증폭부(153)의 제 2 출력단(Out2)에 연결된다.

그리고 제 3 트랜지스터(NM3)의 게이트는 전원전압단(Vcc)에 연결된다.

이어서, 레퍼런스 출력 프리챠지 조정부(163)는 상기 프리셋 컨트롤 신호를 반전시키는 제 1 인버터(163a)와, 프리챠지 공급신호에 의해 제어되며 드레인은 전원전압단에 연결되는 제 1 트랜지스터(NM1)와, 상기 제 1 트랜지스터(NM1)와 시리얼하게 연결되며 게이트가 상기 제 1 인버터(163a)의 출력단에 연결되는 제 2 트랜지스터(NM2)와, 상기 제 2 트랜지스터(NM2)와 시리얼하게 연결되며 CTD신호에 의해 제어되는 제 3 트랜지스터(NM3)와, 상기 CTD신호를 반전시키는 제 2 인버터(163b)와, 게이트가 상기 제 2 인버터(163b)의 출력단에 연결되며 접지단과 출력단 사이에 형성되는 제 4 트랜지스터(NM4)를 포함하여 구성된다.

여기서, 상기 제 1, 제 2, 제 3, 제 4 트랜지스터(NM1,NM2,NM3,NM4)는 모두 앤모스 트랜지스터이다.

이와 같이 구성된 본 발명 레퍼런스 레벨 발생부의 동작을 설명하면 다음과 같다.

먼저, 제 1 비교 증폭부(151)의 제 1 트랜지스터(NM1)의 게이트와 제 2 비교 증폭부(153)의 제 1 트랜지스터(NM1)의 게이트에 인가되는 레퍼런스 신호는 레퍼런스 비트라인에 실린 신호이다.

즉, 레퍼런스 레벨 발생부는 레퍼런스 셀 데이터의 신호를 받는다.

그리고 레퍼런스 레벨 발생부의 컨트롤 신호로써는 활성화 신호, 제 1 프리챠지 컨트롤 신호, CTD신호가 있다.

레퍼런스 레벨 발생부의 출력신호는 각 센싱앰프의 레퍼런스 신호로 이용된다.

이를 보다 상세하게 설명하면, 레퍼런스 발생 활성화 신호에 의해 레퍼런스 레벨 발생부를 활성화시키거나 비활성화시킨다.

즉, 제 1 활성화 조정부(155)와 제 2 활성화 조정부(157)를 구성하고 있는 앤모스 트랜지스터의 게이트에 하이(high)신호가 인가되면, 상기 앤모스 트랜지스터들이 활성화되어 전원전압단에서 접지단으로 전류가 흐른다.

레퍼런스 비트라인의 신호가 제 1 비교 증폭부(151)의 제 1 트랜지스터(NM1)의 게이트와 제 2 비교 증폭부(153)의 제 1 트랜지스터(NM1)의 게이트로 입력되면, 제 1 비교 증폭부(151) 및 제 2 비교 증폭부(153)를 구성하고 있는 제 1, 제 2, 제 3, 제 4 트랜지스터에 의해 증폭작용이 일어난다.

이때, 상기 제 1 비교 증폭부(151)의 제 3 트랜지스터(NM2)의 게이트와 제 2 비교 증폭부(153)의 제 2 트랜지스터(NM2)의 게이트에는 상기 레퍼런스 출력 조정부(159)로부터의 피드백 신호가 인가된다.

이어서, 레퍼런스 출력 조정부(159)는 제 1 비교 증폭부(151)의 출력과 제 2 비교 증폭부(153)의 출력신호에 따라 레퍼런스 출력을 조정하게 된다.

즉, 제 1 비교 증폭부(151)의 출력신호가 게이트에 인가되는 제 1 트랜지스터(NM1)와 제 2 비교 증폭부(153)의 출력신호가 게이트에 인가되는 제 2, 제 3 트랜지스터(NM2,PM1)에 의해 레퍼런스 출력이 조정된다.

이후, 레퍼런스 출력 조정부(159)에 의해 조정된 레퍼런스 신호는 레퍼런스 출력 버퍼부(161)에서 버퍼링된다.

이때, 레퍼런스 출력 버퍼부(161)를 구성하고 있는 제 1, 제 2 트랜지스터(NM1,NM2)는 레퍼런스 출력 조정부(159)에서 조정되어 출력되는 레퍼런스 레벨이 흔들리지 않도록 안정화시키는 역할을 한다.

즉, 레퍼런스 출력 버퍼부(161)의 제 1 트랜지스터(NM1) 및 제 2 트랜지스터(NM2)의 게이트 입력은 과도기에 서로 반대위상을 가지므로 제 1 트랜지스터(NM1)의 드레인에 걸리는 과도한 응답이 제 2 트랜지스터(NM2)의 소오스에 전달될 때에는 서로 상쇄되므로써 급격한 출력 변화를 방지한다.

그런데, 제 1, 제 2 트랜지스터(NM1,NM2)의 게이트 입력 전압이 낮으면 제 1 트랜지스터(NM1)의 드레인에 걸리는 전압이 제 2 트랜지스터(NM2)의 소오스로 충분히 전달되지 않을 수도 있으므로 제 3 트랜지스터(NM3)를 항상 턴-온 상태로 유지하여 제 1 트랜지스터(NM1)의 드레인에 걸리는 전압이 안정되게 제 2 트랜지스터(NM2)의 소오스로 인가되도록 한다.

한편, 도 17은 본 발명 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성도이다.

참고적으로, 본 발명 제 2 실시예는 셀 어레이부에 대해 상부와 하부에 각각 센싱앰프부를 구성한 것으로, 복수개의 비트라인중 홀수번째 비트라인들은 하부의 센싱앰프부와 연결되고 짝수번째 비트라인들은 상부의 센싱앰프부와 연결된 것이다.

도 17에 도시한 바와 같이, 칼럼 방향으로 한 쌍의 레퍼런스 비트라인을 가지며 상기 레퍼런스 비트라인의 일측에 복수개의 메인 비트라인을 가지는 셀 어레이부(171)와, 상기 셀 어레이부(171)의 하부에 형성되며 상기 제 1 레퍼런스 비트라인(RB/L1)을 포함한 홀수번째 메인 비트라인들(MB/L1,MB/L3,...)중 서로 인접한 비트라인을 이퀄라이징시키는 이퀄라이저들로 이루어지는 제 1 이퀄라이저부(173)와, 상기 제 1 레퍼런스 비트라인(RB/L1) 및 상기 홀수번째 메인 비트라인(MB/L1,MB/L3,...)마다 연결되며 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 해당 비트라인의 프리챠지 레벨을 조정하는 앤모스 트랜지스터들로 이루어진 제 1 프리챠지 레벨 조정부(175)와, 상기 홀수번째 메인 비트라인마다 연결되어 해당 비트라인의 신호를 센싱하는 센싱앰프들로 이루어진 제 1 센싱앰프부(177)와, 상기 제 1 레퍼런스 비트라인(RB/L1)의 신호를 증폭한 후 그 출력을 상기 센싱앰프들의 레퍼런스 전압으로 인가하는 제 1 레퍼런스 레벨 발생부(179)와, 상기 셀 어레이부(171)의 상부에 형성되며 상기 제 2 레퍼런스 비트라인(RB/L2)을 포함한 짝수번째 메인 비트라인들(MB/L2,MB/L4,...)중 인접한 비트라인을 서로 이퀄라이징시키는 이퀄라이저들로 이루어진 제 2 이퀄라이저부(173a)와, 상기 제 2 레퍼런스 비트라인 및 짝수번째 메인 비트라인마다 연결되며 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 해당 비트라인의 프리챠지 레벨을 조정하는 제 2 프리챠지 레벨 조정부(175a)와, 상기 짝수번째 메인 비트라인마다 연결되어 해당 비트라인의 신호를 센싱하는 센싱앰프들로 이루어진 제 2 센싱앰프부(177a)와, 상기 제 2 레퍼런스 비트라인(RB/L2)의 신호를 증폭한 후, 그 출력을 상기 제 2 센싱앰프부(177a)의 레퍼런스 전압으로 출력하는 제 2 레퍼런스 레벨 발생부(179a)를 포함하여 구성된다.

여기서, 상기 제 1 레퍼런스 비트라인(RB/L1)과 제 2 레퍼런스 비트라인(RB/L2)에는 레퍼런스 비트라인 컨트롤 신호에 의해 해당 레퍼런스 비트라인을 풀-다운시키는 제 1 풀-다운부(181)와 제 2 풀-다운부(181a)가 각각 구성된다.

상기 제 1, 제 2 프리챠지 레벨 조정부(175,175a)는 앤모스 트랜지스터들로 구성되며, 각 앤모스 트랜지스터의 게이트에는 제 1 프리챠지 컨트롤 신호가 인가되고, 드레인에는 제 2 프리챠지 컨트롤 신호가 인가된다. 그리고 소오스는 비트라인에 연결된다.

이때, 제 1 프리챠지 컨트롤 신호의 레벨은 3Vtn이고, 제 2 프리챠지 컨트롤 신호의 레벨은 Vtn이다.

따라서, 앤모스 트랜지스터의 소오스와 연결된 비트라인은 2Vtn(=3Vtn-Vtn)으로 프리챠지(precharge)된다.

이와 같은 본 발명 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치는 제 1 실시예와는 달리 센싱앰프부를 셀 어레이부의 하부와 상부에 각각 구성한 것으로, 홀수번째 비트라인의 신호는 셀 어레이부 하부에 형성된 제 1 센싱앰프부(177)에서 센싱하고, 짝수번째 비트라인의 신호는 상부에 형성된 제 2 센싱앰프부(177a)에서 센싱한다.

이때, 제 1 센싱앰프부(177)의 레퍼런스 전압은 제 1 레퍼런스 레벨 발생부(179)에서 공급하고, 제 2 센싱앰프부(177a)의 레퍼런스 전압은 제 2 레퍼펀스 레벨 발생부(179a)에서 공급한다.

제 1 레퍼런스 레벨 발생부(179)는 제 1 레퍼런스 비트라인(RB/L1)의 신호를 받아 증폭하여 출력하고, 제 2 레퍼런스 레벨 발생부(179a)는 제 2 레퍼런스 비트라인(RB/L2)의 신호를 받아 증폭하여 출력한다.

여기서, 상기 제 1, 제 2 프리챠지 레벨 조정부(175,175a) 및 제 1, 제 2 이퀄라이저부(173,173a)의 구성 및 동작은 본 발명 제 1 실시예의 프리챠지 레벨 조정부 및 이퀄라이저부와 동일하다.

그리고, 상기 제 1, 제 2 레퍼런스 레벨 발생부(179,179a)의 구성 및 동작은 도 16에 도시된 본 발명 제 1 실시예에 따른 레퍼런스 레벨 발생부와 동일하다.

이상 상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치는 다음과 같은 효과가 있다.

첫째, 게이트에 인가되는 제 1 프리챠지 컨트롤 신호와 드레인에 인가되는 제 2 프리챠지 컨트롤 신호의 조합에 의해 해당 비트라인의 프리챠지 레벨을 만들어내므로 보다 안정된 프리챠지 동작을 수행하게 되고, 이로인해 레퍼런스 레벨 발생부의 동작을 안정화시킬 수 있다.

둘째, 센싱앰프의 레퍼런스 전압으로 입력되는 레퍼런스 전압의 레벨이 흔들리는 현상을 제거하여 안정된 센싱작용과 빠른 응답속도를 얻을 수 있다.

셋째, 레퍼런스 레벨 발생부의 입력인 레퍼런스 비트라인의 신호가 일정하면 노이즈가 발생하더라도 그 출력이 안정된 특성을 보인다.

즉, 노이즈로부터 안정된 레퍼런스 전압을 얻을 수 있다.

Claims

적어도 한 개의 레퍼런스 비트라인과 상기 레퍼런스 비트라인의 일측에 형성되는 복수의 메인 비트라인과, 상기 각 비트라인과 교차하는 방향으로 복수의 제 1, 제 2 스플릿 워드라인쌍을 갖고 형성되는 셀 어레이부와,

상기 레퍼런스 비트라인을 포함한 메인 비트라인들중 서로 인접한 비트라인들을 이퀄라이징시키는 이퀄라이저부;

상기 각 비트라인의 프리챠지 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 프리챠지 레벨 조정부;

상기 메인 비트라인의 신호를 센싱하는 센싱앰프부;

상기 레퍼런스 비트라인의 신호를 받아 상기 센싱앰프의 레퍼런스 전압으로 출력하는 레퍼런스 레벨 발생부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 프리챠지 레벨 조정부는

상기 제 1 프리챠지 컨트롤 신호에 대한 상기 제 2 프리챠지 컨트롤 신호의 전압차를 비트라인의 프리챠지 레벨로 조정하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 프리챠지 레벨 조정부는

소오스가 비트라인에 연결되고 드레인에는 상기 제 2 프리챠지 컨트롤 신호가 인가되며 게이트에는 상기 제 1 프리챠지 컨트롤 신호가 인가되는 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 2 항에 있어서, 상기 제 1 프리챠지 컨트롤 신호의 레벨은 3배 엔모스 문터 전압 레벨이고 제 2 프리챠지 컨트롤 신호의 레벨은 엔모스 문턱전압 레벨인 것을 포함하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 제 1 프리챠지 컨트롤 신호는

3배 엔모스 문턱전압 레벨을 출력하는 프리챠지 공급신호 발생부에서 만들어져 프리챠지 컨트롤 신호 선택출력부를 통해 해당 프리챠지 레벨 조정부로 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 5 항에 있어서, 상기 프리챠지 공급신호 발생부는

칩 인에이블 신호를 검출하여 칩 인에이블 신호 천이 감지신호를 발생하는 CTD발생부와,

칩 인에이블 신호 천이 감지 신호를 받아 제 1 활성화 신호와 제 2 활성화 신호를 출력하는 활성화 조정부와,

상기 제 1 활성화 신호에 의해 활성화되어 제 1 프리챠지 컨트롤 신호를 출력하기 위한 레퍼런스 신호를 출력하는 레퍼런스 신호 출력부와,

상기 제 2 활성화 신호에 의해 활성화되어 피드백 신호와 상기 레퍼런스 신호를 비교하는 프리챠지 레벨 비교부와,

상기 프리챠지 레벨 비교부의 구동신호에 의해 제어되며 그 출력신호를 상기 프리챠지 레벨 비교부로 피드백시키는 프리챠지 레벨 발생부와,

상기 프리챠지 레벨 발생부의 출력신호를 받아 제 1 프리챠지 컨트롤 신호를 출력하는 제 1 프리챠지 컨트롤 신호 출력부를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 프리챠지 레벨 비교부는 상기 레퍼런스 신호의 레벨과 상기 프리챠지 레벨 발생부에서 피드백되는 신호의 레벨을 비교하여 상기 피드백 신호의 레벨이 레퍼런스 신호의 레벨보다 작으면 상기 프리챠지 레벨 발생부를 활성화시켜 더 큰 출력을 내도록 조정하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 프리챠지 레벨 비교부는 상기 프리챠지 레벨 발생부에서 피드백되는 신호의 레벨이 레퍼런스 신호의 레벨보다 적어도 같거나 이상이면 상기 프리챠지 레벨 발생부를 비활성화시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 CTD발생부는

칩 인에이블 신호를 일정시간 동안 딜레이시키기 위해 시리얼하게 연결된 짝수개의 인버터들로 이루어지는 딜레이부와, 상기 짝수개의 인버터들중 k+1번째(k=1,3,5,...)인버터의 출력단마다 연결되어 해당 인버터의 출력신호를 안정화시키는 모스 커패시터들로 구성된 펄스 폭 조정 및 딜레이부와,

상기 짝수개의 인버터들중 첫 번째 인버터의 출력과 마지막번째 인버터의 출력을 논리 연산하여 출력신호의 폭을 조정하는 펄스 폭 발생부와,

상기 펄스 폭 발생부의 출력을 반전시켜 출력하는 인버터들로 구성된 구동부를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 활성화 조정부는

상기 칩 인에이블 신호 천이 감지 신호를 반전시키는 인버터와,

상기 인버터의 출력을 버퍼링하는 버퍼부와,

상기 버퍼부의 출력신호에 의해 접지전압을 스위칭하는 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 레퍼런스 신호 발생부는

상기 활성화 조정부의 상기 인버터의 출력신호가 게이트에 인가되고, 드레인은 전원전압단에 연결되는 제 1 트랜지스터와,

드레인이 상기 제 1 트랜지스터에 연결되고 소오스는 출력단에 연결되며 게이트에는 전원전압이 인가되는 제 2 트랜지스터와,

상기 활성화 조정부의 상기 인버터의 출력신호가 게이트에 인가되고 드레인은 접지전압단에 연결되는 제 3 트랜지스터와,

드레인이 상기 제 3 트랜지스터의 소오스에 연결되고 소오스는 상기 출력단에 연결되며 게이트에는 전원전압이 인가되는 제 4 트랜지스터와,

상기 전원전압단과 상기 출력단 사이에 연결되며 게이트에는 접지전압이 인가되는 제 5 트랜지스터와,

상기 출력단과 접지단 사이에 시리얼하게 연결되며 각 트랜지스터의 게이트와 소오스가 공통으로 연결되는 제 6, 제 7, 제 8 트랜지스터 및 제 9 트랜지스터와,

상기 출력단의 신호를 안정화시키기 위한 출력전압 안정화부를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 11 항에 있어서, 상기 출력단의 전압은 상기 제 5 트랜지스터의 문턱전압과 상기 제 6, 제 7, 제 8, 제 9 트랜지스터의 문턱전압과의 비로 결정되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 프리챠지 레벨 비교부는

상기 레퍼런스 신호 출력부에서 출력되는 3배 엔모스 문턱전압 레벨의 레퍼런스 신호와 상기 프리챠지 레벨 발생부에서 피드백되는 신호의 레벨을 비교하여 그 결과에 따라 상기 프리챠지 레벨 발생부의 활성화 여부를 결정하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 프리챠지 레벨 비교부는

게이트에는 상기 레퍼런스 신호 출력부의 출력신호가 인가되고 드레인에는 상기 활성화 조정부로부터 제 2 활성화 신호가 인가되는 제 1 트랜지스터와,

게이트에는 상기 프리챠지 레벨 발생부로부터 피드백되는 신호가 인가되고 드레인에는 상기 제 2 활성화 신호가 인가되는 제 2 트랜지스터와,

드레인에는 전원전압이 인가되고 소오스는 상기 제 1 트랜지스터의 소오스와 함께 출력단에 연결되어 게이트 전압에 의해 전원전압을 스위칭하는 제 3 트랜지스터와,

드레인에 전원전압이 인가되고 게이트와 소오스가 서로 연결되며 소오스는 상기 제 2 트랜지스터의 소오스와 연결되는 제 4 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 프리챠지 레벨 발생부는

상기 프리챠지 레벨 비교부의 출력신호를 반전시키는 제 1 인버터와,

상기 제 1 인버터의 출력신호를 반전시키는 제 2 인버터와,

게이트에는 상기 제 1 인버터의 출력신호가 인가되고 드레인은 상기 프리챠지 레벨 비교부의 제 4 트랜지스터의 드레인에 병렬 연결되며 소오스는 상기 제 1 인버터의 입력단에 연결되는 제 1 트랜지스터와,

상기 제 2 인버터의 출력신호에 의해 제어되며 드레인은 전원전압단에 연결되고, 소오스는 상기 프리챠지 레벨 비교부의 제 2 트랜지스터의 게이트에 연결됨과 동시에 출력단에 연결되는 제 2 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 6 항에 있어서, 상기 제 1 프리챠지 컨트롤 신호 출력부는

드레인이 상기 프리챠지 레벨 발생부의 상기 제 2 트랜지스터의 드레인에 연결되고 소오스는 출력단에 연결된 제 1 트랜지스터와,

상기 출력단과 접지단 사이에서 시리얼하게 연결된 4개의 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 5 항에 있어서, 상기 프리챠지 컨트롤 신호 선택출력부는

칩 인에이블 신호를 반전시키는 제 1 인버터와,

상기 제 1 인버터의 출력신호와 셀 블록 선택신호를 논리연산하는 제 1 논리소자와,

상기 제 1 논리 소자의 출력신호를 반전시키는 제 2 인버터와,

상기 제 1 논리소자의 출력신호에 의해 제어되며 드레인에는 상기 제 1 프리챠지 컨트롤 신호 출력부에서 출력되는 제 1 프리챠지 컨트롤 신호가 인가되고 소오스는 출력단에 연결되는 제 1 트랜지스터와,

상기 셀 블록 선택신호와 칩 인에이블 신호 천이 감지 신호를 논리연산하는 제 2 논리소자와,

상기 제 2 논리 소자의 출력신호를 반전시키는 제 3 인버터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 레퍼런스 레벨 발생부는

레퍼런스 비트라인의 신호와 피드백되어 들어오는 신호를 비교하여 증폭하는 제 1 비교 증폭부와,

상기 레퍼런스 비트라인의 신호와 피드백되어 들어오는 신호를 비교하여 증폭하는 제 2 비교 증폭부와,

상기 제 1, 제 2 비교 증폭부의 출력신호를 이용하여 레퍼런스 신호의 레벨을 조정하고 그 출력을 상기 제 1, 제 2 비교 증폭부로 피드백시키는 레퍼런스 출력 조정부와,

상기 레퍼런스 출력 조정부에서 조정된 레퍼런스 신호를 버퍼링하는 레퍼런스 출력 버퍼부와,

제 1 프리챠지 컨트롤 신호와 칩 인에이블 신호 천이 감지 신호를 이용하여 레퍼런스 비트라인의 프리챠지 레벨을 메인 비트라인의 프리챠지 레벨로 조정하기 위한 레퍼런스 출력 프리챠지 조정부를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 18 항에 있어서, 상기 제 1 비교 증폭부의 활성화 여부를 결정하는 제 1 활성화 조정부와, 상기 제 2 비교 증폭부의 활성화 여부를 결정하는 제 2 활성화 조정부가 더 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 18 항에 있어서, 제 1 비교 증폭부는

게이트에 레퍼런스 비트라인의 신호가 인가되고 드레인은 제 1 활성화 조정부와 연결되며 소오스는 제 1 출력단에 연결되는 제 1 트랜지스터와,

드레인은 전원전압단에 연결되고 소오스와 게이트가 서로 연결되며 상기 소오스가 상기 제 1 출력단에 연결되는 제 2 트랜지스터와,

게이트에 피드백 신호가 인가되고 드레인은 상기 제 1 활성화 조정부와 연결되며 소오스는 제 2 출력단에 연결된 제 3 트랜지스터와,

드레인이 상기 제 2 트랜지스터의 드레인에 연결되고 소오스는 상기 제 2 출력단에 연결되며 게이트가 상기 제 2 트랜지스터의 게이트와 연결되는 제 4 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 18 항에 있어서, 상기 제 2 비교 증폭부는

게이트에 레퍼런스 비트라인의 신호가 인가되고 드레인은 제 2 활성화 조정부에 연결되며 소오스는 제 1 출력단에 연결되는 제 1 트랜지스터와,

드레인이 전원전압단에 연결되고 소오스는 상기 제 1 출력단에 연결되는 제 2 트랜지스터와,

드레인이 상기 제 2 활성화 조정부의 소오스에 연결되고 소오스는 제 2 출력단에 연결되며 게이트에는 피드백 신호가 인가되는 제 3 트랜지스터와,

드레인이 상기 제 2 트랜지스터의 드레인에 연결되고 게이트와 소오스가 동시에 상기 제 2 트랜지스터의 게이트와 연결되는 제 4 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 18 항에 있어서, 상기 레퍼런스 출력 조정부는

상기 제 1 비교 증폭부의 제 2 출력단의 신호에 의해 제어되며 드레인이 상기 제 1 비교 증폭부의 제 4 트랜지스터의 드레인에 연결되고 소오스는 상기 제 1 비교 증폭부의 제 3 트랜지스터의 게이트에 연결되는 제 1 트랜지스터와,

게이트에 상기 제 2 비교 증폭부의 제 1 출력단의 신호가 인가되고 드레인은 상기 제 1 비교 증폭부의 제 2 출력단에 연결되며 소오스는 상기 제 1 트랜지스터의 소오스에 연결되는 제 2 트랜지스터와,

드레인이 상기 제 1 트랜지스터의 드레인에 연결되고 소오스는 상기 제 1 비교 증폭부의 제 3 트랜지스터의 게이트에 연결되는 제 3 트랜지스터와,

드레인이 상기 제 3 트랜지스터의 소오스와 연결되고 프리셋 컨트롤 신호에 의해 동작하는 제 4 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 18 항에 있어서, 상기 레퍼런스 출력 버퍼부는

게이트가 상기 제 2 비교 증폭부의 제 1 출력단에 연결되고 드레인은 상기 레퍼런스 출력 조정부의 출력단과 연결되는 제 1 트랜지스터와,

게이트가 상기 제 2 비교 증폭부의 제 2 출력단에 연결되고 드레인은 상기제 1 트랜지스터의 소오스와 연결되는 제 2 트랜지스터와,

게이트에 전원전압이 인가되고 드레인은 상기 제 1 트랜지스터의 드레인에 연결되며 소오스는 상기 제 2 트랜지스터의 소오스에 연결되는 제 3 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 18 항에 있어서, 레퍼런스 출력 프리챠지 조정부는

드레인이 전원전압단에 연결되고 게이트에는 제 1 프리챠지 컨트롤 신호가 인가되는 제 1 트랜지스터와,

드레인이 상기 제 1 트랜지스터의 소오스와 연결되고 게이트에는 프리셋 컨트롤 신호를 반전시키는 제 1 인버터의 출력신호가 인가되는 제 2 트랜지스터와,

드레인이 상기 제 2 트랜지스터의 소오스에 연결되고 게이트에는 CTD신호가 인가되며 소오스는 출력단에 연결되는 제 3 트랜지스터와,

드레인이 접지단에 연결되고 소오스는 상기 출력단에 연결되며 상기 CTD신호를 반전시키는 제 2 인버터의 출력신호가 게이트에 인가되는 제 4 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1, 제 2 레퍼런스 비트라인과, 그 일측에 형성되는 복수의 메인 비트라인과, 각 비트라인과 교차하는 방향으로 형성되는 복수의 제 1, 제 2 스플릿 워드라인쌍을 가지는 셀 어레이부;

상기 셀 어레이부의 하부에 형성되며 홀수번째 메인 비트라인 및 상기 제 1레퍼런스 비트라인중 서로 인접한 비트라인을 이퀄라이징시키는 제 1 이퀄라이저부;

상기 홀수번째 비트라인 및 상기 제 1 레퍼런스 비트라인의 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 제 1 프리챠지 레벨 조정부;

상기 홀수번째 비트라인의 신호를 센싱하여 증폭하는 제 1 센싱앰프부;

상기 제 1 레퍼런스 비트라인의 신호를 받아 증폭한 후 그 결과를 상기 제 1 센싱앰프부의 레퍼런스 신호로 출력하는 제 1 레퍼런스 레벨 발생부;

상기 셀 어레이부의 상부에 형성되며 짝수번째 메인 비트라인 및 상기 제 2 레퍼런스 비트라인중 서로 인접한 비트라인을 이퀄라이징시키는 제 2 이퀄라이저부;

상기 짝수번째 비트라인 및 상기 제 2 레퍼런스 비트라인의 레벨을 제 1 프리챠지 컨트롤 신호와 제 2 프리챠지 컨트롤 신호의 조합에 의해 조정하는 제 2 프리챠지 레벨 조정부;

상기 짝수번째 비트라인의 신호를 센싱하여 증폭하는 제 2 센싱앰프부;

상기 제 2 레퍼런스 비트라인의 신호를 받아 증폭한 후 그 결과를 상기 제 2 센싱앰프부의 레퍼런스 신호로 출력하는 제 2 레퍼런스 레벨 발생부를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 25 항에 있어서,

상기 제 1, 제 2 프리챠지 레벨 조정부는

상기 제 1 프리챠지 컨트롤 신호에 대한 상기 제 2 프리챠지 컨트롤 신호의 전압차를 비트라인의 프리챠지 레벨로 조정하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 25 항에 있어서, 상기 제 1 프리챠지 레벨 조정부는

소오스가 홀수번째 비트라인마다 연결되고 드레인에는 상기 제 2 프리챠지 컨트롤 신호가 인가되며 게이트에는 상기 제 1 프리챠지 컨트롤 신호가 인가되는 앤모스 트랜지스터들로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 25 항에 있어서, 상기 제 2 프리챠지 레벨 조정부는 소오스가 짝수번째 비트라인마다 연결되고 드레인에는 상기 제 2 프리챠지 컨트롤 신호가 인가되며 게이트에는 상기 제 1 프리챠지 컨트롤 신호가 인가되는 앤모스 트랜지스터들로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 25 항에 있어서, 상기 각 비트라인에는 상기 게이트에 인가되는 제 1 프리챠지 컨트롤 신호에서 상기 드레인에 인가되는 제 2 컨트롤 신호를 빼 준만큼의 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.