JP2010532541A5 - - Google Patents

Claims (15)

1. 不揮発性メモリをプログラムする方法であり、
   一組の不揮発性記憶素子の１以上の記憶素子を特定状態にプログラムするために前記一組の不揮発性記憶素子へ１以上のプログラミングパルスを印加すること、
   各プログラミングパルスを印加した後に、前記一組の記憶素子に第１電圧を印加し、前記１以上の記憶素子の夫々のビットライン電圧を第１参照電位と比較することによって、前記特定状態に対応した中間検証レベルへの前記１以上の記憶素子のプログラミングを検証すること、
   各プログラミングパルスを印加した後に、前記一組の記憶素子に第２電圧を印加し、前記１以上の記憶素子の夫々の前記ビットライン電圧を第２参照電位と比較することによって、前記特定状態に対応した最終検証レベルへの前記１以上の記憶素子のプログラミングを検証すること、を含み、
   前記第２参照電位は、前記「中間参照レベルへのプログラミングを検証すること」から生じる、前記１以上の記憶素子の夫々の前記ビットライン電圧の低下を補償することを特徴とする方法。
2. 前記第１電圧は前記第２電圧よりも低く、前記第２参照電位は前記第１参照電位よりも低いことを特徴とする請求項１に記載の方法。
3. 前記第２参照電位は、前記１以上の記憶素子が前記中間検証レベル以上のときに、前記「中間参照レベルへのプログラミングを検証すること」から生じる、前記１以上の記憶素子の夫々の前記ビットライン電圧の低下を補償するレベルで供給されることを特徴とする請求項１又は２に記載の方法。
4. 前記第２参照電位は、前記第１電圧が印加されたときに前記中間検証レベル以上である記憶素子のビットライン放電の電荷量に本質的に等しい分だけ、前記第１参照電位よりも低いことを特徴とする請求項１から３のいずれか１項に記載の方法。
5. 各プログラミングパルスを印加した後であって前記中間検証レベルへのプログラミングを検証する前に、前記１以上の記憶素子と接続している一組のビットラインをプリチャージすること、
   をさらに備え、前記中間検証レベルへのプログラミングを検証することは、
   前記一組のビットラインと前記１以上の記憶素子と接続している一組の選択ゲートを開放すること、
   前記一組の選択ゲートを開放することに続く既定時間の間前記１以上の記憶素子の夫々の前記ビットライン電圧をセンシングすること、を含み、
   前記最終検証レベルへのプログラミングを検証することは、
   前記一組の選択ゲートを開放することに続く異なる既定時間の間前記１以上の記憶素子の夫々の前記ビットライン電圧をセンシングすることを含む、
   ことを特徴とする請求項１から４のいずれか１項に記載の方法。
6. 各プログラミングパルスを印加した後であって前記中間検証レベルへのプログラミングを検証する前に、前記１以上の記憶素子と接続している一組のビットラインをプリチャージすること、をさらに備え、
   前記最終検証レベルへのプログラミングを検証することは、前記中間検証レベルへのプログラミングを検証することの後に前記一組のビットラインをプリチャージすることを含まない、
   ことを特徴とする請求項１から４のいずれか１項に記載の方法。
7. 前記一組の１以上の異なる記憶素子を異なる状態にプログラムするために前記一組へ１以上の付加的なプログラミングパルスを印加すること、
   各付加的なプログラミングパルスを印加した後に、前記異なる状態に対応した異なる最終検証レベルへの前記１以上の記憶素子のプログラミングを検証すること、を含み、
   前記異なる最終検証レベルは、前記特定状態に対する前記最終検証レベルと前記中間検証レベルよりも高い、
   ことを特徴とする請求項１から６のいずれか１項に記載の方法。
8. 不揮発性メモリシステムであり、
   一組の不揮発性記憶素子と、
   前記一組の記憶素子と接続している管理回路とを備え、
   前記管理回路は、
   前記一組の１以上の記憶素子を特定状態にプログラムするために前記一組へ１以上のプログラミングパルスを印加し、
   各プログラミングパルスを印加した後に、前記管理回路は、前記一組の記憶素子に第１電圧を印加し、前記１以上の記憶素子の夫々のビットライン電圧を第１参照電位と比較することによって、前記特定状態に対応した中間検証レベルへの前記１以上の記憶素子のプログラミングを検証し、
   各プログラミングパルスを印加した後に、前記管理回路は、前記一組の記憶素子に第２電圧を印加し、前記１以上の記憶素子の夫々の前記ビットライン電圧を第２参照電位と比較することによって、前記特定状態に対応した最終検証レベルへの前記１以上の記憶素子のプログラミングを検証し、
   前記第２参照電位は、前記「中間参照レベルへのプログラミングを検証すること」から生じる、前記１以上の記憶素子の夫々の前記ビットライン電圧の低下を補償することを特徴とする不揮発性メモリシステム。
9. 前記第１電圧は前記第２電圧よりも低く、前記第２参照電位は前記第１参照電位よりも低いことを特徴とする請求項８に記載の不揮発性メモリシステム。
10. 前記管理回路は、前記１以上の記憶素子が前記中間検証レベル以上のときに、前記「中間参照レベルへのプログラミングを検証すること」から生じる、前記１以上の記憶素子の夫々の前記ビットライン電圧の低下を補償するレベルでの第２参照電位を供給することを特徴とする請求項８又は９に記載の不揮発性メモリシステム。
11. 前記第２参照電位は、前記第１電圧が印加されたときに前記中間検証レベル以上である記憶素子のビットライン放電の電荷量に本質的に等しい分だけ、前記第１参照電位よりも低いことを特徴とする請求項８から１０のいずれか１項に記載の不揮発性メモリシステム。
12. 前記１以上の記憶素子と前記管理回路と接続している一組のビットラインと、
    前記一組のビットラインと前記１以上の記憶素子と接続している一組の選択ゲートと、をさらに備えており、
    前記管理回路は、各プログラミングパルスを印加した後であって前記中間検証レベルへのプログラミングを検証する前に、前記一組のビットラインをプリチャージし、
    前記管理回路は、前記一組の選択ゲートを開放し、前記一組の選択ゲートを開放することに続く既定時間の間前記１以上の記憶素子の夫々の前記ビットライン電圧をセンシングすることによって、前記中間検証レベルへのプログラミングを検証し、
    前記管理回路は、前記一組の選択ゲートを開放することに続く異なる既定時間の間前記１以上の記憶素子の夫々の前記ビットライン電圧をセンシングすることによって、前記最終検証レベルへのプログラミングを検証する、
    ことを特徴とする請求項８から１１のいずれか１項に記載の不揮発性メモリシステム。
13. 前記１以上の記憶素子と接続している一組のビットラインをさらに備えており、
    前記管理回路は、各プログラミングパルスを印加した後であって前記中間検証レベルへのプログラミングを検証する前に、前記一組のビットラインをプリチャージし、
    前記管理回路は、前記最終検証レベルへのプログラミングを検証するために、前記中間検証レベルへのプログラミングを検証した後に前記一組のビットラインをプリチャージしない、
    ことを特徴とする請求項８から１１のいずれか１項に記載の不揮発性メモリシステム。
14. 前記一組の不揮発性記憶素子は、一組のＮＡＮＤフラッシュメモリセルであることを特徴とする請求項８から１３のいずれか１項に記載の不揮発性メモリシステム。
15. 前記中間検証レベルは雑検証電圧であることを特徴とする請求項８から１４のいずれか１項に記載の不揮発性メモリシステム。