JP2000113685A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み動作の効率化を実現した不揮発性記
憶装置を提供する。 【解決手段】 複数のメモリセルへの書き込み動作とし
て、書き込むべきメモリセルに対して上記ワード線とビ
ット線とを単位時間所定の電位に設定して上記電荷の移
動を行わせる単位書き込み動作と、上記単位書き込み動
作後に上記ワード線を特定の選択レベルにして上記メモ
リセルのしきい値電圧が第１のしきい値電圧と第２のし
きい値電圧との間で変化したことを検出する書き込みベ
リファイ動作と、上記書き込むべきメモリセルにおいて
上記しきい値電圧が第１のしきい値電圧と第２のしきい
値電圧との間で全て変化したことを検出して書き込み動
作を終了させるオール判定動作とを含み、書き込み開始
から一定回数の単位書き込み動作及び書き込みベリファ
イ動作が終了した後に、上記オール判定動作を行うよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性記憶装
置に関し、例えば一括消去型不揮発性メモリの書き込み
動作に利用して有効な技術に関するものである。

【０００２】

【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。１９８７年の国際電子デバイス
会議(International ElectronDevice Meeting)において
発表された電気的一括消去型ＥＥＰＲＯＭのメモリセル
は、通常のＥＰＲＯＭのメモリセルとよく似た構造を有
している。すなわち、メモリセルは、２層ゲート構造の
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥ
Ｔ又は単にトランジスタと称する）により構成され、情
報は実質的にしきい値電圧の変化としてトランジスタに
保持される。上記メモリセルへの情報の書き込み動作
は、ＥＰＲＯＭのそれと同様である。

【０００３】

【発明が解決しようとする課題】上記のような不揮発性
のメモリセルの書き込み動作において、図５に示すよう
な書き込み動作がこの発明に先立って検討された。ワー
ド線と同時に選択される複数のビット線との交点に設け
られる複数のメモリセルに書き込みを行うとき、ステッ
プ（１）において、単位時間だけワード線のビット線に
所定の書き込み電圧を印加して、それに見合った電荷量
の移動を行わせる。メモリセルは、それぞれの特性が異
なるものであるので、上記書き込みの後にステップ
（２）によりワード線の電位を変化さへるべきしきい値
電圧に対応した選択レベルにしてメモリ電流が流れるか
否かを書き込みベリファイ動作を行う。そして、ステッ
プ（３）により全てのメモリセルについて、上記しきい
値電圧の変更がなされたかのオール（Ａｌｌ）判定を行
い、まだ上記しきい値電圧に達してないもの（Ｆａｉ
ｌ）があれば、上記ステッフ（１）に戻り、追加の書き
込みを行う。なお、上記ステップ（２）により上記しき
い値電圧に到達したものは、その後の書き込み動作が停
止される。このような書き込み手順によって、特性の異
なるメモリセルに対しても、所望のしきい値電圧に変化
させることができる。

【０００４】本願発明者においては、メモリセルは書き
込み前におけるしきい値電圧が全て一定ではなくある分
布を持つように異なること、及び書き込み特性自体もそ
れぞれが異なることから、複数のメモリセルを同時に書
き込むようにした場合に上記書き込み開始時に直ちに全
てのメモリセルが所望のしきい値電圧に変化することが
ほとんどないことに着目し、上記オール判定動作を一定
期間省略して書き込み動作の効率化を図ることを考え
た。

【０００５】この発明の目的は、書き込み動作の効率化
を実現した不揮発性記憶装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、コントロールゲートとビッ
ト線に接続されたドレイン電位との相対的電位関係にお
いてフローティングゲートと上記ドレイン又は基板との
間で電荷が移動することにより、上記コントロールゲー
トが接続されたワード線の特定の選択レベルにおいて相
対的に電流が流れる第１のしきい値電圧と電流が流れな
い第２のしきい値電圧とのいずれかの記憶状態にされる
複数のメモリセルを備え、上記複数のメモリセルへの書
き込み動作は、書き込むべきメモリセルに対して上記ワ
ード線とビット線とを単位時間所定の電位に設定して上
記電荷の移動を行わせる単位書き込み動作と、上記単位
書き込み動作後に上記ワード線を特定の選択レベルにし
て上記メモリセルのしきい値電圧が第１のしきい値電圧
と第２のしきい値電圧との間で変化したことを検出する
書き込みベリファイ動作と、上記書き込むべきメモリセ
ルにおいて上記しきい値電圧が第１のしきい値電圧と第
２のしきい値電圧との間で全て変化したことを検出して
書き込み動作を終了させるオール判定動作とを含み、書
き込み開始から一定回数の単位書き込み動作及び書き込
みベリファイ動作が終了した後に、上記オール判定動作
を行うようにする。

【０００７】

【発明の実施の形態】図１には、この発明に係る不揮発
性記憶装置における書き込み動作を説明するためのフロ
ーチャート図が示されている。この実施例の書き込み動
作は、全体として４つのステップ（１）〜（４）により
行われる。ステップ（１）では、書き込みバイアス動作
が行われる。つまり、不揮発性メモリセルのコントロー
ルゲートとビット線に接続されたドレインとの間に高電
圧を印加し、上記コントロールゲート下に絶縁膜を挟ん
で設けられたフローティングゲートの蓄積電荷量を変化
させる。

【０００８】上記の書き込み動作でのフローティングゲ
ートにおける電荷の移動は、フローティングゲートに蓄
積される電荷量を増加させる場合と減少させる場合のい
ずれであってもよい。つまり、消去状態が高いしきい値
電圧であるときには、それを低くするようにフローティ
ングゲートの電荷量を引き抜くように作用させる。逆
に、消去状態が低いしきい値電圧であるときには、それ
を高くするようにフローティングゲートに電荷量を注入
させるように作用させる。このようなフローティングゲ
ートへの電荷量を変化させる具体的回路及びその動作に
関しては後に詳細に説明する。

【０００９】上記ステップ（１）での書き込み動作は、
様々な特性を持つメモリセルを全体として高い精度で所
望のしきい値電圧に変化させるようにするため、平均的
な特性を持つメモリセルでみたときには、しきい値電圧
の変化が小さくなるように書き込み量としては小さく設
定される。言い換えるならば、最も書き込み特性が良好
とされるメモリセルにおいても、上記１回の書き込み動
作によって過剰書き込み状態にならないような書き込み
時間に設定される。

【００１０】ステップ（２）ではベリファイ（Ｖｅｒｉ
ｆｙ）動作が実施される。つまり、メモリセルのコント
ロールゲートに、書き込み動作によって変化させるべき
しきい値電圧に対応した電圧レベルに設定し、メモリセ
ルに電流が流れるか否かの判定を行う。つまり、前記の
ように消去状態が高いしきい値電圧であり、書き込み動
作によって低いしきい値電圧にするときには、それに対
応したワード線の選択レベルにより、メモリセルにメモ
リ電流が流れると書き込み状態と判定され、メモリ電流
が流れないと未書き込み状態と判定される。

【００１１】この発明では、書き込み動作の効率化のた
めにステップ（３）が追加されて、上記ステップ（２）
のベリファイ動作回数が判定される。この回数が予め設
定されたＮよりも小さいときには、ステップ（１）に戻
り書き込みバイアスとステップ（２）ベリファイ動作が
実行される。この理由は、メモリセルは書き込み前にお
けるしきい値電圧が全て一定ではなくある一定の分布を
もつように異なること、及び書き込み特性自体もそれぞ
れが異なり、１回の書き込み動作によるしきい値電圧の
変化は、上記のように平均的なメモリセルで見ても異な
るからである。したがって、複数のメモリセルを同時に
書き込むようにした場合、上記書き込み開始時に直ちに
全てのメモリセルが所望のしきい値電圧に変化すること
はほとんどないことから、オール判定動作を一定期間
（回数Ｎ）だけ省略して再度書き込み動作とベリファイ
動作を実行するものである。

【００１２】上記のように複数のメモリセルに対して同
時に書き込む場合、上記ステップ（２）において、書き
込み状態と判定されものは、それ以降の書き込み動作で
はビット線の電位が変化されて上記のような書き込みバ
イアスが印加されない。したがって、仮に上記Ｎ回の書
き込み動作が行われる前に全てのメモリセルが書き込み
状態になったとしても、これらのメモリセルが過剰な書
き込み状態になることはない。

【００１３】上記ステップ（３）のベリファイ回数Ｘが
Ｎを超えてＸ＞Ｎになると、ステップ（４）においてオ
ール（Ａｌｌ）判定が実行される。つまり、全てのメモ
リセルが上記書き込み状態であるか否かの判定が行わ
れ、１つでも未書き込みのものがあれば、上記ステップ
（１）に戻り、ステップ（１）〜（４）により未書き込
みのメモリセルに対する再度の書き込み動作、ベリファ
イ動作及びオール判定が繰り返し実行される。ステップ
（４）のオール判定により全てのメモリセルが夏書き込
み状態とされることにより、書き込み動作が終了とな
る。

【００１４】上記ステップ（４）のオール判定動作は、
メモリセルが消去状態のままでよいものに対応した判定
信号は、書き込みデータにより実質的な判定を行わない
ようにされる。つまり、書き込みデータから上記書き込
み状態と見做されるようなデータがセットされ、全ての
メモリセルが同じ記憶状態であるようにされる。このオ
ール判定動作は、同時に書き込まれるべきメモリセル、
例えば５１２ビット又は１０２４ビット等多数のデータ
が同じであるか否かを判定するものであり、その判定に
は無視できない時間が費やされる。したがって、かかる
オール判定を書き込み開始の初期において、省略するこ
とにより書き込み時間の短縮化、言い換えるならば、書
き込み動作の効率化を図ることができる。

【００１５】図２には、ビット線（又はデータ線）と上
記センスアンプとの関係を説明するための一実施例の回
路図が示されている。この実施例のセンスアンプＳＡ
は、それを中心して両側に延長されるビット線に対応し
た２つメモリブロック（Ｍ）及び書き込み／読み出しに
関連する各回路ブロック（Ａ）ないし（Ｄ）が設けられ
るが、同図にはその内の一方の回路が代表として例示的
に示されており、他方は点線で示したブロックで表して
いる。

【００１６】センスアンプＳＡは、Ｎチャンネル型ＭＯ
ＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯ
Ｓインバータ回路の入力と出力とが交差接続されたＣＭ
ＯＳラッチ回路と、かかるＣＭＯＳラッチ回路に動作電
圧を供給するＰチャンネル型ＭＯＳＦＥＴＱ８とＮチャ
ンネル型ＭＯＳＦＥＴＱ９から構成される。このように
センスアンプＳＡは、差動増幅回路及とラッチ回路の機
能を合わせ持つものであり、センスラッチ回路とも呼ば
れる。これらのＭＯＳＦＥＴＱ８とＱ９は、ワード線の
延長方向に並べられた他のビット線に対して設けられる
センスアンプ（センスラッチ）に対して共通に設けられ
る。

【００１７】上記センスアンプＳＡの一対の入出力ノー
ドのうち、代表として例示的に示されている一方の入出
力ノードには、Ｙゲート（カラムスイッチ）回路（Ｄ）
が設けられる。このＹゲート回路（Ｄ）は、Ｙ選択信号
ＹＧがゲートに供給され、一対の入出力線のうちの一方
の入出力線ＩＯＴと上記一方の入出力ノードとを接続さ
せるＭＯＳＦＥＴＱ７により構成される。上記一方の入
力出力ノードと回路の接地電位との間には、リセット回
路（Ｃ）を構成するリセットＭＯＳＦＥＴＱ６が設けら
れる。このＭＯＳＦＥＴＱ６のゲートには、リセット信
号ＲＳＡＵが供給される。

【００１８】上記センスアンプＳＡの一方の入力出力ノ
ードにゲートが接続され、ドレインが出力線ＥＣＵに接
続され、ソースに回路の接地電位が与えらたＭＯＳＦＥ
ＴＱ５は、書き込み／消去判定回路であり、オール０又
はオール１の判定を行うために用いられる。つまり、セ
ンスアンプＳＡでセンスされた信号がハイレベルなら、
ＭＯＳＦＥＴＱ５がオン状態となり出力線ＥＣＵをロウ
レベルにし、センスアンプＳＡでセンスされた信号がロ
ウレベルなら、ＭＯＳＦＥＴＱ５がオフ状態となり出力
線ＥＣＵをハイレベルのままにする。つまり、他のセン
スアンプに対応して設けらる同様なＭＯＳＦＥＴのドレ
インを上記出力線ＥＣＵに接続して、ワイヤードオア論
理をとり、上記ＭＯＳＦＥＴＱ５に対応した全てのセン
ス出力がロウレベルであるとき、全てのＭＯＳＦＥＴの
オフ状態となって出力線ＥＣＵのハイレベルにより判定
することができる。逆に、上記ＭＯＳＦＥＴＱ５の全て
のオン状態を判定するなら、センスアンプの他方の入出
力ノードに設けられた同様なＭＯＳＦＥＴが全てオフ状
態となることを利用し、それに対応した出力線（ＥＣ
Ｌ）のハイレベルにより判定することができる。

【００１９】回路ブロック（Ａ）には、次の各回路素子
が設けられる。ＭＯＳＦＥＴＱ３は、ビット線と上記セ
ンスアンプＳＡの一方の入出力ノードを接続するスイッ
チ回路を構成し、選択信号ＴＲＵによりスイッチ制御さ
れる。ビット線と電源電圧ＶＣＣとの間には、ＭＯＳＦ
ＥＴＱ２とＱ４とが直列接続され、ＭＯＳＦＥＴＱ４の
ゲートは上記センスアンプＳＡの一方の入出力ノードに
接続される。ＭＯＳＦＥＴＱ２のゲートには、選択信号
ＰＣＵが供給される。ＭＯＳＦＥＴＱ２は、ビット線プ
リチャージ回路を構成し、ＭＯＳＦＥＴＱ４はフィード
バック回路を構成する。そして、ビット線と電源電圧Ｖ
ＣＣとの間には、プリチャージＭＯＳＦＥＴＱ１が設け
られ、そのゲートに与えられた基準電圧に対応して読み
出し時のリファレンス電圧をビット線に与える。この実
施例では、センスアンプＳＡを中心にして、一方のメモ
リブロックの読み出しを行うときには、他方のビット線
に上記リファレンス電圧が与えられる。ビット線と回路
の接地電位との間に設けられたＭＯＳＦＥＴＱ１０は、
ディスチャージＭＯＳＦＥＴである。

【００２０】メモリブロック（Ｍ）は、メモリセルＱｍ
１，Ｑｍ２等がブロック分割され、その共通化されたド
レインは選択ＭＯＳＦＥＴＱＤを介して上記ビット線に
接続され、共通化されたソースは、選択ＭＯＳＦＥＴＱ
Ｓを介して回路の接地線に接続される。上記ＭＯＳＦＥ
ＴＱＤのゲートには、選択信号ＳＴＤＵが供給され、Ｍ
ＯＳＦＥＴＱＳのゲートには、選択信号ＳＴＳＵが供給
される。上記ビット線には、上記のようなメモリブロッ
クが複数設けられ、上記選択信号ＳＴＤＵとＳＴＳＵに
より選択された１つのメモリブロックがビット線に接続
される。

【００２１】書き込みデータは、Ｙゲート回路を介して
センスアンプＳＡに入力される。このとき、センスアン
プＳＡを活性化させるＭＯＳＦＥＴＱ８とＱ９がそれぞ
れ制御信号ＤＰＢとＤＮとによりオン状態にされて活性
化されており、上記Ｙゲート回路を構成するＭＯＳＦＥ
ＴＱ７介して入力された書き込みデータを保持してい
る。上記書き込みデータがロウレベルなら、それを受け
るフィードバックＭＯＳＦＥＴＱ４がオフ状態であるの
でビット線の電位はロウレベルのままにされるが、ハイ
レベルであるとオン状態とされ、上記信号ＰＣＵによっ
てオン状態にされるＭＯＳＦＥＴＱ２を通して電源電圧
ＶＣＣによりチャージアップされる。

【００２２】上記信号ＴＲＵがＶＣＣ以上に高くされ
る。これにより、トランスファＭＯＳＦＥＴＱ３がオン
状態になってビット線の電位を書き込み動作に必要な電
圧４Ｖ程度に高くする。このとき、ワード線が−１３Ｖ
のような電圧にされるので、フローティングゲートとド
レインとの間にドレイン側に向かう高電圧が印加され
て、フローティングゲートからドレインに向かってトン
ネル電流が流れるという書き込み動作が行われる。

【００２３】書き込みベリファイ動作は書き込み動作終
了後、書き込みを行ったメモリセルのしきい値が所望の
値以下になったかどうかを検証する動作である。まず、
メモリ選択ＭＯＳＦＥＴＱＤをオンさせ、信号ＰＣＵを
例えば１Ｖ＋Ｖｔｈｎ（ここで、ＶｔｈｎはＮチャンネ
ル型ＭＯＳＦＥＴＱ２のしきい値電圧である）として、
書き込むメモリブロック側のビット線のプリチャージを
行う。センスアンプＳＡにハイレベルのデータが格納さ
れていると（つまり、メモリセルに書き込みを行おうと
すると）、信号ＰＣＵをハイレベルさせた時、フィード
バックＭＯＳＦＥＴＱ４がオン状態であるためビット線
が例えば１Ｖにプリチャージされる。一方、センスアン
プＳＡにロウレベルのデータが格納されていると（つま
り、メモリセルに書き込みを行わないとすると）、信号
ＰＣＵをハイレベルにしてもフィードバックＭＯＳＦＥ
ＴＱ４がオフ状態のままであるためにビット線は１Ｖに
プリチャージされない。

【００２４】これにより選択ブロック側ビット線は書き
込みデータ（センスアンプ回路に格納されたデータ）に
より選択的に１Ｖにプリチャージされる。同時に書き込
み非選択側のブロックのビット線を例えば０．５Ｖにプ
リチャージする。これは信号ＲＰＣＵに対応したＲＰＣ
Ｄを０．５Ｖ＋Ｖｔｈｎとすることにより行われる。こ
の後、ワード線ＷＬ０Ｕを２Ｖに立ち上げて、メモリ選
択ＭＯＳＦＥＴＱＳををオン状態にする。書き込み動作
終了後、メモリセルのしきい値がワード線電圧２Ｖより
も低くなっているとメモリセルはオンしてビット線の電
荷はメモリセルにより回路の接地電位のようなロウレベ
ルに引き抜かれて、ビット線電位が下がる。しかし、メ
モリセルのしきい値がまだワード線電圧２Ｖよりも高い
場合はメモリセルはオンしないため、ビット線の電荷は
引き抜かれず、ビット線電位は低下しない。

【００２５】上記図２の実施例において、上記センスア
ンプＳＡの右側の入力電圧を受けるＭＯＳＦＥＴＱ５
は、オール“１”の検出回路として設けられる。すなわ
ち、同様な他のセンスアンプの入力に設けられるＭＯＳ
ＦＥＴとワイヤードオア論理が採られ、読み出されたビ
ット線が全てロウレベルのとき、これら全てのＭＯＳＦ
ＥＴがオフ状態になってハイレベルの検出信号を得るこ
とができる。いずれか１つのセンスアンプの入力がハイ
レベルなら、ＭＯＳＦＥＴがオン状態になってロウレベ
ルの検出信号を形成するので、全ＭＯＳＦＥＴがオフ状
態を以て全信号の“１”を検出することができる。すな
わち、同図において、センスアンプの右側のビット線で
はメモリセルからの読み出しが“１”のとき、逆の記憶
状態例えば消去状態であることを表している。

【００２６】メモリセルに書き込みが行われない場合は
センスアンプＳＡにはロウレベルのデータが格納されて
いるため、トランスファＭＯＳＦＥＴＱ３とセンスアン
プＳＡの電源電圧側のＭＯＳＦＥＴＱ８をオンさせても
ビット線は書き込みドレイン電圧にプリチャージされな
いため書き込みが行われない。

【００２７】

【表１】

【００２８】表１には、メモリセルの一実施例のコント
ロールゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電
圧Ｖｓの選択時、非選択時の各電圧（単位ボルトＶ）が
示されている。ＯＰは、オープン（フローティング状
態）を表している。

【００２９】なお、読み出し動作の概略は、次の通りで
ある。メモリの読み出し動作は書き込みベリファイ動作
と同様に、メモリセルによりビット線の電荷をディスチ
ャージすることにより行われる。ただし、読み出し動作
における選択ブロック側のビット線プリチャージは書き
込みベリファイ動作の選択プリチャージではなく、信号
ＲＰＣＵを１Ｖ＋Ｖｔｈｎとしてビット線プリチャージ
ＭＯＳＦＥＴＱ２をオン状態にさせて行う。また、選択
ワード線電圧、つまりメモリセルのゲートは２．５Ｖと
する。メモリセルにバイアスを印加した後のセンスラッ
チ（センスアンプ）回路におけるセンス動作は、書き込
みベリファイ動作と同様である。書き込みが行われてし
きい値が低いビットはロウレベルのデータ、書き込みが
行われていない（消去された）ビットはハイレベルのデ
ータとなる。また、消去動作の概略は、次の通りであ
る。消去動作は選択ワード線電圧を１５Ｖとした後にメ
モリ選択ＭＯＳＦＥＴＱＤとＱＳをオン状態としてメモ
リセルのソース、ドレインを０Ｖにして行う。この消去
動作によりメモリのしきい値は高くなる。

【００３０】図３には、この発明に係るフラッシュメモ
リの一実施例の概略ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上にお
いて形成される。

【００３１】特に制限されないが、この実施例では外部
端子数を削減するためにデータ端子Ｉ／Ｏ０−７を介し
て動作モードを指定するコマンド及びＸ（行）アドレス
信号も取り込まれるようにされる。つまり、入出力バッ
ファ（I/O Buffer）３５を介して入力された入力信号
は、マルチプレクサ（Multiplexer)３７を介してＸアド
レスラッチ（X Address Latch)３８とコマンドラッチ
（Command Latch)３９及びカラムスイッチ（Y Gate) ３
４に振り分けられる。カラムスイッチ３４のメモリアレ
イ側には、後述するようなラッチ機能を有するセンス回
路（Sense&Latch)が含まれる。上記のような入力信号の
振り分けは、制御信号入力回路（Control Signal Inpu
t) ３６に供給される制御信号／ＣＤＥとクロック信号
ＳＣ１とＳＣ２の組み合わせにより指定される。信号／
ＣＥはチップイネーブル信号であり、この信号／ＣＥが
ロウレベルにされることにより、フラッシュメモリの動
作が有効とされる。

【００３２】上記Ｘアドレスラッチ３８に取り込まれた
Ｘアドレス（セクタアドレス）信号は、Ｘデコーダ（X
Decoder)３２，３３に供給され、ここで解読されてメモ
リアレイ３０又は３１の１つのワード線が選択される。
特に制限されないが、この実施例では、メモリアレイ３
０と３１を挟むように上記Ｙゲート３４が中央部に共通
に設けられる。Ｘデコーダ３２と３３は、書込み動作、
消去動作及び読み出し動作のそれぞれにおいて、後述す
るような選択ＭＯＳＦＥＴのゲートに接続されるメイン
ワード線（SiD ）と、記憶トランジスタのコントロール
ゲートに接続されるワード線（Word Line)の電位がそれ
ぞれのモードに応じて区々であることから、それぞれの
動作モードに対応した電圧の選択／非選択レベルを出力
する出力回路を持つものである。これらの動作モードに
必要な電圧は、内部電圧発生回路（Internal Voltage)
４０により形成される。

【００３３】メモリアレイ３０と３１は、ワード線とビ
ット線(Global Bit Line) の交点に記憶トランジスタが
設けられる。特に制限されないが、上記ビット線は、選
択ＭＯＳＦＥＴを介して複数の記憶トランジスタのドレ
インに接続される。同様に、これら１つのブロックを構
成する記憶トランジスタのソースは選択ＭＯＳＦＥＴを
介して共通ソース線（Common Source Line) に接続され
る。

【００３４】メモリアレイ３０と３１は、例えばそれぞ
れがＸ方向に約８Ｋｂ（８キロビット）の記憶容量を持
つようにされる。それ故、ワード線の数は正確には８１
９２本とされる。特に制限されないが、ワード線の欠陥
救済を行うようにするためには、冗長ワード線が更に加
えられる。したがって、ワード線の選択を行うＸアドレ
ス信号は、Ｘ０〜Ｘ８の９ビットから構成される。前記
のようにデータ端子Ｉ／Ｏ０−７からＸアドレス信号を
入力する方式では、かかるアドレス信号Ｘ０〜Ｘ８を取
り込むために２サイクルが費やされる。

【００３５】Ｙ方向には５１２Ｂ（バイト）の記憶容量
を持つようにされる。それ故、ビット線（又はビット
線）の数は、正規アレイとして５１２×８＝４０９６本
が設けられ、前記のうよに冗長アレイに複数本が用意さ
れる。メモリアレイ３０と３１は、それぞれが約４Ｍバ
イト（３２Ｍビット）の記憶容量を持つようにされため
に、全体で約８Ｍ（６４Ｍビット）の記憶容量とされ
る。

【００３６】上記ビット線は、センスアンプ（センスラ
ッチ回路）に接続される。このセンスアンプは、先にも
述べたようにビット線のハイレベルとロウレベルを読み
出してセンスするとともに、それをラッチする機能を合
わせ持つようにされる。このセンスアンプは、レジスタ
としての機能を持つようにされる。特に制限されない
が、センスアンプは、前記説明したように公知のダイナ
ミック型ＲＡＭに用いられるようなＣＭＯＳセンスアン
プと類似の回路が利用される。すなわち、センスアンプ
は、入力と出力とが交差接続された一対のＣＭＯＳイン
バータ回路と、複数からなるＣＭＯＳインバータ回路に
動作電圧と回路の接地電圧を与えるパワースイッチから
構成される。

【００３７】センスアンプは、ライトデータを保持する
レジスタとしても利用される。すなわち、カラムスイッ
チ３４を介してデータ入出力線に接続されて、読み出し
動作のときには、カラムスイッチ３４により選択された
ものが、入出力線とマルチプレクサ３７を介してシリア
ルに入出力バッファ３５に伝えられ、上記データ端子Ｉ
／Ｏ０−７から出力される。書込み動作のときには、デ
ータ端子Ｉ／Ｏ０−７からシリアルに入力された書込み
データが、入出力バッファ３５とマルチプレクサ３７を
通して入出力線に伝えられ、カラムスイッチ３４を通し
て上記ビット線に対応したラッチ回路としてのセンスア
ンプに取り込まれるという第１段階の書き込み動作が外
部から行われる。そして、書き込むべき全てのデータの
取り込みが終了すると、第２段階の書き込み動作とし
て、一斉に対応するビット線に伝えられてメモリセルへ
の実際の書き込みが行われる。

【００３８】カラムスイッチ３４は、アドレスカウンタ
（Y Add.Counter)４１により形成されたアドレス信号を
デコードして形成された選択信号によりセンスアンプの
入出力ノードを入出力線に接続させる。上記選択信号を
形成するＹデコーダは、上記カラムスイッチ３４に含ま
れるものと理解されたい。冗長回路（Redundancy) ４２
は、後述するような機能を持ち、メモリアレイの正規ア
レイの不良ビット線を冗長アレイに設けられた予備ビッ
ト線に切り換えるようにする。上記アドレスカウンタ４
１は、外部端子から供給されたシリアルクロックＳＣ２
を計数して、上記Ｙアドレス信号を発生させる。上記シ
リアルに入力される書込みデータは、上記シリアルクロ
ックＳＣ２に同期して入力され、シリアルに出力される
読み出しデータは、上記シリアルクロックＳＣ２に同期
して出力される。

【００３９】データ端子Ｉ／Ｏ０−７は、データの入力
や出力の他に、前述のように動作モードを指定するコマ
ンド及びＸアドレス信号の入力端子としても利用され
る。Ｉ／Ｏ端子から入力されたコマンドやＸアドレス信
号は、制御信号入力回路３６に含まれる制御論理回路に
より解読されて、かかる制御論理回路により動作に必要
なタイミング信号や電位設定が行われる。

【００４０】この実施例では、ワード線を１セクタとし
た単位での消去、書込み及び読み出しを行うようにした
場合、ＨＤＣ（ハードディスクコントローラ）のような
通常のマスストレージコントローラでの制御が容易にな
り、メモリシステムの構築が簡単となる。そして、ハー
ドディスクメモリ等のようなファイルメモリとの互換性
が採れ、それとの置き換えも容易になるものである。

【００４１】図４には、この発明に係るフラッシュメモ
リの他の一実施例のしきい値電圧分布図が示されてい
る。この実施例では、１つのメモリセルに２ビットの記
憶情報を記憶させるようにする。例えば、消去状態をデ
ータ論理 "００”に対応させ、その中心的なしきい値電
圧をＶｔｈ０とし、以下、順次中心的なしきい値電圧を
上記消去状態を含めたＶｔｈ０〜Ｖｔｈ３のような４通
りとして、データ論理 "０１”、 "１０”及び "１１”
のような２ビットの記憶データを記憶させるようにする
ものである。

【００４２】このようなメモリセルの書き込み動作は、
データ論理 "００”以外のものをベリファイ電圧Ｖ１を
用いてデータ論理 "０１”に対応したしきい値電圧Ｖｔ
ｈ１の分布にするという第１書き込み動作と、上記デー
タ論理 "０１”以外のものをベリファイ電圧Ｖ２を用い
てデータ論理 "１０”に対応したしきい値電圧Ｖｔｈ２
の分布にするという第２書き込み動作と、上記データ論
理 "１１”に対応したものをベリファイ電圧Ｖ３を用い
てデータ論理 "１１”に対応したしきい値電圧Ｖｔｈ３
の分布にするという第３書き込み動作とが行われる。

【００４３】上記第１書き込み動作では、その書き込み
動作において電圧Ｖ２を超えてデータ論理 "０１”に書
き込むべきメモリセルをデータ論理 "１０”に書き込ん
でしまうという過剰書き込み（誤書き込み）を行わない
ように精度の高い書き込み動作が必要になる。このた
め、前記図１のステップ（１）における書き込み量は、
小さな書き込み量に設定する必要がある。したがって、
全メモリセルに対して上記のような第１書き込み動作を
完了させるのに必要な書き込み回数が必然的に多くなっ
てしまい、その都度オール判定を行ったのでは書き込み
時間が長くなってしまうが、この発明の適用により書き
込み時間の短縮化を図ることができる。

【００４４】上記第２書き込み動作においても、その書
き込み動作において電圧Ｖ３を超えてデータ論理 "１
０”に書き込むべきメモリセルをデータ論理 "１１”に
書き込んでしまうという過剰書き込み（誤書き込み）を
行わないように精度の高い書き込み動作が必要になる。
これに対して、上記第３書き込み動作においては、その
書き込み動作においては、ワード線の非選択レベルによ
りメモリセルがオン状態にならなければよい。したがっ
て、第１と第２の書き込み動作では、前記図１のステッ
プ（３）おけるベリファイ回Ｎを比較的小さくし、第３
の書き込み動作では、上記ベリファイ回数Ｎの数を上記
第１と第２の書き込み動作よりも多く設定することによ
り、それぞれの書き込み動作での省略するオール判定の
回数を少なくすることにより書き込み時間の短縮化を図
ることができる。

【００４５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） コントロールゲートとビット線に接続されたド
レイン電位との相対的電位関係においてフローティング
ゲートと上記ドレイン又は基板との間で電荷が移動する
ことにより、上記コントロールゲートが接続されたワー
ド線の特定の選択レベルにおいて相対的に電流が流れる
第１のしきい値電圧と電流が流れない第２のしきい値電
圧とのいずれかの記憶状態にされる複数のメモリセルを
備え、上記複数のメモリセルへの書き込み動作は、書き
込むべきメモリセルに対して上記ワード線とビット線と
を単位時間所定の電位に設定して上記電荷の移動を行わ
せる単位書き込み動作と、上記単位書き込み動作後に上
記ワード線を特定の選択レベルにして上記メモリセルの
しきい値電圧が第１のしきい値電圧と第２のしきい値電
圧との間で変化したことを検出する書き込みベリファイ
動作と、上記書き込むべきメモリセルにおいて上記しき
い値電圧が第１のしきい値電圧と第２のしきい値電圧と
の間で全て変化したことを検出して書き込み動作を終了
させるオール判定動作とを含み、書き込み開始から一定
回数の単位書き込み動作及び書き込みベリファイ動作が
終了した後に上記オール判定動作を行うようにすること
により、書き込み動作の効率化を実現することができる
という効果が得られる。

【００４６】（２） 上記ビット線には書き込むべきデ
ータが記憶されたセンスラッチ回路を備え、上記書き込
みベリファイ動作によって上記メモリセルのしきい値電
圧が第１のしきい値電圧と第２のしきい値電圧との間で
変化したことの検出出力によりラッチ情報が反転させら
れて、その後の上記単位書き込み動作を停止することに
より、簡単な動作制御によってメモリセルのしきい値電
圧を所望の分布内に設定することが可能になるという効
果が得られる。

【００４７】（３） 上記ワード線を選択レベルを１な
いし複数ビットの記憶データに対応した１ないし複数通
りの選択レベルにし、上記メモリセルのきい値電圧を、
上記ワード線の選択レベルに対応した２以上のしきい値
電圧を持つようにすることにより、１つのメモリセルに
対して１ビットないし２ビットのデータ記憶を行わせる
ことができるという効果が得られる。

【００４８】（４） 上記選択レベルを最も高い電圧と
し、上記しきい値電圧をそれ以上に大きく設定する書き
込み動作は、上記オール判定を開始するまでの上記単位
書き込動作及び書き込みベリファイ動作の回数をそれ以
外のものと比較して多い数に設定することにより、メモ
リセルに２ビット以上の記憶データを記憶させるときの
書き込み時間の一層の効率化を図ることができるという
効果が得られる。

【００４９】（５） 上記選択レベルが最も低い電圧で
あり、上記しきい値電圧をそれ以下に小さく設定する書
き込み動作は、上記オール判定を開始するまでの上記単
位書き込動作及び書き込みベリファイ動作の回数をそれ
以外のものと比較して多い数に設定することにより、メ
モリセルに２ビット以上の記憶データを記憶させるとき
の書き込み時間の一層の効率化を図ることができるとい
う効果が得られる。

【００５０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リセルの消去状態を最もしきい値電圧の分布を小さい状
態とし、書き込みによりメモリセルのしきい値電圧を大
きくするようにするものであってもよい。メモリセルは
前記のような一括消去型不揮発性メモリの他、ＭＮＯＳ
トランジスタ等のように他の方法により電気的に消去さ
れるもの、あるいは紫外線照射により消去させる種々の
不揮発性メモリに広く利用することができる。つまり、
前記のようにワード線の選択レベルにより相対的に電流
が流れる第１のしきい値電圧と電流が流れない第２のし
きい値電圧とのいずれかの記憶憶状態にされる不揮発性
記憶装置の書き込み制御に広く利用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コントロールゲートとビッ
ト線に接続されたドレイン電位との相対的電位関係にお
いてフローティングゲートと上記ドレイン又は基板との
間で電荷が移動することにより、上記コントロールゲー
トが接続されたワード線の特定の選択レベルにおいて相
対的に電流が流れる第１のしきい値電圧と電流が流れな
い第２のしきい値電圧とのいずれかの記憶状態にされる
複数のメモリセルを備え、上記複数のメモリセルへの書
き込み動作は、書き込むべきメモリセルに対して上記ワ
ード線とビット線とを単位時間所定の電位に設定して上
記電荷の移動を行わせる単位書き込み動作と、上記単位
書き込み動作後に上記ワード線を特定の選択レベルにし
て上記メモリセルのしきい値電圧が第１のしきい値電圧
と第２のしきい値電圧との間で変化したことを検出する
書き込みベリファイ動作と、上記書き込むべきメモリセ
ルにおいて上記しきい値電圧が第１のしきい値電圧と第
２のしきい値電圧との間で全て変化したことを検出して
書き込み動作を終了させるオール判定動作とを含み、書
き込み開始から一定回数の単位書き込み動作及び書き込
みベリファイ動作が終了した後に上記オール判定動作を
行うようにすることにより、書き込み動作の効率化を実
現することができる。

【図面の簡単な説明】

【図１】この発明に係る不揮発性記憶装置における書き
込み動作を説明するためのフローチャート図である。

【図２】この発明に係る不揮発性記憶装置のビット線と
上記センスアンプとの関係を説明するための一実施例を
示す回路図である。

【図３】この発明に係るフラッシュメモリの一実施例を
示す概略ブロック図である。

【図４】この発明に係るフラッシュメモリの他の一実施
例を示すしきい値電圧分布図である。

【図５】この発明に先立って検討された書き込み動作の
フローチャート図である。

【符号の説明】

Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、Ｑｍ１，Ｑｍ２…メモリ
セル、ＳＡ…センスアンプ（センスラッチ回路） ３０，３１…メモリアレイ、３２，３３…Ｘデコーダ、
３４…カラムスイッチ（センス＆ラッチ）、３５…入出
力バッファ、３６…コントロール信号入力回路、３７…
マルチプレクサ、３８…Ｘアドレスラッチ回路、３９…
コマンドラッチ回路、４０…電圧発生回路、４１…Ｙア
ドレスカウンタ、４２…冗長回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のワード線及び複数のビット線との
   交点に設けられ、それが接続されたワード線の特定の選
   択レベルにおいて相対的に電流が流れる第１のしきい値
   電圧と電流が流れない第２のしきい値電圧とのいずれか
   の記憶状態にされる複数のメモリセルが設けられたメモ
   リアレイを含み、 上記メモリセルのそれぞれは、上記ワード線に接続され
   たコントロールゲートと、かかるコントロールゲートの
   下層に設けらたフローティングゲートとを備え、上記コ
   ントロールゲートと上記ビット線に接続されたドレイン
   電位との相対的電位関係において上記フローティングゲ
   ートと上記ドレイン又は基板との間で電荷が移動するこ
   とにより上記第１のしきい値電圧か第２のしきい値電圧
   に変化させられるものであり、 上記ワード線が特定の選択レベルにされるときの複数の
   メモリセルへの書き込み動作は、 書き込むべきメモリセルに対して上記ワード線とビット
   線とを単位時間所定の電位に設定して上記電荷の移動を
   行わせる単位書き込み動作と、 上記単位書き込み動作後に上記ワード線を特定の選択レ
   ベルにして上記メモリセルのしきい値電圧が第１のしき
   い値電圧と第２のしきい値電圧との間で変化したことを
   検出する書き込みベリファイ動作と、 上記書き込むべきメモリセルにおいて上記しきい値電圧
   が第１のしきい値電圧と第２のしきい値電圧との間で全
   て変化したことを検出して書き込み動作を終了させるオ
   ール判定動作とを含み、 書き込み開始から一定回数の単位書き込み動作及び書き
   込みベリファイ動作が終了した後に、上記オール判定動
   作を行うようにしたことを特徴とする不揮発性記憶装
   置。
2. 【請求項２】 請求項１において、 上記ビット線には書き込むべきデータが記憶されたセン
   スラッチ回路を備え、 上記センスラッチ回路は、上記書き込みベリファイ動作
   によって上記メモリセルのしきい値電圧が第１のしきい
   値電圧と第２のしきい値電圧との間で変化したことの検
   出出力によりラッチ情報が反転させられて、その後の上
   記単位書き込み動作が停止されるものであることを特徴
   とする不揮発性記憶装置。
3. 【請求項３】 請求項２において、 上記ワード線の選択レベルは、１ないし複数ビットの記
   憶データに対応した１ないし複数通りの選択レベルにさ
   れるものであり、 上記メモリセルのきい値電圧は、上記ワード線の選択レ
   ベルに対応した２以上のしきい値電圧を持つものである
   ことを特徴とする不揮発性記憶装置。
4. 【請求項４】 請求項３において、 上記選択レベルが最も高い電圧であり、上記しきい値電
   圧をそれ以上に大きく設定する書き込み動作は、上記オ
   ール判定を開始するまでの上記単位書き込動作及び書き
   込みベリファイ動作の回数がそれ以外のものと比較して
   多い数に設定されるものであることを特徴とする不揮発
   性記憶装置。
5. 【請求項５】 請求項３において、 上記選択レベルが最も低い電圧であり、上記しきい値電
   圧をそれ以下に小さく設定する書き込み動作は、上記オ
   ール判定を開始するまでの上記単位書き込動作及び書き
   込みベリファイ動作の回数がそれ以外のものと比較して
   多い数に設定されるものであることを特徴とする不揮発
   性記憶装置。