KR0155619B1 - 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로 - Google Patents

다비트 반도체 메모리 소자의 컨트롤 신호 발생회로 Download PDF

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Abstract

본 발명은 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로에 있어서, 반도체 메모리 소자내에서 일정한 펄스 폭의 컨트롤 신호를 발생하는 컨트롤 신호발생부에 공급전원 변동 보상회로를 부가 설치하여 공급전원의 변동 특히 높은 전압이 인가될 때, 이 공급전원 변동 보상회로에서 이를 검출하여 보상할 수 있도록 컨트롤 신호 발생회로내의 펄스 폭을 결정하는 동작부에 연결되어, 공급전원(Vcc)의 변동을 검출하는 검출부와, 검출부에서 신호를 인가받아 공급전원(Vcc)의 전압값이 높을 경우, 동작부에서 결정된 펄스 폭을 유지 또는 늘여주는 적어도 하나 이상의 보상부를 구비하여 이루어진 공급전원 변동 보상회로가 부가설치한 것이다.

Description

다비트 반도체 메모리 소자의 컨트롤 신호 발생회로
제1도는 종래의 구조 및 동작을 설명하기 위해 도시한 블럭도 및 블럭회로도.
제2도는 종래 컨트롤 신호 발생회로의 신호동작 특성을 도시한 타이밍 다이아그램.
제3도는 본 발명의 구조 및 동작을 설명하기 위해 도시한 블럭도 및 블럭회로도.
제4도는 본 발명의 컨트롤 신호 발생회로의 신호동작 특성을 도시한 타이밍 다이아그램.
본 발명은 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로에 관한 것으로, 특히 다비트(8비트 또는 16비트) 반도체 메모리 소자에 있어서, 컨트롤신호발생부에 부가설치하여 공급전원(Vcc)가 여분이내에서 적정치보다 높은 값으로 인가될 때, 이를 감지한 후, 보상하여 컨트롤신호가 원하는 형태로 발생될 수 있도록 함에 적합하도록 한 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로에 관한 것이다.
반도체 메모리 소자에는 센스증폭기 구동신호 발생부, 워드라인 구동신호 및 데이타 출력 컨트롤부 등 여러 컨트롤 신호발생부가 있다.
본 명세서에서는 이 중 출력 인에이블 신호를 발생하는 데이타 출력 컨트롤부를 예로 들어 내용을 기술하고자 한다.
종래의 데이타 출력 컨트롤부는 제1도의 (a)와 같이, 외부에서 어드레스를 입력받아 어드레스 천이를 검출하는 어드레스 버퍼부에서 어드레스 천이 검출신호(Address transition detection : 이하 ATD라 한다.)를 인가받는 컨트롤부에서 컨트롤신호를 인가 받아, 데이타 출력 버퍼부에 하위비트들을 인에이블하는 신호(output enable lower : 이하 OEL이라 한다.)과 상위비트들을 인에이블하는 신호(output enable upper : 이하 OEU라 한다.)를 인가한다. 따라서, 이러한 컨트롤 신호에 의해 데이타 출력 버퍼부는 외부로 데이타를 출력하게 된다.
제1도의 (b)는 종래 데이타 출력 컨트롤부의 내부 동작을 설명하기 위한 블럭회로도로서, 일정폭을 가지는 컨트롤 신호가 인가되면, 두개의 경로를 지나 하위비트와 상위비트의 신호 출력을 인에이블하는 신호를 각각 출력하도록 구성되어 있다. 신호 OEL 발생경로는 2개의 반전소자(INV1,INV2)가 형성되어 있고, 신호 OEU 발생경로는 하나의 노아소자(NOR1)와 1개의 반전소자(INV5)가 형성되어 있다. 이때, 컨트롤부로부터 인가된 컨트롤신호와, 인가된 컨트롤신호가 하나의 반전소자(INV3)와 하나의 저항(R1)-캐패시터(C1) 지연부와 하나의 반전소자(INV4)를 거친 신호가 노아소자(NOR1)에 입력된다.
제2도의 (a), (b)는 종래의 데이타 출력 컨트롤부의 입력 및 출력 신호의 타이밍 다이아그램으로, 일정 폭을 가지는 컨트롤 신호가 입력되면 제2도의 (a)와 같이, 입력신호인 컨트롤 신호와 동일한 펄스 폭을 가지는 신호 OEL과, 입력신호인 컨트롤 신호보다 인에이블 시간이 소정시간(t1)만큼 긴 펄스 폭의 신호 OEU가 발생된다. 이때, 소정시간(t1)만큼 신호 OEU가 신호 OEL보다 인에이블 동작이 지속되는 것은 신호 OEU발생경로상에 형성된 저항(R1)-캐패시터(C1)지연부에 의한 것이다.
이와 같이, 신호 OEL과 신호OEU의 펄스 폭을 다르게 발생시키는 이유는 다비트(예를 들어, 8비트, 16비트)반도체 소자에 있어서, 출력이 비트수에 해당되는 개수(8개, 16개)만큼의 출력이 한번에 출력되면, 높은 피크 전류(peak current)가 발생되어 불량을 야기시킬 수 있으므로, 이를 방지하기 위하여 상위비트와 하위비트로 나누어 출력시키는 것이다.
그러나, 공급전원(Vcc)의 전압이 예를 들어 5V이면, 실제 소자에 인가되는 공급전원(Vcc)은 소자의 동작특성이 변하지 않는 범위내, 예를 들어 3V 내지 7V 사이의 전압이 공급된다.
그런데, 특정전압치(예를 들어, 5V)를 경계로 하여 다른 신호동작특성을 보인다. 즉, 낮은전압영역에서는 제2도의 (a)와 같이 신호동작특성을 보이나, 높은전압영역에서는 제2도의 (b)와 같이, 신호 OEL은 낮은전압영역의 신호동작과 같지만, 신호 OEU는 펄스 폭이 낮은전압영역에서보다 좁아져 신호 OEL의 펄스 폭과 거의 같게 동작되어 상위 비트와 하위 비트의 출력이 같이 출력되도록하여 피크 전류가 높아지게 되어 불량을 유발시키게 된다. 이는 신호 OEU발생부에서 지연부가 저항과 캐패시터를 이용하기 때문에 지연부에서 신호를 지연하는 시간(t2)는 낮은전압영역에서 지연부가 지연하는 시간보다(t1)보다 짧게 된다. 특히, 낮은 온도하에서 높은 전압이 인가되면, 이러한 현상은 더욱 커진다.
그래서 본 발명의 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로는 반도체 메모리 소자내에서 일정한 펄스 폭의 컨트롤 신호를 발생하는 컨트롤신호발생부에 공급전원 변동 보상회로를 부가 설치하여 공급전원의 변동 특히 높은 전압이 인가될 때, 이 공급전원 변동 보상회로에서 이를 검출하여 보상할 수 있도록 컨트롤 신호 발생회로내의 펄스 폭을 결정하는 동작부에 연결되어, 공급전원(Vcc)의 변동을 검출하는 검출부와, 검출부에서 신호를 인가받아 공급전원(Vcc)의 전압값이 높을 경우, 동작부에서 결정된 펄스 폭을 유지 또는 늘여주는 적어도 하나 이상의 보상부를 구비하여 이루어진 공급전원 변동 보상회로가 부가설치한 것이다.
제3도의 (a)는 데이타 출력 컨트롤부를 예로 들어 본 발명의 반도체 메모리 소자의 컨트롤 신호 발생회로의 동작을 설명하기 위해 예시한 블럭도로서, 제1도에서 설명한 바와 같이, 외부에서 어드레스를 입력받아 어드레스 천이를 검출하는 어드레스 버퍼부에서 신호 ATD를 인가받는 컨트롤부에서 컨트롤신호를 인가받아, 데이타 출력 버퍼부에 하위비트들을 인에이블하는 신호(OEL)과 상위비트들을 인에이블하는 신호(OEU)를 인가한다. 따라서, 이러한 컨트롤 신호에 의해 데이타 출력 버퍼부는 외부로 데이타를 출력하게 된다. 이때, 데이타 출력 컨트롤부에 공급전원(Vcc)의 변동을 검출하여 보상하는 공급전압 변동 보상회로를 부가하여, 높은 전압영역의 공급전압이 인가될 때, 낮은전압영역에서의 동작과 유사한 동작이 되도록 한다. 데이타 출력 컨트롤부에서는 신호 OEL과 신호OEU를 발생시키는데, 신호 OEU발생경로에 연결되어 신호 OEU가 높은전압영역의 공급전원에 연결될 때, 펄스 폭을 신호 OEL의 펄스 폭보다 넓혀준다.
제3도의 (b)는 본 발명의 반도체 메모리 소자의 컨트롤 신호 발생회로의 실시예인 데이타 출력 컨트롤부의 동작 및 구성을 설명하기 위해 도시한 블럭회로도이다.
제3도의 (b)와 같이, 일정폭을 가지는 컨트롤 신호가 인가되면, 두개의 경로를 지나 하위비트와 상위비트의 신호 출력을 인에이블하는 신호를 각각 출력하도록 구성되어 있다. 신호 OEL 발생경로는 2개의 반전소자(INV11,INV12)가 형성되어 있고, 신호 OEU 발생경로는 하나의 노아소자(NOR11)와 1개의 반전소자(INV15)가 형성되어 있다. 이때, 컨트롤부로부터 인가된 컨트롤신호와, 인가된 컨트롤신호가 하나의 반전소자(INV13)와 하나의 저항(R11)-캐패시터(C11) 지연부와 하나의 반전소자(INV14)를 거친 신호가 노아소자(NOR11)에 입력된다. 이때, 공급전원(Vcc)와 접지전원(Vss)사이에 6개의 엔모스 트랜지스터가 다이오드 연결되어 구성된 검출부(10)와, 검출부(10)를 구성하는 제3 엔모스 트랜지스터와 제4 엔모스 트랜지스터의 연결점으로부터 게이트 구동신호가 인가되고, 소오스단은 캐패시터(C12)를 거쳐 접지전원(Vss)에 연결되고, 드레인단은 신호 OEU발생경로상의 반전소자(INV14)와 노아소자(NOR11)사이에 연결된 엔모스 트랜지스터(MN11)와, 검출부의 제5 엔모스 트랜지스터와 제6 엔모스 트랜지스터사이의 연결점으로부터 게이트 구동신호가 인가되고, 소오스단은 캐패시터(C13)를 거쳐 접지전원(Vss)에 연결되고, 드레인단은 신호 OEU발생경로상의 노아소자(NOR11)와 반전소자(INV15)사이에 연결된 엔모스 트랜지스터(MN12)가 있다.
이런 하나의 엔모스 트랜지스터와 캐패시터로 이루어진 부위는 높은전압영역의 공급전원이 인가될 때, 전압값에 의해 순차적으로 동작되어 신호 OEU의 펄스 폭을 늘여주는 기능을 수행한다.
제4도는 본 발명의 반도체 메모리 소자의 컨트롤 신호 발생회로의 신호동작을 설명하기 위해 도시한 타이밍 다이아그램으로, 제4도의 (a)는 낮은전압영역에서의 신호특성으로 제2도의 (a)에서 예시한 종래의 반도체 메모리 소자의 컨트롤 신호 발생회로의 신호동작과 동일하게 신호 OEU가 신호 OEL보다 t3시간 만큼 길게 인에이블되며, 이때 t3는 종래의 t1과 같은시간이다. 이는 공급전원(Vcc) 변동 보상회로가 부가되었지만, 낮은 전압영역에서는 동작되지 않기 때문이다.
제4도의 (b)는 높은 전압 영역에서의 신호특성으로, 제3도의 (b)의 검출부(10)에 인가되는 공급전압이 높아지면, 각 모스 트랜지스터사이의 연결점에 걸리는 전압도 높아져, 엔모스 트랜지스터(MN11)의 게이트가 턴온되고, 전압이 더 높아지면, 엔모스 트랜지스터(MN12)의 게이트도 턴온되어 동작되어, 높은전압과 낮은 온도등의 조건하에서 펄스 폭이 감소된 신호 OEU가 보상부에 의해 펄스 폭이 보상되어 낮은전압영역에서의 신호 OEL과 신호 OEU의 인에이블시간차보다 같거나 더 긴 시간 t4만큼의 넓은 펄스폭신호가 발생된다. 높은 전압하에서는 특히 노이즈가 생기기 쉬우므로 펄스 폭이 더 증가되면 더 좋은 동작특성이 된다.
이와 같은 다비트 반도체 소자의 컨트롤 신호 발생회로는 본 명세서에서 주로 설명한 데이타 출력 컨트롤부 외에 워드라인 구동신호 발생회로나, 센스증폭기 구동신호 발생회로등에 적용될 수 있다.
본 발명의 반도체 메모리 소자의 컨트롤 신호 발생회로는 메모리의 다비트(8비트는 한번에 8개 출력이 나옴, 16비트는 한번에 16개의 출력이 나옴)모드에서 읽기 동작시 발생하는 피크전류를 줄이거나, 센스증폭기등에 적용되어 각 비트들의 사용되어지는 시간차를 두고, 동작시켜 회로에 높은 전압영역의 공급전원(Vcc)가 인가되어도 정상적으로 소자를 구동시킬 수 있는 컨트롤 신호를 발생시켜 소자의 동작특성을 향상시킨 것을 특징으로 한다.

Claims (5)

  1. 반도체 메모리 소자내의 일 동작부를 일정시간동안 구동 및 인에이블하도록 소정 펄스 폭을 가지는 컨트롤 신호를 발생하는 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로에 있어서, 상기 컨트롤 신호 발생회로내의 펄스 폭을 결정하는 동작부에 연결되어, 공급전원(Vcc)의 변동을 검출하는 검출부와, 상기 검출부에서 신호를 인가받아 상기 공급전원(Vcc)의 전압값이 높을 경우, 상기 동작부에서 결정된 펄스 폭을 유지 또는 늘여주는 적어도 하나 이상의 보상부를 구비하는 공급전원 변동 보상회로가 부가설치된 것을 특징으로 하는 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로.
  2. 제1항에 있어서, 상기 검출부는 복수개의 엔모스 트랜지스터로 구성된 회로인 것을 특징으로 하는 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로.
  3. 제2항에 있어서, 상기 검출부는 공급전원(Vcc)와 접지전원(Vss)사이에 상기 복수개의 엔모스 트랜지스터가 다이오드 연결되어 구성된 회로인 것이 특징인 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로.
  4. 제1항에 있어서, 상기 보상부는 상기 동작부에 드레인단이 연결되고, 접지전원(Vss)에 소오스단이 연결되고, 상기 검출부로부터 게이트 구동신호를 인가받아 동작되는 하나의 엔모스 트랜지스터와, 상기 엔모스 트랜지스터의 소오스단과 접지전원(Vss)사이에 형성된 하나의 캐패시터를 구비한 회로인 것이 특징인 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로.
  5. 제4항에 있어서, 상기 보상부의 엔모스 트랜지스터는 상기 검출부를 구성하는 일 엔모스 트랜지스터와 이웃한 엔모스 트랜지스터를 연결하는 접속점으로부터 게이트 구동신호로 하는 것이 특징인 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로.
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