KR0160531B1 - 반도체 메모리 소자 및 상기 반도체 메모리 소자의 동작을 제어하는 방법 - Google Patents
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Abstract
제1 및 제2주 데이터 증폭기(27, 28)를 구비하여 다수의 판독 버스쌍(23, 24)을 전기적으로 충전하는 반도체 메모리 소자에서, 선충전 제어 회로(26)는 제1 및 제2주 데이터 증폭기 각각이 차신호를 생성하는 경우를 제외한 소정의 버스트 기간중에 판독 버스쌍중 선택된 쌍이 전기적으로 충전되도록 제1 및 제2주 데이터 증폭기의 동작을 제어한다. 각각의 판독 버스쌍이 판독 버스 전위차를 가질 경우, 제1 및 제2주 데이터 증폭기 각각은 차신호를 생성하고 상기 차신호에 따라 각각의 판독 버스쌍을 전기적으로 충전한다. 판독 버스 전위차는 각각의 비트 라인쌍에서 생성되는 비트 라인 전위차에 의존하여 생성된다.
Description
제1도는 종래의 반도체 메모리 소자의 블럭도.
제2도는 제1도의 종래의 반도체 메모리 소자에 포함된 선충전 회로의 블럭도.
제3도는 제1도의 종래의 반도체 메모리 소자의 동작을 설명하는 도면.
제4도는 본 발명의 제1실시예에 따른 반도체 메모리 소자의 블럭도.
제5도는 제4도의 반도체 메모리 소자에 포함된 선충전 회로의 블럭도.
제6도는 제4도에 도시된 반도체 메모리 소자의 동작을 설명하는 도면.
제7도는 본 발명의 제2실시예에 따른 반도체 메모리 소자의 블럭도.
제8도는 제7도의 반도체 메모리 소자에 포함된 선충전 회로의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
11 : 명령 디코더 12 : 펄스 발생 회로
13 : 버스트 카운터 14 : 열 디코더
16 : 반도체 어레이 21 : 감지 증폭기
26 : 선충전 제어 회로
본 발명은 동기 다이내믹 랜덤 액세스 메모리(dynamic random access memory: DRAM)와 같은 반도체 메모리 소자에 관한 것으로서, 특히 메모리 셀로부터 데이터가 판독되는 데이터 판독 경로의 상태를 조절하는 것에 관한 것이다.
최근에 마이크로 처리 유닛(micro processing unit: MPU)이 개발됨에 따라, 반도체 메모리 소자의 고속화에 대한 요구가 강해지고 있다. 그에 대한 한가지 해결책으로서, 외부 소스로부터 공급된 외부 클럭에 동기되어 동작될 수 있는 동기 DRAM 이 제안되었다.
이하에서 도면을 참조하여 상세히 설명되는 식으로, 종래의 동기 DRAM 은 기간 결정 장치, 다수의 메모리 셀, 다수의 워드 라인(word line), 다수의 비트 라인쌍, 제1처리 장치, 다수의 판독 버스쌍(read bus pairs) 및, 제2처리 장치를 포함한다. 기간 결정 장치는 버스트 기간(burst period)을 결정하기 위한 것이다. 워드 라인은 메모리 셀에 접속된다. 비트 라인쌍은 메모리 셀에 접속된다. 비트 라인쌍 각각은 서로간에 비트 라인 전위차를 갖는 두개의 비트 라인을 포함한다. 제1처리 장치는 비트 라인쌍에 접속되고 비트 라인 전위차를 제1차신호(a first difference signal)로 처리한다. 판독 버스쌍은 제1처리 장치에 접속되고 제1차신호를 공급받는다. 판독 버스쌍 각각은 서로간에 판독 버스 전위차를 갖는 두개의 판독 버스를 포함한다. 제2처리 장치는 판독 버스쌍에 접속되고 판독 버스 전위차를 제2차신호로 처리한다.
또한, 종래의 동기 DRAM 은, 이 분야 기술에서 공지되어 있듯이, 필요에 따라 판독 버스쌍 각각을 선충전하는 선충전 동작을 수행하는 선충전 회로(precharge circuit)를 포함한다. 선충전 동작에서, 판독 버스쌍 각각은, 사이클 시간을 갖는 한 사이클마다, 전기적으로 충전되고, 증폭되며, 방전된다. 이것은 판독 버스쌍 각각에 대해 큰 충방전 전류 소모를 초래한다. 이 분야 기술에서 공지되어 있듯이, 특히 사이클 시간이 단축될 경우, 충방전 전류는 전원 공급 라인 및 접지 라인 상에 잡음을 발생시킨다.
또다른 종래 기술의 예는 Japanese Patent Prepublication(Kokai or Publication of Unexamined Patent Application), 제 294991/1990호에 개시되어 있다. 종래 기술의 예에서는, 데이터 판독 경로들중 선택된 경로들이 소정의 기간동안 연속적으로 전기적으로 충전된다. 그러나, 이 분야 기술에서 공지되어 있듯이, 데이타 판독 경로들이 직류 전류 경로를 통해 접지 라인에 접속된 경우에 종래 기술의 예를 적용하는 것은 불가능하다.
[발명의 개요]
본 발명의 목적은 판독 버스쌍의 선충전 동작을 수행할 때 충방전 전류가 감소되는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 또다른 목적은 전원 공급 라인 및 접지 라인상에서 잡음이 억제되는, 전술된 형태의 반도체 메모리 소자를 제공하는 것이다.
본 발명의 그 이외의 목적들은 설명이 계속됨에 따라 명백해질 것이다.
본 발명의 한 측면에 따라, 버스트 기간을 결정하는 기간 결정 수단, 다수의 메모리 셀, 상기 메모리 셀에 접속된 다수의 워드 라인 및, 상기 메모리 셀에 접속된 다수의 비트 라인쌍을 포함하는 반도체 메모리 소자가 제공된다. 상기 비트 라인쌍 각각은 서로간에 비트 라인 전위차를 갖는 두개의 비트 라인을 포함한다. 또한 상기 반도체 메모리 소자는 상기 비트 라인쌍에 접속되어 비트 라인 전위차를 제1차신호(a first difference signal)로 처리하는 제1처리 수단 및, 상기 제1처리 수단에 접속되어 상기 제1차신호를 공급받는 다수의 판독 버스쌍(read bus pairs)을 포함한다. 상기 판독 버스쌍 각각은 상기 제1차신호에 의존하는 판독 버스 전위차를 서로간에 갖는 두개의 판독 버스를 포함한다. 또한 상기 반도체 메모리 소자는, 상기 판독 버스쌍에 접속되어 상기 판독 버스 전위차를 제2차신호로 처리하여 상기 제2차신호에 따라 판독 버스쌍을 전기적으로 충전하는 제2처리 수단 및, 상기 기간 결정 수단과 상기 제2처리 수단에 접속되어 상기 제2처리 수단이 제2차신호를 생성하는 경우를 제외한 버스트 기간중에 판독 버스쌍중 선택된 쌍이 전기적으로 충전되도록 제2처리 수단의 동작을 제어하는 제어 수단을 포함한다.
본 발명의 또다른 측면에 따라, 버스트 기간을 결정하는 기간 결정 수단, 다수의 메모리 셀, 상기 메모리 셀에 접속된 다수의 워드 라인 및, 상기 메모리 셀에 접속된 다수의 비트 라인쌍을 포함하는 반도체 메모리 소자의 동작을 제어하는 방법이 제공된다. 비트 라인쌍 각각은 서로간에 비트 라인 전위차를 갖는 두개의 비트 라인을 포함한다. 또한 상기 반도체 메모리 소자는, 비트 라인쌍에 접속되어 비트 라인 전위차를 제1차신호로 처리하는 제1처리 수단 및, 제1처리 수단에 접속되어 상기 제1차신호를 공급받는 다수의 판독 버스쌍을 포함한다. 상기 판독 버스쌍 각각은, 제1차신호에 의존하는 판독 버스 전위차를 서로간에 갖는 두개의 판독 버스를 포함한다. 상기 방법은 판독 버스 전위차를 제2차신호로 처리하여 제2차신호에 따라 판독 버스쌍을 전기적으로 충전하는 단계 및, 상기 판독 버스 전위차가 상기 제2차신호로 처리되는 경우를 제외한 버스트 기간중에 상기 판독 버스쌍중 선택된 쌍을 전기적으로 충전시키는 단계를 포함한다.
[양호한 실시예의 설명]
제1도를 참조하여, 본 발명의 이해를 돕기 위해 종래의 반도체 메모리 소자가 먼저 설명될 것이다. 종래의 반도체 메모리 소자는 동기 DRAM 이다. 다음에 설명될 방법에서, 종래의 반도체 메모리 소자는 명령 디코더(11), 펄스 발생 회로(12), 버스트 카운터(burst counter; 13), 열 디코더 (14) 및, 행 디코더(15)를 포함한다. 명령 디코더(11)에는, 클럭 입력 단자(CLK)를 통해 외부 클럭이, 행 번지 입력 단자(RAS)를 통해 행 번지 스트로브 신호(strobe signal)가, 열 번지 입력 단자(CAS)를 통해 열 번지 스트로브 신호가, 기록 입력 단자(WE)를 통해 기록 신호가, 외부 신호 입력 단자(A11)를 통해 외부 번지 신호가 공급된다. 상기 신호들에 응답하여, 명령 디코더(11)는 인에이블링 신호(enabling signal) 및 활성화 신호를 생성한다. 펄스 발생 회로(12)는 클럭 입력 단자(CLK) 및 명령 디코더(11)에 접속된다. 외부 클럭 및 인에이블링 신호가 공급되면, 펄스 발생 회로(12)는 이후에 명백해질 제1 및 제2펄스 신호를 발생시킨다. 버스트 카운터(13)는 추가 신호 입력 단자(Ai) 및 명령 디코더(11)에 접속된다. 인에이블링 신호 및 추가 신호 입력 단자(Ai)를 통한 다수의 추가 외부 번지 신호가 공급되면, 버스트 카운터(13)는 내부 번지 신호를 생성한다. 열 디코더(14)는 버스트 카운터(13)에 접속된다. 내부 번지 신호에 따라, 열 디코더(14)는 다수의 열 선택 신호 및 제1 및 제2열번지 신호를 생성한다. 열 선택 신호는 이하 부호(YAW1, YAW2,...)로 표현될 것이다. 행 디코더(15)는 명령 디코더(11) 및 추가 신호 입력 단자(Ai)에 접속된다. 활성화 신호 및 추가 외부 번지 신호에 따라, 행 디코더(15)는 다수의 플레이트(plate) 선택 신호 및 다수의 워드(word) 신호를 생성한다. 플레이트 선택 신호 각각은 제1플레이트 선택 신호 및 제1플레이트 선택 신호에서 변형된 제2플레이트 선택 신호를 갖는다.
또한 종래의 반도체 메모리 소자는 열 및 행 디코더(14 및 15)에 접속된 반도체 어레이(16)를 포함한다. 반도체 어레이(16)는 다수의 메모리 셀(단지 몇개만이 도시됨; 17), 다수의 워드 라인(단지 하나만이 도시됨; 18) 및, 다수의 비트 라인쌍(단지 몇개의 쌍만이 도시됨; 19)을 포함한다. 워드 라인(18)은 행 디코더(15)에 접속되고 워드 신호를 공급받는다. 비트 라인쌍(19)은, 이 분야 기술에서 공지된 것처럼, 두개의 비트 라인을 포함하여 비트 신호를 공급받는다. 상기 비트 라인은 그들 사이에 전위차를 생성하는 것으로 가정되는데 이것은 이후에 명백해질 것이다. 상기 전위차는 비트 라인 전위차로서 언급될 것이다. 각각의 메모리 셀(17)은, 이 분야 기술에서 공지된 것처럼, 각각의 워드 라인(18) 및 각각의 비트 라인쌍(19)에 접속되어 비트 신호중 한 신호 및 워드 신호중 한 신호에 따라 데이터를 기억한다.
또한 반도체 어레이(16)는, 각각이 이 분야 기술에서 공지된 공유 형태인 다수의 감지 증폭기(단지 몇개만이 도시됨; 21)를 포함한다. 감지 증폭기(sense amplifiers; 21)는, 행 디코더(15)에 일직선으로 접속되는 감지 증폭기 그룹(22)으로 분리된다. 각각의 감지 증폭기 그룹(22)에서, 감지 증폭기(21)는 서로서로 직렬로 접속된다. 비트 라인 전위차에 따라, 각각의 감지 증폭기 그룹(22)은 제1차신호로서 이 분야 기술에서 공지된 제1 및 제2판독 버스 신호를 생성한다. 제1 및 제2판독 버스 신호는 제1 및 제2판독 버스쌍 (23 및 24) 각각에 공급되는데, 이 제1 및 제2판독 버스쌍은 행 디코더(15)에 의해 다수의 판독 버스쌍으로부터 선택된 쌍으로서 선택된다. 이 경우에, 명령 디코더(11) 및 행 디코더(15)의 결합은 선택 장치로서 언급될 것이다. 게다가, 각각의 감지 증폭기 그룹(22)은 어레이 OR 게이트(25)에 제1 및 제2플레이트 선택 신호를 공급한다. 각각의 감지 증폭기 그룹(22)은 제1처리 장치로서 언급된다.
제1 및 제2판독 버스쌍(23 및 24) 각각은 두개의 판독 버스를 포함한다. 제1판독 버스쌍(23)의 판독 버스들은, 제1판독 버스 신호에 의존하여, 상호간에 이하 제1판독 버스 전위차로 불리어질 전위차를 생성한다. 제2판독 버스쌍(24)의 판독 버스들은, 제2판독 버스 신호에 의존하여, 상호간에 이하 제2판독 버스 전위차로 불리어질 전위차를 생성한다.
각각의 감지 증폭기 그룹(22)과 관련하여, 종래의 반도체 메모리 소자는 선충전 제어 회로(26), 제1주 데이터 증폭기(27), 제2주 데이터 증폭기(28), 제1보조 데이터 증폭기(31) 및, 제2보조 데이터 증폭기(32)를 또한 포함한다. 선충전 제어 회로(26)는, 펄스 발생 회로(12), 열 디코더(14) 및, 어레이 OR 게이트(25)에 접속된다. 이후에 상세히 설명되는 것처럼, 선충전 제어 회로(26)는 제1 및 제2펄스 신호에 따라 데이터 증폭기 인에이블링 신호 및 판독 버스 선충전 신호를 생성하고, 제1 및 제2열 번지 신호와, OR 게이트(25)로부터 공급되는 게이트 출력 신호를 생성한다.
제1주 데이터 증폭기(27)는 제1판독 버스쌍(23) 및 선충전 제어 회로(26)에 접속되고, 제1판독 버스 전위차를 참조하여 데이터 증폭기 인에이블링 신호와 판독 버스 선충전 신호를 제1주 증폭 신호와 제1주 증폭 신호로부터 변형된 제1주 변형 신호로 증폭한다. 제1주 증폭 신호 및 제1주 변형 신호는 제1판독 기록 버스쌍(33)을 통해 제1보조 데이터 증폭기(31)에 공급된다. 펄스 발생 회로(12)로부터 공급된 제2펄스 신호를 참조하여, 제1보조 데이터 증폭기(31)는 제1주 증폭 신호 및 제1주 변형 신호를 증폭하여 제2차신호로서 제1판독 데이터 신호를 생성한다.
제2주 데이터 증폭기(28)는 제2판독 버스쌍(24) 및 선충전 제어 회로(26)에 접속되고, 제2판독 버스 전위차를 참조하여 데이터 증폭기 인에이블링 신호와 판독 버스 선충전 신호를 제2주 증폭 신호와 제2주 증폭 신호로부터 변형된 제2주 변형 신호로 증폭한다. 제2주 증폭 신호 및 제2주 변형 신호는 제2판독 기록 버스쌍(34)을 통해 제2보조 데이터 증폭기(32)에 공급된다. 제2펄스 신호를 참조하여, 제2보조 데이터 증폭기(32)는 제2주 증폭 신호 및 제2주 변형 신호를 증폭하여 제2차신호로서 제2판독 데이터 신호를 생성한다. 각각의 제1 및 제2주 데이터 증폭기(27 및 28)는 제2처리 장치로서 언급된다.
또한 종래의 반도체 메모리 소자는 제1 및 제2데이터 출력 버퍼(35 및 36)를 포함한다. 제1데이터 출력 버퍼(35)는 제1보조 데이터 증폭기(31)에 접속되고, 제1판독 데이터 신호에 응답하여 제1데이터 출력 패드(DQ1)를 구동한다. 제2데이터 출력 버퍼(36)는 제2보조 데이터 증폭기(32)에 접속되고, 제2판독 데이터 신호에 응답하여 제2데이터 출력 패드(DQ2)를 구동한다.
제2도를 참조하여, 선충전 제어 회로(26)에 관한 설명이 이루어질 것이다. 선충전 제어 회로(26)는 인버터(41), NAND 게이트(42), 제1NOR 게이트(43) 및, 제2NOR 게이트(44)를 포함한다. 인버터(41)는 펄스 발생 회로(12)에 접속되고, 제2펄스 신호의 존재에 응답하여 반전된 펄스 신호를 생성한다. NAND 게이트(42)는 어레이 OR 게이트(25) 및 열 디코더(14)에 접속되고, 게이트 출력 신호 및 제1열번지 신호 모두의 존재에 따라 국부 게이트 신호(local gate signal)를 생성한다. 제1NOR 게이트(43)는 인버터(41), NAND 게이트(42), 제1주 데이터 증폭기(27) 및, 제2주 데이터 증폭기(28)에 접속되고, 반전된 펄스 신호와 국부 게이트 신호중 적어도 한 신호의 존재에 따라 판독 버스 선충전 신호를 생성한다. 제2NOR 게이트(44)는 NAND 게이트(42), 펄스 발생 회로(12), 제1주 데이터 증폭기(27) 및, 제2주 데이터 증폭기(28)에 접속되고, 국부 게이트 신호와 제1펄스 신호중 적어도 한 신호의 존재에 따라 데이터 증폭기 인에이블링 신호를 생성한다.
또한 제3도를 참조하여, 종래의 반도체 메모리 소자의 동작에 대한 설명이 이루어질 것이다. 제1사이클(C1)에서 외부 클럭의 상승(rise)시에 활성 명령 입력 상태에서 행 번지 스트로브 신호, 열 번지 스트로브 신호 및, 기록 신호의 신호 결합이 이루어진다고 가정한다. 이 경우, 활성화 신호는 활성화된 상태가 된다. 그때의 활성화 신호 및 추가 외부 번지 신호에 응답하여, 행 디코더(15)는 워드 라인(18)중 선택된 한 라인을 선택한다. 선택된 워드 라인을 포함하는 메모리 셀 플레이트에 대한 플레이트 선택 신호는 고레벨로 바뀐다.
그리고 나서, 소정의 시간 간격의 경과 이후에, 행 번지 스트로브, 열 번지 스트로브 및, 기록 신호의 신호 결합은, 제2사이클(C2)에서 외부 클럭의 상승시에 판독 명령 입력 상태가 된다. 판독 명령 입력 상태에서, 판독 명령은 행 번지, 열 번지 및 기록 입력 단자(RAS, CAS 및, WE)를 통해 명령 디코더(11)에 공급될 수도 있다. 상기 단자들(RAS, CAS 및, WE)은 함께 판독 명령 신호 장치로 칭해질 것이다. 이 경우에, 인에이블링 신호는 활성화되고 고레벨로 바뀌어 버스트 카운터(13)가 내부 번지 신호를 발생시키도록 한다. 내부 번지 신호에 응답하여, 열 디코더(14)는 열 선택 신호중 선택된 한 신호를 생성한다. 내부 번지 신호에 의존하여, 열 디코더(14)는 제1과 제2열 번지 신호중 한 신호가 활성화되어 고레벨로 바뀌게 한다.
고레벨이었던 제1펄스 신호는 고레벨의 인에이블링 신호에 응답하여 1 샷(one-shot)의 저(low) 펄스로 바뀐다. 저레벨이었던 제2펄스 신호는 고레벨의 인에이블링 신호에 응답하여 1 샷의 고(high) 펄스로 바뀐다.
예컨대, 버스트 길이가 4 이고, 열번지 스트로브 신호(CAS)의 호출 시간이 1이고, 열 번지(Y=0)가 외부 소스로부터 공급되는 경우에 관해 설명한다.
제2사이클(C2)에서, 열 번지(Y=0)는 바로 내부 번지가 된다. 따라서, 내부 번지 또한 Y=0 이다.
그 다음에, 제3사이클(C3)에서, 내부 번지는 버스트 카운터(13)에 의해 증가되어 Y=1 이 된다. 유사한 방법으로, 내부 번지는 제4사이클(C4)에서 Y=2 가 되고 제5사이클(C5)에서 Y=3 이 된다.
인에이블링 신호가 고레벨이고 내부 번지 신호가 저레벨일 경우 제1열 번지 신호는 고레벨을 갖고, 인에이블링 신호가 저레벨이고 내부 번지 신호가 고레벨일 경우 제1열 번지 신호는 저레벨을 갖는다. 인에이블링 신호가 고레벨 이고 내부 번지 신호가 고레벨인 경우 제2열 번지 신호는 고레벨을 갖고, 인에이블링 신호가 저레벨이고 내부 번지 신호가 저레벨일 경우 제2열 번지 신호는 저레벨을 갖는다. 따라서, 제2 및 제4사이클(C2 및 C4) 각각에서, 제1열 번지 신호는 고레벨을 갖는 반면 제2열 번지 신호는 저레벨을 갖는다. 제3 및 제5사이클(C3 및 C5) 각각에서, 제1열 번지 신호는 저레벨을 갖는 반면 제2열 번지 신호는 고레벨을 갖는다. 그 이외의 사이클에서, 제1 및 제2열 번지 신호 각각은 저레벨을 갖는다.
제1열 선택 신호(YSW1)가 제2 및 제3사이클(C2 및 C3) 동안 유지되고 제2열 선택 신호(YSW2)가 제4 및 제5사이클(C4 및 C5)동안 유지되도록 열 선택 신호가 열 디코더(14)에서 생성된다.
4-비트의 버스트가 종료된 후 제6사이클에서, 인에이블링 신호는 저레벨로 바뀌어 비활성이 된다. 제1 및 제2열 선택 신호는 저레벨로 바뀐다. 이 분야 기술에서 공지된 선충전 명령에 응답하여, 워드 라인(18)이 비활성이 된채 메모리 셀(17)은 선충전된다.
인에이블링 신호가 고레벨일 동안, 제2, 제3, 제4 및, 제5사이클(C2, C3, C4 및 C5) 각각에서 제1 및 제2펄스 신호 각각은 1 샷(one-shot)의 펄스 신호가 된다.
인에이블링 신호 및 제1열 번지 신호 각각이 고레벨을 갖는 제2 및 제4사이클(C2 및 C4)에서 데이터 증폭기 인에이블링 신호 및 판독 버스 선충전 신호 각각은 1 샷(one-shot)의 고(high) 펄스 신호가 된다.
그동안, 제1 및 제2펄스 신호가 펄스 발생 회로(12)에서 발생되는데, 시간순으로, 제2펄스 신호가 저(low)에서 고(high)로, 제1펄스 신호가 고에서 저로, 제2펄스 신호가 고에서 저로 및, 제1펄스 신호가 저에서 고로 바뀐다.
따라서, 상기 신호들으 국부적인 동작에 의해 얻어지는 데이터 증폭기 인에이블링 신호 및 판독 버스 선충전 신호는 도면에 도시된 타이밍에서 생성된다.
판독 버스 선충전 신호가 고레벨로 바뀔 때, 데이터 증폭기 인에이블링 신호는 접지 레벨 즉, 저레벨에서 고레벨로 바뀌어 제1 및 제2주 데이터 증폭기(27 및 28)를 각각 활성화한다. 결과적으로, 제1 및 제2판독 버스쌍(23 및 24)은 선충전된 상태가 되고 선충전된 상태에서 전기적으로 충전된다. 그리고나서, 판독 버스 선충전 신호는 저레벨로 바뀌어 선충전된 상태를 해제한다.
선충전된 상태가 해제될 때, 감지 증폭기(21)의 데이터는 제1 및 제2판독 버스쌍(23 및 24)에 전송된다. 그후에, 데이터 증폭기 인에이블링 신호가 저레벨로 바뀔 때, 제1 및 제2주 데이터 증폭기(27 및 28) 각각은 비활성이 되어 제1 및 제2판독 버스쌍(23 및 24) 각각에 상기 데이터 증폭기 인에이블링 신호가 고레벨에서 저레벨로 바뀌었음을 알린다.
판독 동작이 수행될 경우를 제외하고 제1 및 제2판독 버스쌍 (23 및 24) 각각은 접지 레벨에서 유지된다. 이것은 공용형 감지 증폭기에서, 제1 및 제2판독 버스쌍(23 및 24) 각각이, 비트 라인으로서 사용되는 게이트를 갖는 N-채널 트랜지스터 및 열 선택 신호중 한 신호가 공급되는 열 선택 라인으로서 사용되는 게이트를 갖는 또다른 N-채널 트랜지스터를 통해 접지에 접속됨으로써, 제1 및 제2판독 버스쌍(23 및 24) 각각과 접지 사이에 DC 전류 경로가 존재하기 때문이다.
제4도를 참조하여, 본 발명의 제1실시예에 따른 반도체 메모리 소자에 대한 설명이 이어질 것이다. 상기 반도체 메모리 소자는 동일한 참조번호에 의해 표기된 유사한 부분들을 포함한다. 주시할 것은, 이 반도체 메모리 소자에서는 선충전 제어 회로(26)가 라인(45)을 통해 명령 디코더(11)에도 접속되어 인에이블링 신호를 공급받는다는 것이다.
제5도를 참조하여, 제4도의 반도체 메모리 소자에 포함되는 선충전 제어 회로(26)에 관한 설명이 이루어질 것이다. 선충전 제어 회로(26)는 제1NAND 게이트(51), 회로 OR 게이트(52), 제2NAND 게이트(53), NOR 게이트(54) 및, 인버터(55)를 포함한다. 제1NAND 게이트(51)는 열 디코더(14) 및 어레이 OR 게이트(25)에 접속되어, 제1열번지 신호 및 게이트 출력 신호 모두의 존재에 따라 제1국부 신호를 생성한다. 회로 OR 게이트(52)는 펄스 발생 회로(12) 및 제1NAND 게이트에 접속되어, 제1 및 제2펄스 신호와 제1국부 신호중 적어도 한 신호의 존재에 따라 제2국부 신호를 생성한다. 제2 NAND 게이트(53)는 명령 디코더(11), 어레이 OR 게이트(25) 및, 회로 OR 게이트(52)에 접속되어, 인에이블링 신호, 게이트 출력 신호 및 제2국부 신호 모두의 존재에 따라 제3국부 신호를 생성한다. NOR 게이트(54)는 펄스 발생 회로(12), 제1NAND 게이트(51), 제1주 데이터 증폭기(27) 및 제2주 데이터 증폭기(28)에 접속되어, 제1국부 신호와 제1펄스 신호중 적어도 한 신호의 존재에 따라 데이터 증폭기 인에이블링 신호를 생성한다. 인버터(55)는 제2NAND 게이트(53), 제1주 데이터 증폭기(27) 및, 제2주 데이터 증폭기(28)에 접속되어 제3국부 신호의 존재에 응답하여 판독 버스 선충전 신호를 생성한다.
제6도를 참조하여, 제4도 및 제5도의 반도체 메모리 소자의 동작에 대한 설명이 이루어질 것이다. 제6도에서, 외부 클럭, 명령 상태, 내부 번지, 게이트 출력 신호, 인에이블링 신호, 제1열 번지 신호, 열 선택 신호, 제1펄스 신호, 제2펄스 신호는 제3도의 것들과 유사하다. 또한 제6도의 데이터 증폭기 인에이블링 신호도 제3도의 것과 유사하다.
제1펄스 신호, 제2펄스 신호, 데이터 증폭기 인에이블링 신호가 각각 저레벨, 저레벨, 고레벨을 가질 경우를 제외하고, 게이트 출력 신호 및 인에이블링 신호가 모두 고레벨을 갖는 기간동안, 판독 버스 선충전 신호는 고레벨이 되어서, 제1 및 제2판독 버스쌍(23 및 24) 각각을 선충전한다.
따라서, 데이터 증폭기 인에이블링 신호가 고레벨로 바뀌고 그 이후에 제2펄스 신호가 저레벨이 되어 선충전이 불가능할 경우동안, 제1 및 제2판독 버스 전위차 각각은 제1 및 제2판독 버스쌍(23 및 24) 각각에서 증폭된다. 그 이후에, 데이터 증폭기 인에이블링 신호는 저레벨로 바뀌어 제1 및 제2주 데이터 증폭기(27 및 28)가 기능 억제된다. 이 경우에, 제1 및 제2판독 버스쌍(23 및 24)은 선충전된 상태가 된다. 제1열 번지 신호가 저레벨일 동안, 제1 및 제2펄스 신호 모두가 저레벨이더라도 제1국부 신호는 고레벨을 갖는다. 따라서, 판독 버스 선충전 신호는 고레벨에서 유지되어 제1 및 제2판독 버스쌍 각각은 계속 선충전된 상태에 머문다.
결과적으로, 판독 명령의 입력 이후에 버스트 기간 동안에만 고레벨이 되는 인에이블링 신호 및, 플레이트 선택 신호는 상기 버스트 기간중에 액세스될 가능성이 있는 판독 버스를 선충전하는데 사용된다. 여기서, 명령 디코더(11)는 버스트 기간을 결정하는 기간 결정 장치로 언급된다.
공용형 감지 증폭기에서 각각의 판독 버스에서 접지 라인으로 흐르는 DC 전류를 감소시키기 위해, 판독 버스들 중 필요 최소한의 버스만이 선충전되고 버스트 기간중 각각의 판독 버스의 충방전 전류는 억제된다.
한 사이클동안 판독 버스중 한 버스로부터 접지 라인까지 공용형 감지 증폭기에서 소모된 DC 전류는 Id 로 나타낸다. 한 사이클에서 판독 버스중 한 버스의 충방전 전류는 Ij 로 나타낸다. 버스트 기간중 액세스될 가능성이 있는 판독 버스의 갯수를 M 이라 가정하면 버스트 중 N 의 경우에 판독 버스에 의해 소모되는 전류 i 는 다음에 의해 주어진다:
한편, 종래 기술에서의 전류 i' 는 다음에 의해 주어진다:
본 실시예와 종래 기술간의 차이(i'-i)는 등식 (1) 및 (2)로부터 다음과 같이 계산된다:
여기서 Id 는 DC 전류이고 사이클 시간에 비례하여 작아진다. 한편, Ij 는 사이클 시간과는 상관없이 일정하다. 따라서, 동기 DRAM 등에서 사이클 시간이 단축될 경우, 판독 버스의 충방전 전류가 차지하는 비율이 커지게 된다.
전술된 것처럼, 외부 소스로부터 공급된 열 번지에 응답하여 버스트 기간중에 액세스될 가능성이 있는 상기 모든 판독 버스들은 인에이블된다. 버스트 기간중에 판독 버스쌍을 증폭하는 데이터 증폭기가 비활성일 경우, 적어도 선충전 상태는 유지된다. 따라서, 버스트 기간중 판독 버스의 충방전 전류가 감소될 수 있어서 전원 라인 및 접지 라인 각각에서 잡음이 억제된다.
제7도를 참조하여, 본 발명의 제2실시예에 따른 반도체 메모리 소자의 설명이 이어질 것이다. 상기 반도체 메모리 소자는 동일한 참조 번호에 의해 표시되는 유사한 부분들을 포함한다. 주시할 것은 이 반도체 메모리 소자에서는 선충전 제어 회로(26)에 제1 및 제2 열 번지 신호가 둘다 제공된다는 것이다.
제8도를 참조하여, 제7도의 반도체 메모리 소자에 포함된 선충전 제어 회로(26)에 대한 설명이 이루어질 것이다. 상기 선충전 제어 회로(26)는 동일한 참조번호에 의해 표시된 유사한 부분들을 포함한다. 제8도에 도시된 선충전 제어 회로(26)에서, 회로 OR 게이트(52)는 제1 NAND 게이트(51) 대신에 열 디코더(14)에 접속되어 제1국부 신호 대신에 제2열 번지 신호를 공급받는다.
주시할 것은 제4도의 반도체 메모리 소자가 다음과 같이 구성된다는 것이다.
제1 및 제2 주 데이터 증폭기(27 및 28)는 판독 버스 전위차를 제2차신호로 처리하여 상기 제2차신호에 따라 판독 버스쌍(23 및 24)을 전기적으로 충전한다. 선충전 제어 회로(26)는 판독 버스쌍(23 및 24) 각각이 제2차신호를 생성하는 경우를 제외한 버스트 기간중에 판독 버스쌍(23 및 24)중 선택된 쌍이 전기적으로 충전되도록 제1 및 제2주 데이터 증폭기(27 및 28) 각각의 동작을 제어한다.
버스트 기간은 시작점 및 종료점을 갖는다. 선충전 제어 회로(26)는 시작점에 응답하여 제1 및 제2주 데이터 증폭기를 전기적 충전 상태가 되도록 하는데, 이 전기적 충전 상태에서는 판독 버스쌍(23 및 24)중 선택된 쌍이 전기적으로 충전된다. 이 경우에, 선충전 제어 회로(26)는, 충전 유지 장치(charge-keeping arrangement)로 언급될 것이다. 게다가, 선충전 제어 회로(26)는 버스트 기간이 종료점에 이를 때까지 제1 및 제2주 데이터 증폭기(27 및 28)를 전기적 충전 상태로 유지시킨다. 이 경우에, 선충전 제어 회로는 상태 유지 장치(state-keeping arrangement)로 언급될 것이다. 게다가, 선충전 제어 회로(26)는 종료점에 응답하여 제1 및 제2주 데이터 증폭기(27 및 28)를 전기적 방전 상태가 되도록 하는데, 이 전기적 방전 상태에서는 판독 버스쌍(23 및 24)중 선택된 쌍이 전기적으로 방전되고 동시에 상기 제1 및 제2주 데이터 증폭기가 제2차신호를 생성한다. 이 경우에, 선충전 제어 회로(26)는 방전 초래 장치(discharge-making arrangement)로 언급될 것이다.
데이터 증폭기 인에이블링 신호를 생성할 때, 선충전 제어 회로(26)는 신호 생성 장치(signal producing arrangement)로 언급될 것이다. 선충전 제어 회로(26)는 데이터 증폭기 인에이블링 신호에 응답하여 제1 및 제2주 데이터 증폭기(27 및 28)중 선택된 증폭기중 한 증폭기를 활성화된 데이터 증폭기로서 활성화한다. 이 경우에, 선충전 제어 회로(26)는 활성화 장치(activating arrangement)로 언급될 것이다. 선충전 제어 회로(26)는 제1 및 제2주 데이터 증폭기(27 및 28)중 특정한 한 증폭기가 전기적으로 충전되는 것을 방지한다. 이 경우에, 선충전 제어 회로는 방지 장치(preventing arrangement)로 언급될 것이다.
Claims (6)
- 버스트 기간을 결정하는 기간 결정 수단과; 다수의 메모리 셀과; 상기 메모리 셀에 접속된 다수의 워드 라인과; 상기 메모리 셀에 접속되고, 서로간이 비트 라인 전위차를 갖는 두개의 비트 라인을 각각이 포함하는 다수의 비트 라인쌍과; 상기 비트 라인쌍에 접속되어 상기 비트 라인 전위차를 제1차신호로 처리하는 제1처리 수단과; 상기 제1처리 수단에 접속되고 상기 제1차신호를 공급받으며, 상기 제1차신호에 의존하여 서로간에 판독 버스 전위차를 갖는 두개의 판독 버스를 각각이 포함하는 다수의 판독 버스쌍과; 상기 판독 버스쌍에 접속되어 상기 판독 버스 전위차를 제2차신호로 처리하여 상기 제2차신호에 따라 상기 판독 버스쌍을 전기적으로 충전하는 제2처리 수단 및; 상기 기간 결정 수단 및 상기 제2처리 수단에 접속되어 상기 제2처리 수단이 상기 제2차신호를 생성하는 경우를 제외한 버스트 기간중에 상기 판독 버스쌍중 선택된 쌍이 전기적으로 충전되도록 상기 제2처리 수단의 동작을 제어하는 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 판독 명령을 입력하는 판독 명령 입력 수단 및; 상기 기간 결정 수단 및 상기 판독 명령 입력 수단에 접속되어 상기 버스트 기간 및 상기 판독 명령을 참조하여 상기 판독 버스쌍중에서 상기 선택된 쌍을 선택하는 선택 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 버스트 기간은 시작점 및 종료점을 가지며, 상기 제어 수단은, 상기 제2처리 수단에 접속되고 상기 시작점에 응답하여 상기 제2처리 수단을, 상기 판독 버스쌍중 상기 선택된 쌍이 전기적으로 충전되는 전기적 충전 상태가 되도록 하는 충전 초래 수단(charge-making means)과; 상기 제2처리 수단에 접속되어 상기 버스트 기간이 상기 종료점에 도달할 때까지 상기 제2처리 수단을 상기 전기적 충전 상태로 유지하는 상태 유지 수단(state-keeping means) 및; 상기 제2처리 수단에 접속되고 상기 종료점에 응답하여 상기 제2처리 수단을, 상기 판독 버스쌍중 상기 선택된 쌍이 전기적으로 방전되고 동시에 상기 제2처리 수단이 상기 제2차신호를 생성하는 전기적 방전 상태가 되도록 하는 방전 초래 수단(discharge-making means)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 제2처리 수단은 상기 판독 버스쌍에 각각 접속된 다수의 데이터 증폭기를 포함하고, 상기 제어 수단은, 데이터 증폭기 인에이블링 신호를 생성하는 신호 생성 수단(signal producing means)과; 상기 데이터 증폭기 및 상기 신호 생성 수단에 접속되어, 상기 데이터 증폭기 인에이블링 신호에 응답하여 상기 데이터 증폭기의 선택된 증폭기중 한 증폭기를 활성화된 데이터 증폭기로서 활성화하는데, 상기 활성화된 데이터 증폭기가 상기 판독 버스쌍의 선택된 쌍 중 특정한 한 쌍에 접속되는 활성화 수단 (activating means) 및; 상기 제2처리 수단 및 상기 활성화 수단에 접속되어 상기 제2처리 수단이 상기 특정한 한 쌍을 전기적으로 충전시키는 것을 방지하는 방지 수단(preventing means)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제4항에 있어서, 외부 클럭이 공급되는 클럭 입력 단자 및; 상기 클럭 입력 단자에 접속되어, 상기 외부 클럭에 동기하고 제1신호 레벨 및 상기 제1신호 레벨 보다 더 높은 제2신호 레벨을 갖는 열 번지 신호를 발생시키는 버스트 카운터를 더 포함하고, 상기 신호 생성 수단은 상기 버스트 카운터에 접속되어 상기 열 번지 신호가 상기 제2신호 레벨을 가질 경우 상기 데이터 증폭기 인에이블링 신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자.
- 버스트 기간을 결정하는 기간 결정 수단과, 다수의 메모리 셀과, 상기 메모리 셀에 접속된 다수의 워드 라인과, 상기 메모리 셀에 접속되고 서로간에 비트 라인 전위차를 갖는 두개의 비트 라인을 각각이 포함하는 다수의 비트 라인쌍과, 상기 비트 라인쌍에 접속되어 상기 비트 라인 전위차를 제1차신호로 처리하는 제1처리 수단 및, 상기 제1처리 수단에 접속되어 상기 제1차신호를 공급받고 상기 제1차신호에 의해 서로간에 판독 버스 전위차를 갖는 두개의 판독 버스를 각각이 포함하는 다수의 판독 버스쌍을 포함하는 반도체 메모리 소자의 동작을 제어하는 방법에 있어서, 상기 판독 버스 전위차를 제2차신호로 처리하여 상기 제2차 신호에 따라 상기 판독 버스쌍을 전기적으로 충전하는 단계 및; 상기 판독 버스 전위차가 상기 제2차신호로 처리되는 경우를 제외한 버스트 기간중에 상기 판독 버스쌍중 선택된 쌍을 전기적으로 충전시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 제어 방법.
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