TWI483110B - 具讀取追蹤時鐘之快閃記憶體及其方法 - Google Patents

Description

具讀取追蹤時鐘之快閃記憶體及其方法

本發明涉及具讀取追蹤時鐘(read tracking clock)之快閃記憶體(flash memory)，尤指一種具較佳效率與較低功率損耗之具讀取追蹤時鐘之快閃記憶體。

非揮發性記憶體，例如一NAND快閃記憶體的操作特點為：抹除(erase)的最小單位是區塊(block)，而讀取(read)和寫入(write)則是以頁(page)為單位。當對page的資料做讀寫時，必須將1整頁的所有資料都存在於外部記憶體中，當外部的隨機存取記憶體(RAM)不夠大時，無法一次存放整個頁的資料，故利用NAND快閃記憶體的內部感測放大器(internal sense amplifier)來存放整個頁的資料，並使用隨機資料輸入/輸出(random data input/output)就可以對頁中任意位址的資料做存取。因此，緩衝器，尤其是感測放大器對非揮發性記憶體，例如一NAND快閃記憶體的讀取和寫入的重要性，自不待言。

NAND Flash的架構中，依據作業定時(operating timing)的長短定義出”0”與“1”感測電流(sensing current)的大小，所以在不同的條件下會需要不同的時鐘定時(clock timing)。單純利用穩定時鐘(stable clock)會造成感測噪音(sensing noise)和視窗損耗(window loss)。

在非揮發性記憶體的相關領域中，如何輕易的來調定時鐘定時，是一個值得思考的問題。如果給定一個穩定時鐘，那就會造成”0”與“1”的邊界移位(boundary shift)。如果穩定時鐘的溫度係數(TC)和電路是相反的趨勢，則會造成更大的視窗損耗。第一圖顯示一電壓感測快閃記憶體之讀取順序：預充(Pre-charge)、發展(Developing)、電荷分享(charge sharing time)與閃控(Strobe)。其中，預充是要預充位元線來設定汲極側之電位水準(drain side level)，發展是要使位元線放電，來設定汲極側之電位水準，電荷分享是位元線的電位水準與節點SEN(或如第五圖(a)中所示之節點DSEN)的電位水準互相拉近的動作，而閃控，是指閃控感測資料。因此，如何恰當地創作出一追蹤感測電路來監控相關之感測作業，例如：預充時間(Pre-charge time)、發展時間(Developing time)、電荷分享時間(charge sharing time)與閃控時間(Strobe time)是一值得深思之問題。

職是之故，發明人鑒於習知技術之缺失，乃思及改良發明之意念，終能發明出本案之「具讀取追蹤時鐘之快閃記憶體及其方法」。

本案之主要目的在於提供一種具較佳效率與較低損耗之具讀取追蹤時鐘之快閃記憶體，藉由讀取追蹤時鐘的運用以更精確地進行非揮發性記憶體，例如快閃記 憶體的相關讀取作業，俾提昇效率與降低損耗。

本案之又一主要目的在於提供一種具有一讀取追蹤時鐘之快閃記憶體，包含一電流偵測電路，用於偵測該快閃記憶體之一預充時間，且包括一複製電路，包括一參考電流產生裝置，產生一第一參考電流，且具一第一與一第二端，其中該第二端接地，一第一開關，具一第一端、一第二端與一控制端，其中該第一端接收一電源電壓，該第二端耦合於該參考電流產生裝置之該第一端，該第二端產生一第一充電電流，且該控制端接收一第一位元線箝位信號，以及一第二開關，具一第一端、一第二端與一控制端，其中該第一端接收該電源電壓，該第二端產生一第二充電電流，該第二充電電流是複製自該第一充電電流，且該控制端接收該第一位元線箝位信號，一比較電路，用於比較該第二充電電流與一第二參考電流，當該第二參考電流大於該第二充電電流時，則送出該預充時間已完成之一訊號，以及一鏡像電路，用於將該第二充電電流反映至該比較電路。

本案之下一主要目的在於提供一種具有一讀取追蹤時鐘之快閃記憶體，包含一第一追蹤電路，用於偵測該快閃記憶體之一發展時間，且包括一第一儲能電容，一第一儲存單元，接收一第一偏壓，且耦合於該第一儲能電容，一第二儲能電容，一第二儲存單元，接收一第二偏壓，且耦合於該第二儲能電容，其中該第二偏壓為該第一偏壓減去一預定值，一第一電流源，當該第一儲存單元導 通時，該第一電流源產生流經該第一儲能電容之一第一電流，一第二電流源，當該第二儲存單元導通時，該第二電流源產生流經該第二儲能電容之一第二電流，以及一第一比較器，具一反相端、一非反相端與一輸出端，其中該反相端電連接於該第一電流源，該非反相端電連接於該第二電流源，且當該第二電流大於該第一電流時，該輸出端則送出該發展時間已完成之一訊號。

本案之再一主要目的在於提供一種具有一讀取追蹤時鐘之快閃記憶體，包含一第一儲能電容，一感測放大器(sense amplifier)，具有一栓鎖，一位元線，與該第一儲能電容相交於一儲能電容節點，以及一電荷分享追蹤電路，用於偵測該儲能電容節點之一電荷分享時間(charge sharing time)與一閃控時間(strobe time)，且包括一感測放大器模擬電路，模擬該感測放大器，用以追蹤該電荷分享時間及該栓鎖之一觸發點，且包括一電荷分享節點，其中當該電荷分享節點之一電位值從一電源電壓改變為一相對較低之該儲能電容節點之一電位值時，則發出該電荷分享時間已完成之一訊號，以及一脈衝產生電路，用於根據該觸發點來產生一閃控脈衝信號，並依據該閃控脈衝信號以追蹤該閃控時間。本案之另一主要目的在於提供一種複製電路，包括一參考電流產生裝置，用以產生一第一參考電流，一第一開關，耦合於該參考電流產生裝置，且產生一第一充電電流，以及一第二開關，產生一第二充電電流，其中該第二充電電流是複製自該第一充電電流。

本案之又一主要目的在於提供一種具有一讀取追蹤時鐘之快閃記憶體，包括一開關，產生一充電電流，以及一比較電路，用於比較該充電電流與一參考電流，當該參考電流大於該充電電流時，則送出一預充時間已完成之一訊號。

本案之下一主要目的在於提供一種具有一讀取追蹤時鐘之快閃記憶體，包括一鏡像電路，用於鏡像一充電電流，以及一比較電路，用於比較該充電電流與一參考電流，當該參考電流大於該充電電流時，則送出一預充時間已完成之一訊號。

本案之再一主要目的在於提供一種具有一讀取追蹤時鐘之快閃記憶體，包含一第一與一第二儲能電容，一第一電流源，其提供流經該第一儲能電容之一第一電流，一第二電流源，其提供流經該第二儲能電容之一第二電流，以及一比較器，電連接於該第一電流源以及該第二電流源，並於該第二電流大於該第一電流時，送出一發展時間已完成之一訊號。

本案之另一主要目的在於提供一種具有一讀取追蹤時鐘之記憶體，包含一電荷分享節點具一電位值，以及一電荷分享追蹤電路，用以偵測當該電位值已從一電源電壓改變為一相對較低之電位時，則送出一電荷分享時間已完成之訊號。

本案之又一主要目的在於提供一種具有一讀取追蹤時鐘之記憶體，包含一閃控路徑，具一閃控時間， 以及一脈衝產生電路，用以產生一閃控脈衝信號，並依據該閃控脈衝信號以追蹤該閃控時間。

本案之下一主要目的在於提供一種用於一具有一感測放大器模擬電路與一讀取追蹤時鐘之快閃記憶體的方法，其中該快閃記憶體包括一電荷分享節點，包含下列之步驟：提供該感測放大器模擬電路之一輸入電流；利用該電流並配合該感測放大器模擬電路以產生一相對應的該讀取追蹤時鐘；偵測該電荷分享節點之一電壓值是否已降低；以及如是，則送出一電荷分享時間已完成之信號。

本案之再一主要目的在於提供一種用於一具有一感測放大器與一讀取追蹤時鐘之快閃記憶體的方法，其中該快閃記憶體包括一電荷分享節點，包含下列之步驟：提供該感測放大器之一輸入電流；利用該電流並配合該感測放大器以產生一相對應的該讀取追蹤時鐘；偵測該電荷分享節點之一電壓值是否已降低；以及如是，則送出一電荷分享時間已完成之信號。

為了讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

1‧‧‧電流偵測電路

11‧‧‧複製電路

12‧‧‧鏡像電路

13‧‧‧比較電路

2‧‧‧第一追蹤電路

3‧‧‧第二追蹤電路

31‧‧‧感測放大器模擬電路

32‧‧‧脈衝產生電路

第一圖：其係顯示一電壓感測快閃記憶體的讀取順序；第二圖(a)：其係顯示一依據本發明構想之第一較佳實 施例之電流偵測電路的電路圖；第二圖(b)：其係顯示一如第二圖(a)所示電流偵測電路之位元線箝位信號blclamp、充電電流Ichg1與Ichg2以及比較電路輸出端信號T_ch的模擬波形圖；第三圖：其係顯示一如第三圖(a)所示電流偵測電路之NMOS開關sw5的Vgs在不同溫度下之模擬波形圖；第四圖(a)：其係顯示一依據本發明構想之第二較佳實施例之第一追蹤電路的電路圖；第四圖(b)：其係顯示一如第四圖(a)所示第一追蹤電路之偏壓BLC與BLC-△V，A與B之電流，比較器輸出信號EN_CS和位元線箝位信號BLCLAMP等的模擬波形圖；第五圖(a)：其係顯示一依據本發明構想之第三較佳實施例之第二追蹤電路運用於電荷分享時間的電路圖；第五圖(b)：其係顯示一如第五圖(a)所示第二追蹤電路之DMBL、BLCLAMP、LPC、DSEN、DLAT、STBN與nbias等處的模擬波形圖；第六圖：其係顯示一依據習知之固定發展時間在不同溫度係數下，判斷單元電流之變動情況的模擬波形圖；第七圖：其係顯示一依據本發明構想之追蹤發展時間在不同溫度係數下，判斷單元電流之變動情況的模擬波形圖；以及第八圖：其係顯示一依據本發明構想之第三較佳實施例之第二追蹤電路運用於閃控時間的電路圖。

第二圖(a)是顯示一依據本發明構想之第一較佳實施例之電流偵測電路的電路圖，其中該電流偵測電路1包括一複製電路11、一鏡像電路12與一比較電路13。該複製電路11包括開關sw5-sw7、產生一第一參考電流Ipref1之參考電流產生裝置Ipref、R1、C1與比較器CMP1。該鏡像電路12包括一開關sw8(其控制端與其第一端電連接)。該比較電路包含開關sw9(接收一偏壓信號pbias)與sw10以及一輸出端輸出一信號T_ch。該複製電路11將預充電流Ichg1複製到Ichg2，該鏡像電路12將預充電流Ichg2反映到該比較電路13中。Pbias可用以定義判斷電流，其係為Ipref1的複製。Ipref2=Ipref1*一因數，該因數可為一整數或一分數。當Ipref2大於預充電流Ichg2時，表示一預充時間已完成。

第二圖(b)是顯示一如第二圖(a)所示電流偵測電路之位元線箝位信號blclamp、一第一與一第二充電電流Ichg1與Ichg2以及比較電路輸出端信號T_ch的模擬波形圖。

第三圖是顯示一如第二圖(a)所示電流偵測電路之NMOS開關sw5的Vgs在不同溫度下之模擬波形圖(從-10℃到35℃到80℃)。較小的Vgs表示一較高的汲極側偏壓。第三圖顯示在較小的單元電流下，較長的預充時間會造成較高的金屬位元線(MBL)電壓。

第四圖(a)是顯示一依據本發明構想之第二較 佳實施例之第一追蹤電路的電路圖。其中該第一追蹤電路2包括電流源CS1與CS2(其均具有電流Idref)、開關sw11與sw12以及比較器CMP2。比較器CMP2輸出一信號EN_CS。當B上之電壓大於A時一發展時間完成。該第一追蹤電路2用於定義一儲能電容(例如一MBL)的發展時間(developing time)。在本發明中Idref與BLC-△V可用於定義發展時間。當要定義該儲能電容的發展時間之時，源極側電壓準位成為開路，與一位元線連接之儲存單元因導通而連接到該儲能電容，其導通電流將使該儲能電容之電容被放電。而較長的發展時間將造成較低的該儲能電容電壓。在如第五圖(a)中所示之節點DMBL處之電壓被稱為一發展電壓。第四圖(b)是顯示一如第四圖(a)所示第一追蹤電路之偏壓BLC與BLC-△V，A與B之電流，比較器輸出信號EN_CS和位元線箝位信號BLCLAMP等的模擬波形圖。

第五圖(a)是顯示一依據本發明構想之第三較佳實施例之第二追蹤電路運用於電荷分享時間的電路圖。該第二追蹤電路3包括一感測放大器模擬電路31與一脈衝產生電路32。該感測放大器模擬電路31包括開關sw13-sw17、電容C5與反相器INV3-INV4。該脈衝產生電路32包括反相器IN5-IN8、電容C6與反及閘NAND，該NAND輸出端輸出一訊號STBN。C4與電流源Icsref與節點DMBL相連。本發明可運用Icsref定義電荷分享時間，而nbias可為一常數或者是一脈波訊號。

第五圖(b)是顯示一如第五圖(a)所示第二追 蹤電路之DMBL、BLCLAMP、LPC、DSEN、DLAT、STBN與nbias等處的模擬波形圖。

第六圖是顯示一依據習知之固定發展時間在不同溫度係數下，判斷單元電流(judgment cell current)之變動很大。在-10℃到85℃，判斷單元電流的變動是從52nA到48nA。

第七圖是顯示一依據本發明構想之追蹤發展時間在不同溫度係數下，判斷單元電流之變動很小。在-10℃到85℃，判斷單元電流的變動是從50nA到49.58nA。第八圖是顯示一依據本發明構想之第三較佳實施例之第二追蹤電路運用於閃控時間的電路圖。要偵測感測放大器之反相器栓鎖之觸發點來定義閃控脈波，俾用以定義閃控時間。

實施例：

1.一種具有一讀取追蹤時鐘之快閃記憶體，包含：一電流偵測電路，用於偵測該快閃記憶體(此為專利領域之一慣用語法，一名詞第一次出現時，前面加一”一”字，第二次以後加一”該”字)之一預充時間，且包括：一複製電路，包括：一參考電流產生裝置，產生一第一參考電流，且具一第一與一第二端，其中該第二端接地；一第一開關，具一第一端、一第二端與一控制端，其中該第一端接收一電源電壓，該第二端耦合於該參考電流產生 裝置之該第一端，該第二端產生一第一充電電流，且該控制端接收一第一位元線箝位信號；以及一第二開關，具一第一端、一第二端與一控制端，其中該第一端接收該電源電壓，該第二端產生一第二充電電流，該第二充電電流是複製自該第一充電電流，且該控制端接收該第一位元線箝位信號；一比較電路，用於比較該第二充電電流與一第二參考電流，當該第二參考電流大於該第二充電電流時，則送出該預充時間已完成之一訊號；以及一鏡像電路，用於將該第二充電電流反映至該比較電路。

2.根據實施例1所述之快閃記憶體，更包括：一第一追蹤電路，用於偵測該快閃記憶體之一發展時間，且包括：一第一儲存單元，具一第一端、一第二端與一控制端，其中該第一端接收一電源電壓，且該控制端接收一第一偏壓；一第一儲能電容，具一第一端與一第二端，其中該第一端電連接於該第一儲存單元之該第二端，且該第二端接地；一第二儲存單元，具一第一端、一第二端與一控制端，其中該第一端接收該電源電壓，且該控制端接收一第二偏壓，其中該第二偏壓為該第一偏壓減去一預定值；一第一電流源，當該第一儲存單元導通時，該第一電流源產生流經該第一儲能電容之一第一電流；一第二儲能電容，具一第一端與一第二端，其中該第一端 電連接於該第二儲存單元之該第二端，且該第二端接地；一第二電流源，當該第二儲存單元導通時，該第二電流源產生流經該第二儲能電容之一第二電流；以及一第一比較器，具一反相端、一非反相端與一輸出端，其中該反相端電連接於該第一電流源，該非反相端電連接於該第二電流源，且當該第二電流大於該第一電流時，該輸出端則送出該發展時間已完成之一訊號。

3.根據實施例1或2所述之快閃記憶體，其中該複製電路更包括各具一第一端與一第二端之一第一電阻與一第三儲能電容、具一第一端、一第二端與一控制端之一第三開關與一具一反相端、一非反相端與一輸出端之一第二比較器，該參考電流產生裝置更包括一第三端，該第一電阻之該第一端電連接於該參考電流產生裝置之該第三端，該第一電阻之該第二端電連接於該第三儲能電容之該第一端，該第三儲能電容之該第二端接地，該第二比較器之該非反相端電連接於該第二開關之該第二端與該第三開關之該第一端，該第二比較器之該反相端電連接於該參考電流產生裝置之該第一端，該第二比較器之該輸出端電連接於該第三開關之該控制端，該鏡像電路包括具一第一端、一第二端與一控制端之一第四開關，該第四開關之該控制端電連接該第四開關之該第一端與該第三開關之該第二端，該第四開關之該第二端接地，該比較電路包括各具一第一端、一第二端與一控制端之一第五與一第六開關及一輸出端，該第五開關之該第一端接收該電源電 壓，該第五開關之該控制端接收一第三偏壓，該第五開關之該第二端電連接於該第六開關之該第一端與該輸出端，且產生該第二參考電流，該第二參考電流為該第一參考電流乘以一因數，該第六開關之該控制端電連接於該第四開關之該控制端，且該第六開關之該第二端接地。

4.根據以上任一實施例所述之快閃記憶體，更包括：一感測放大器(sense amplifier)，具有一栓鎖；一位元線，與該第一或該第二儲能電容相交於一儲能電容節點；一第三儲存單元，耦合於該位元線；一第三電流源，當該第三儲存單元導通時產生流經該位元線與該儲能電容節點之一第三電流；一第四儲能電容，具一第一端與一第二端，該第一端電連接於該儲能電容節點，且該第二端接地；以及一第二追蹤電路，用於偵測該儲能電容節點之一電荷分享時間(charge sharing time)與一閃控時間(strobe time)，且包括：一感測放大器模擬電路，模擬該感測放大器，用以追蹤該電荷分享時間及該栓鎖之一觸發點；以及一脈衝產生電路，用於根據該栓鎖之該觸發點來產生一閃控脈衝信號，並依據該閃控脈衝信號以追蹤該閃控時間。

5.根據以上任一實施例所述之快閃記憶體，其中該感測放大器模擬電路包括一電荷分享節點、各具一 第一端、一第二端與一控制端之一第七至一第十一開關，和各具一第一端與一第二端之一第一與一第二反相器及一第五儲能電容，其中該第七開關之該控制端接收一第二位元線箝位信號，該第七開關之該第一端電連接於該第八開關之該第二端，該第七開關之該第二端電連接於該儲存電容節點，該第八開關之該控制端接收一第四偏壓，該第八開關之該第一端接收該電源電壓，該第八開關之該第二端電連接於該第五儲能電容之該第一端與該電荷分享節點，該第五儲能電容之該第二端接地，該第九開關之該第一端接收該電源電壓，該第九開關之該控制端接地，該第九開關之該第二端電連接該第十開關之該第一端，該第十開關之該第二端電連接該第十一開關之該第一端與該第一反相器之該第一端，該第十開關之該控制端電連接該電荷分享節點，該第十一開關之該控制端接收一第五偏壓，該第十一開關之該第二端接地，該第二反相器之該第一端電連接該第一反相器之該第二端，當該電荷分享節點之一電位值從該電源電壓改變為一相對較低之該儲存電容節點之一電位值，則送出該電荷分享時間已完成之一訊號。

6.根據以上任一實施例所述之快閃記憶體，其中該脈衝產生電路包括各具一第一端與一第二端之一第三至一第六反相器及一第六儲能電容，和具一第一與一第二輸入端與一輸出端之一反及閘，其中該第三反相器之該第一端電連接於該第一反相器之該第一端，該第四反相器之該第一端電連接該於第一反相器之該第二端，該第五 反相器之該第一端電連接於該第三反相器之該第二端，該第五反相器之該第二端電連接於該反及閘之該第一輸入端，該第六反相器之該第一端電連接於該第四反相器之該第二端，該第六反相器之該第二端電連接該第六儲能電容之該第一端與該反及閘之該第二輸入端，該第六儲能電容之該第二端接地，該反及閘之該輸出端輸出該閃控脈衝信號。

7.一種具有一讀取追蹤時鐘之快閃記憶體，包含：一第一追蹤電路，用於偵測該快閃記憶體之一發展時間，且包括：一第一儲能電容；一第一儲存單元，接收一第一偏壓，且耦合於該第一儲能電容；一第二儲能電容；一第二儲存單元，接收一第二偏壓，且耦合於該第二儲能電容，其中該第二偏壓為該第一偏壓減去一預定值；一第一電流源，當該第一儲存單元導通時，該第一電流源產生流經該第一儲能電容之一第一電流；一第二電流源，當該第二儲存單元導通時，該第二電流源產生流經該第二儲能電容之一第二電流；以及一第一比較器，具一反相端、一非反相端與一輸出端，其中該反相端電連接於該第一電流源，該非反相端電連接於該第二電流源，且當該第二電流大於該第一電流時，該輸 出端則送出該發展時間已完成之一訊號。

8.根據實施例7所述之快閃記憶體，更包括：一電流偵測電路，用於偵測該快閃記憶體之一預充時間，且包括：一複製電路，包括：一參考電流產生裝置，產生一第一參考電流，且具一第一與一第二端，其中該第二端接地；一第一開關，具一第一端、一第二端與一控制端，其中該第一端接收該電源電流，該第二端耦合於該參考電流產生裝置之該第一端，該第二端產生一第一充電電流，且該控制端接收一第一位元線箝位信號；以及一第二開關，具一第一端、一第二端與一控制端，其中該第一端接收該電源電流，該第二端產生一第二充電電流，且該第二充電電流是複製自該第一充電電流，且該控制端接收該第一位元線箝位信號；一比較電路，用於比較該第二充電電流與一第二參考電流，當該第二參考電流大於該第二充電電流時，則送出該預充時間已完成之一訊號；以及一鏡像電路，用於將該第二充電電流反映至該比較電路。

9.根據實施例7或8所述之快閃記憶體，更包括：一感測放大器(sense amplifier)，具有一栓鎖；一位元線，與該第一或該第二儲能電容相交於一儲能電容節點；以及 一第二追蹤電路，用於偵測該儲能電容節點之一電荷分享時間(charge sharing time)與一閃控時間(strobe time)，且包括：一感測放大器(sense amplifier)模擬電路，模擬該感測放大器，用以追蹤該電荷分享時間及該栓鎖之一觸發點，且包括一電荷分享節點，其中當該電荷分享節點之一電位值從該電源電壓改變為一相對較低之該儲能電容節點之一電位值，則送出該電荷分享時間已完成之一訊號；以及一脈衝產生電路，用於根據該栓鎖之該觸發點來產生一閃控脈衝信號，並依據該閃控脈衝信號以追蹤該閃控時間。

10.一種用於一具有一感測放大器與一讀取追蹤時鐘之快閃記憶體的方法，其中該快閃記憶體包括一電荷分享節點，包含下列之步驟：提供該感測放大器之一輸入電流；利用該電流並配合該感測放大器以產生一相對應的該讀取追蹤時鐘；偵測該電荷分享節點之一電壓值是否已降低；以及如是，則送出一電荷分享時間已完成之信號。

綜上所述，本發明提供一種具較佳效率與較低損耗之具讀取追蹤時鐘之快閃記憶體，藉由讀取追蹤時鐘的運用以更精確地進行非揮發性記憶體，例如快閃記憶體的相關讀取作業，俾提昇效率與降低損耗，故其確實具有進步性與新穎性。

是以，縱使本案已由上述之實施例所詳細敘 述而可由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。

3‧‧‧第二追蹤電路

31‧‧‧感測放大器模擬電路

32‧‧‧脈衝產生電路

Claims (10)

1. 一種具有一讀取追蹤時鐘之快閃記憶體，包含：一電流偵測電路，用於偵測該快閃記憶體之一預充時間，且包括：一複製電路，包括：一參考電流產生裝置，產生一第一參考電流，且具一第一與一第二端，其中該第二端接地；一第一開關，具一第一端、一第二端與一控制端，其中該第一端接收一電源電壓，該第二端耦合於該參考電流產生裝置之該第一端，該第二端產生一第一充電電流，且該控制端接收一第一位元線箝位信號；以及一第二開關，具一第一端、一第二端與一控制端，其中該第一端接收該電源電壓，該第二端產生一第二充電電流，該第二充電電流是複製自該第一充電電流，且該控制端接收該第一位元線箝位信號；一比較電路，用於比較該第二充電電流與一第二參考電流，當該第二參考電流大於該第二充電電流時，則送出該預充時間已完成之一訊號；以及一鏡像電路，用於將該第二充電電流反映至該比較電路。
2. 如申請專利範圍第1項所述之快閃記憶體，更包括：一第一追蹤電路，用於偵測該快閃記憶體之一發展時間，且包括：一第一儲存單元，具一第一端、一第二端與一控制端，其中該第一端接收一電源電壓，且該控制端接收一第一偏壓；一第一儲能電容，具一第一端與一第二端，其中該第一端電連接於該第一儲存單元之該第二端，且該第二端接地；一第二儲存單元，具一第一端、一第二端與一控制端，其中該第一端接收該電源電壓，且該控制端接收一第二偏壓，其中該第二偏壓為該第一偏壓減去一預定值；一第一電流源，當該第一儲存單元導通時，該第一電流源產生流經該第一儲能電容之一第一電流；一第二儲能電容，具一第一端與一第二端，其中該第一端電連接於該第二儲存單元之該第二端，且該第二端接地；一第二電流源，當該第二儲存單元導通時，該第二電流源產生流經該MBL之一第二電流；以及一第一比較器，具一反相端、一非反相端與一輸出端，其中該反相端電連接於該第一電流源，該非反相端電連接於 該第二電流源，且當該第二電流大於該第一電流時，該輸出端則送出該發展時間已完成之一訊號。
3. 如申請專利範圍第2項所述之快閃記憶體，其中該複製電路更包括各具一第一端與一第二端之一第一電阻與一第三儲能電容、具一第一端、一第二端與一控制端之一第三開關與一具一反相端、一非反相端與一輸出端之一第二比較器，該參考電流產生裝置更包括一第三端，該第一電阻之該第一端電連接於該參考電流產生裝置之該第三端，該第一電阻之該第二端電連接於該第三儲能電容之該第一端，該第三儲能電容之該第二端接地，該第二比較器之該非反相端電連接於該第二開關之該第二端與該第三開關之該第一端，該第二比較器之該反相端電連接於該參考電流產生裝置之該第一端，該第二比較器之該輸出端電連接於該第三開關之該控制端，該鏡像電路包括具一第一端、一第二端與一控制端之一第四開關，該第四開關之該控制端電連接該第四開關之該第一端與該第三開關之該第二端，該第四開關之該第二端接地，該比較電路包括各具一第一端、一第二端與一控制端之一第五與一第六開關及一輸出端，該第五開關之該第一端接收該電源電壓，該第五開關之該控制端接收一第三偏壓，該第五開關之該第 二端電連接於該第六開關之該第一端與該輸出端，且產生該第二參考電流，該第二參考電流為該第一參考電流乘以一因數，該第六開關之該控制端電連接於該第四開關之該控制端，且該第六開關之該第二端接地。
4. 如申請專利範圍第3項所述之快閃記憶體，更包括：一感測放大器(sense amplifier)，具有一栓鎖；一位元線，與該第一或該第二儲能電容相交於一儲能電容節點；一第三儲存單元，耦合於該位元線；一第三電流源，當該第三儲存單元導通時產生流經該位元線與該MBL之一第三電流；一第四儲能電容，具一第一端與一第二端，該第一端電連接於該儲能電容節點，且該第二端接地；以及一第二追蹤電路，用於偵測該儲能電容節點之一電荷分享時間(charge sharing time)與一閃控時間(strobe time)，且包括：一感測放大器模擬電路，模擬該感測放大器，用以追蹤該電荷分享時間及該栓鎖之一觸發點；以及一脈衝產生電路，用於根據該栓鎖之該觸發點來產生一閃控脈衝信號，並依據該閃控脈衝信號以追蹤該閃控時間。
5. 如申請專利範圍第4項所述之快閃記憶體，其中該感測放大器模擬電路包括一電荷分享節點、各具一第一端、一第二端與一控制端之一第七至一第十一開關，和各具一第一端與一第二端之一第一與一第二反相器及一第五儲能電容，其中該第七開關之該控制端接收一第二位元線箝位信號，該第七開關之該第一端電連接於該第八開關之該第二端，該第七開關之該第二端電連接於該儲能電容節點，該第八開關之該控制端接收一第四偏壓，該第八開關之該第一端接收該電源電壓，該第八開關之該第二端電連接於該第五儲能電容之該第一端與該電荷分享節點，該第五儲能電容之該第二端接地，該第九開關之該第一端接收該電源電壓，該第九開關之該控制端接地，該第九開關之該第二端電連接該第十開關之該第一端，該第十開關之該第二端電連接該第十一開關之該第一端與該第一反相器之該第一端，該第十開關之該控制端電連接該電荷分享節點，該第十一開關之該控制端接收一第五偏壓，該第十一開關之該第二端接地，該第二反相器之該第一端電連接該第一反相器之該第二端，當該電荷分享節點之一電位值從該電源電壓改變為一相對較低之該儲能電容節點之一電位值，則送出該電荷分享時間已完成之一訊號。
6. 如申請專利範圍第4項所述之快閃記憶體，其中該脈衝產生電路包括各具一第一端與一第二端之一第三至一第六反相器及一第六儲能電容，和具一第一與一第二輸入端與一輸出端之一反及閘，其中該第三反相器之該第一端電連接於該第一反相器之該第一端，該第四反相器之該第一端電連接該於第一反相器之該第二端，該第五反相器之該第一端電連接於該第三反相器之該第二端，該第五反相器之該第二端電連接於該反及閘之該第一輸入端，該第六反相器之該第一端電連接於該第四反相器之該第二端，該第六反相器之該第二端電連接該第六儲能電容之該第一端與該反及閘之該第二輸入端，該第六儲能電容之該第二端接地，該反及閘之該輸出端輸出該閃控脈衝信號。
7. 一種具有一讀取追蹤時鐘之快閃記憶體，包含：一第一追蹤電路，用於偵測該快閃記憶體之一發展時間，且包括：一第一儲能電容；一第一儲存單元，接收一第一偏壓，且耦合於該第一儲能電容；第二儲能電容；一第二儲存單元，接收一第二偏壓，且耦合於該第二儲能 電容，其中該第二偏壓為該第一偏壓減去一預定值；一第一電流源，當該第一儲存單元導通時，該第一電流源產生流經該第一儲能電容之一第一電流；一第二電流源，當該第二儲存單元導通時，該第二電流源產生流經該第二儲能電容之一第二電流；以及一第一比較器，具一反相端、一非反相端與一輸出端，其中該反相端電連接於該第一電流源，該非反相端電連接於該第二電流源，且當該第二電流大於該第一電流時，該輸出端則送出該發展時間已完成之一訊號。
8. 如申請專利範圍第7項所述之快閃記憶體，更包括：一電流偵測電路，用於偵測該快閃記憶體之一預充時間，且包括：一複製電路，包括：一參考電流產生裝置，產生一第一參考電流，且具一第一與一第二端，其中該第二端接地；一第一開關，具一第一端、一第二端與一控制端，其中該第一端接收一電源電流，該第二端耦合於該參考電流產生裝置之該第一端，該第二端產生一第一充電電流，且該控制端接收一第一位元線箝位信號；以及一第二開關，具一第一端、一第二端與一控制端，其中該 第一端接收該電源電流，該第二端產生一第二充電電流，且該第二充電電流是複製自該第一充電電流，且該控制端接收該第一位元線箝位信號；一比較電路，用於比較該第二充電電流與一第二參考電流，當該第二參考電流大於該第二充電電流時，則送出該預充時間已完成之一訊號；以及一鏡像電路，用於將該第二充電電流反映至該比較電路。
9. 如申請專利範圍第8項所述之快閃記憶體，更包括：一感測放大器(sense amplifier)，具有一栓鎖；一位元線，與該第一儲能電容或該第二儲能電容相交於一模擬電容節點；以及一第二追蹤電路，用於偵測該儲存電容節點之一電荷分享時間(charge sharing time)與一閃控時間(strobe time)，且包括：一感測放大器(sense amplifier)模擬電路，模擬該感測放大器，用以追蹤該電荷分享時間及該栓鎖之一觸發點，且包括一電荷分享節點，其中當該電荷分享節點之一電位值從該電源電壓改變為一相對較低之該儲存電容節點之一電位值，則送出該電荷分享時間已完成之一訊號；以及 一脈衝產生電路，用於根據該栓鎖之該觸發點來產生一閃控脈衝信號，並依據該閃控脈衝信號以追蹤該閃控時間。
10. 一種用於一具有一感測放大器與一讀取追蹤時鐘之快閃記憶體的方法，其中該快閃記憶體包括一電荷分享節點，包含下列之步驟：提供該感測放大器之一輸入電流；利用該電流並配合該感測放大器以產生一相對應的該讀取追蹤時鐘；偵測該電荷分享節點之一電壓值是否已降低；以及如是，則送出一電荷分享時間已完成之信號。