CN104751891A - 读操作时间控制电路 - Google Patents

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Abstract

本发明提出了一种读操作时间控制电路，添加一虚拟器件电流和一虚拟灵敏放大电路，采用电流镜将参考器件电路的电流镜像至虚拟器件电路，再由虚拟灵敏放大电路根据虚拟器件电路的电流产生时间控制信号，由于虚拟器件电路的电流与参考器件的电流相同，也会随着器件的尺寸变化而变化，确保虚拟灵敏放大电路根据该电流形成的时间控制信号会随着器件的尺寸而相应的改变，避免了现有技术中RC延迟电路制备后产生的时间控制信号被固定的弊端，能够跟随器件大小以及PVT变化而变化，有效的降低平均读功耗。

Description

读操作时间控制电路
技术领域
本发明涉及半导体制造领域，尤其涉及一种读操作时间控制电路。
背景技术
在对闪存(Flash)进行读取操作时，通常需要信号产生电路产生时间控制信号(Control signal)从而在一个读周期中读取出数据。现有技术中，通常采用RC延迟电路(RC delay circuit)的充放电产生时间控制信号。
具体的，请参考图1，图1为现有技术中灵敏器放大电路(SA)的电路结构示意图；其中，灵敏器放大电路包括一PMOS管(P)、一NMOS管(N)及两个反相器，所述PMOS管的漏极接一反相器输入，该反相器输出为数据输出端(Dout)，所述PMOS管的栅极连接时间控制信号；NMOS管源极接PMOS管漏极，NMOS管漏极接另一反相器的输入端，NMOS管栅极接反相器的输出端，构成一个前位反相器。灵敏器放大电路与待测器件(Cell)相连，用于进行数据的读出。
请参考图2，图2是灵敏器放大电路进行数据读出时的电路时序图；进行数据读取时，先由PMOS管导通，对待测器件位线电容(Cbl)或字线电容(Cwl)进行预充电(Precharge)，将其充至NMOS管的阈值电压，此时，需要的时间控制信号为Tpre；在预充电完成后，灵敏器放大电路会在E点进行电流的比较，即比较器件电流Icell和参考电流Iref，通常Icell会大于参考电流Iref，此时需要对Icell进行放电，直至Icell接近Iref时(如图2中虚线所示)，即E点接近为0时，才进行数据的读出。可见，一个读取周期会需要两个时间控制信号，一个是Tpre，另一个是Twait。
请参考图3，图3为现有技术中RC延迟电路的电路结构示意图，包括电阻r、电容Cp和Cn以及反相器，用于通过对电容的充放电产生上述时间控制信号Tpre和Twait。请参考图4，图4为灵敏器放大电路连接待测器件的结构示意图；其中，待测器件通常包括字线解码器(WL_decoder)、位线解码器(bl_decoder)、字线电容(C_wl)和位线电容(C_bl)，由于不同的cell尺寸不同，因此，所需的字线电容(C_wl)和位线电容(C_bl)大小也不同，这就导致所需的预充电时间等均不相同，即Tpre和Twait会随着字线电容(C_wl)和位线电容(C_bl)的改变而改变。然而，由于RC延迟电路在制备中R和C均已固定，导致其产生的时间控制信号Tpre和Twait均无法改变，无法满足不同待测器件的需求。
发明内容
本发明的目的在于提供一种读操作时间控制电路，能够随着待测器件尺寸的改变而自动生成相应的时间控制信号，便于进行数据读取。
为了实现上述目的，本发明提出了一种读操作时间控制电路，包括参考器件电路、电流镜电路、虚拟器件电路及虚拟灵敏放大电路，其中，电流镜电路将参考器件电路的电流镜像至所述虚拟器件电路，所述虚拟灵敏放大电路与所述虚拟器件电路相连，并根据所述虚拟器件电路的电流产生时间控制信号。
进一步的，在所述的读操作时间控制电路中，所述虚拟灵敏放大电路包括一PMOS管、第一NMOS管、第二NMOS管、第一反相器和第二反相器，其中，所述PMOS管的源极接电源电压，漏极接第一反相器的输入端和第一NMOS管的源极，栅极接一地址控制信号，所述第一NMOS管和第二NMOS管共栅极并与所述第二反相器的输出端相连，所述第二NMOS管的源极接电源电压，漏极与所述第一NMOS管的漏极相连，并与所述第二反相器的输入端相连，所述第二反相器的输入端与所述虚拟器件电路相连。
进一步的，在所述的读操作时间控制电路中，所述虚拟器件电路包括虚拟电容及虚拟解码器，其中，所述虚拟解码器的源极与所述第二反相器的输入端相连，漏极与所述虚拟电容及电流镜相连。
进一步的，在所述的读操作时间控制电路中，所述参考器件电路包括参考电容及位线解码器，所述位线解码器的漏极与所述参考电容相连，源极与所述电流镜相连。
进一步的，在所述的读操作时间控制电路中，还包括灵敏放大电路和待测器件电路，所述灵敏放大电路与所述待测器件电路相连。
进一步的，在所述的读操作时间控制电路中，所述待测器件电路包括待测电容及位线解码器，所述位线解码器的漏极与所述待测电容相连，源极与所述灵敏放大电路相连。
进一步的，在所述的读操作时间控制电路中，所述待测器件电路的位线解码器、参考器件电路的位线解码器与虚拟解码器共栅极。
进一步的，在所述的读操作时间控制电路中，所述电流镜为包括两个PMOS管和两个NMOS管的共源共栅电流镜。
与现有技术相比，本发明的有益效果主要体现在：添加一虚拟器件电流和一虚拟灵敏放大电路，采用电流镜将参考器件电路的电流镜像至虚拟器件电路，再由虚拟灵敏放大电路根据虚拟器件电路的电流产生时间控制信号，由于虚拟器件电路的电流与参考器件的电流相同，也会随着器件的尺寸变化而变化，确保虚拟灵敏放大电路根据该电流形成的时间控制信号会随着器件的尺寸而相应的改变，避免了现有技术中RC延迟电路制备后产生的时间控制信号被固定的弊端，能够跟随器件大小以及PVT变化而变化，有效的降低平均读功耗。
附图说明
图1为现有技术中灵敏器放大电路的电路结构示意图；
图2为现有技术中灵敏器放大电路进行数据读出时的电路时序图；
图3为现有技术中RC延迟电路的电路结构示意图；
图4为灵敏器放大电路连接待测器件的结构示意图；
图5为本发明实施例中读操作时间控制电路的电路结构示意图；
图6为本发明实施例中虚拟灵敏放大电路的电路结构示意图；
图7为本发明实施例中虚拟灵敏器放大电路产生时间控制信号的电路时序图。
具体实施方式
下面将结合示意图对本发明的读操作时间控制电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图5，在本实施例中，提出了一种读操作时间控制电路，包括参考器件电路、电流镜电路、虚拟器件电路及虚拟灵敏放大电路DMYSA，其中，电流镜电路将参考器件电路的电流Irefcell镜像至所述虚拟器件电路，所述虚拟灵敏放大电路DMYSA与所述虚拟器件电路相连，并根据所述虚拟器件电路的电流产生时间控制信号。
所述电流镜为包括两个PMOS管(P1和P2)和两个NMOS管(N3和N4)的共源共栅电流镜，用于将参考器件电路的电流Irefcell镜像至所述虚拟器件电路，产生如图6所示的Imirror。
所述虚拟器件电路包括虚拟电容C_dmy及虚拟解码器dmybl_decoder，其中，所述虚拟解码器dmybl_decoder的源极与虚拟灵敏放大电路DMYSA中的第二反相器的输入端相连，漏极与所述虚拟电容C_dmy及电流镜相连。
所述参考器件电路包括参考电容C_bl及位线解码器bl_decoder，所述位线解码器bl_decoder的漏极与所述参考电容C_bl相连，源极与所述电流镜相连。
所述读操作时间控制电路还包括灵敏放大电路SA和待测器件电路，所述灵敏放大电路SA与所述待测器件电路相连。其中，所述待测器件实际上与参考器件电路相同。所述待测器件电路包括待测电容C_bl及位线解码器bl_decoder，所述位线解码器bl_decoder的漏极与所述待测电容C_bl相连，源极与所述灵敏放大SA电路相连。其中，灵敏放大电路SA与现有技术的灵敏放大电路相同，并未做改变。
其中，所述待测器件电路的位线解码器bl_decoder、参考器件电路的位线解码器bl_decoder与虚拟解码器dmybl_decoder共栅极。
请参考图6，其中，所述虚拟灵敏放大电路DMYSA包括一PMOS管、第一NMOS管N1、第二NMOS管N2、第一反相器T1和第二反相器T2，其中，所述PMOS管的源极接电源电压VDD，漏极接第一反相器T1的输入端和第一NMOS管N1的源极，栅极接一地址控制信号，所述第一NMOS管N1和第二NMOS管N2共栅极并与所述第二反相器T2的输出端相连，所述第二NMOS管N2的源极接电源电压VDD，漏极与所述第一NMOS管N1的漏极相连，并与所述第二反相器T2的输入端相连，所述第二反相器T2的输入端与所述虚拟器件电路相连。
请参考图7，当地址Address发生转变时，会给虚拟灵敏放大电路DMYSA的PMOS管栅极发送一地址控制信号Precharge，使其导通，从而对虚拟电容C_dmy进行充电，此时bl_dmy端会被抬升，使第二NMOS管N2的Vgs变小，从而使其截止，被关断，没有下拉电流，进而导致第二NMOS管N2的源极F点被抬升到VDD后，会发送信号并使PMOS管关闭，虚拟电容C_dmy的电压被充满至第二NMOS管N2的阈值电压，为0.7V，至此，产生第一个时间控制信号Tpre；接着，由电流镜镜像的电流Imirror与第一NMOS管N1的源极的电流Iref进行比较，由于Imirror大于Iref，导致E端被下拉，直至E端的电压低于第一反相器T1的反转电压，导致第一反相器T1反转，产生第二时间控制信号Twait，此时输出时间控制信号Tw。
由于Imirror由电流镜从参考器件电路的电流Irefcell镜像而来，当器件阵列(Array cell)的尺寸发生变化时，Irefcell会不同，此时获得的Imirror也会不同，会根据器件阵列而变化，因此，采用上述方式形成的时间控制信号也会相应的调整，从而更加满足工艺的需要。
综上，在本发明实施例提供的读操作时间控制电路中，添加一虚拟器件电流和一虚拟灵敏放大电路，采用电流镜将参考器件电路的电流镜像至虚拟器件电路，再由虚拟灵敏放大电路根据虚拟器件电路的电流产生时间控制信号，由于虚拟器件电路的电流与参考器件的电流相同，也会随着器件的尺寸变化而变化，确保虚拟灵敏放大电路根据该电流形成的时间控制信号会随着器件的尺寸而相应的改变，避免了现有技术中RC延迟电路制备后产生的时间控制信号被固定的弊端，能够跟随器件大小以及PVT(Process Voltage Temperature，工艺电压温度)变化而变化，有效的降低平均读功耗。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (8)

1.一种读操作时间控制电路，其特征在于，包括参考器件电路、电流镜电路、虚拟器件电路及虚拟灵敏放大电路，其中，电流镜电路将参考器件电路的电流镜像至所述虚拟器件电路，所述虚拟灵敏放大电路与所述虚拟器件电路相连，并根据所述虚拟器件电路的电流产生时间控制信号。
2.如权利要求1所述的读操作时间控制电路，其特征在于，所述虚拟灵敏放大电路包括一PMOS管、第一NMOS管、第二NMOS管、第一反相器和第二反相器，其中，所述PMOS管的源极接电源电压，漏极接第一反相器的输入端和第一NMOS管的源极，栅极接一地址控制信号，所述第一NMOS管和第二NMOS管共栅极并与所述第二反相器的输出端相连，所述第二NMOS管的源极接电源电压，漏极与所述第一NMOS管的漏极相连，并与所述第二反相器的输入端相连，所述第二反相器的输入端与所述虚拟器件电路相连。
3.如权利要求2所述的读操作时间控制电路，其特征在于，所述虚拟器件电路包括虚拟电容及虚拟解码器，其中，所述虚拟解码器的源极与所述第二反相器的输入端相连，漏极与所述虚拟电容及电流镜相连。
4.如权利要求3所述的读操作时间控制电路，其特征在于，所述参考器件电路包括参考电容及位线解码器，所述位线解码器的漏极与所述参考电容相连，源极与所述电流镜相连。
5.如权利要求4所述的读操作时间控制电路，其特征在于，还包括灵敏放大电路和待测器件电路，所述灵敏放大电路与所述待测器件电路相连。
6.如权利要求5所述的读操作时间控制电路，其特征在于，所述待测器件电路包括待测电容及位线解码器，所述位线解码器的漏极与所述待测电容相连，源极与所述灵敏放大电路相连。
7.如权利要求6所述的读操作时间控制电路，其特征在于，所述待测器件电路的位线解码器、参考器件电路的位线解码器与虚拟解码器共栅极。
8.如权利要求1所述的读操作时间控制电路，其特征在于，所述电流镜为包括两个PMOS管和两个NMOS管的共源共栅电流镜。
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