JPH0351002B2 - - Google Patents

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JPH0351002B2
JPH0351002B2 JP59014789A JP1478984A JPH0351002B2 JP H0351002 B2 JPH0351002 B2 JP H0351002B2 JP 59014789 A JP59014789 A JP 59014789A JP 1478984 A JP1478984 A JP 1478984A JP H0351002 B2 JPH0351002 B2 JP H0351002B2
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reset pulse
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counter
circuit
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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、相互にデータの送受を行う２個以上
のデータ処理装置をリセツトするオートノーマス
タイマ回路に関する。特に、間欠動作をするデー
タ処理装置が停止中でも、動作中のデータ処理装
置に正常にリセツトをかけるオートノーマスタイ
マ回路に関する。
〔従来技術の説明〕
第１図は従来例のオートノーマスタイマ回路の
ブロツク構成図である。第１図は、従来２ケ以上
のデータ処理装置（以下、CPUという。）を有
し、それらのCPUが互いにデータの送受を行い、
すべてのCPUが常時動作している場合のオート
ノーマスタイマ回路を示す。すなわち、オートノ
ーマスカウンタ回路４1-oにカウンンタリセツト
パルス３が、それと対をなすCPU１1〜１ｎより
入力される。各オートノーマスカウンタ回路４か
らオートノーマスリセツト信号５がオアゲート６
に接続され、オアゲート６からのCPUリセツト
信号７によりCPU１1〜１ｎをリセツトするよう
に構成されている。万一、１個のCPUが暴走し
てもすべてのCPUがリセツトされ、系全体の誤
動作を防ぐことができる。しかし、第１図におい
て、例えばCPU１2，１3が間欠動作を行う場合に
は、CPU１2、１3が動作を停止している間は
CPU１2、１3からカウンタリセツトパルス３は発
生しないので、オートノーマスカウンタ４2、４3
からオートノーマス信号５が出力される。そのた
めに、CPU１2、１3以外は正常に動作しているに
もかかわらず、CPUリセツト信号７によりリセ
ツトされる欠点があつた。
〔発明の目的〕
本発明は、上記の欠点を除去し、間欠動作を行
うCPUが動作停止中でも、動作中のCPUに正常
にリセツトをかけることができるオートノーマス
タイマ回路を提供することを目的とする。
〔発明の特徴〕
本発明は、相互にデータの送受を行う常時動作
のデータ処理装置および間欠動作のデータ処理装
置と、上記常時動作のデータ処理装置に対をなし
て接続され、そのデータ処理装置からリセツトパ
ルスを入力する第一のオートノーマスカウンタ回
路と、上記間欠動作のデータ処理装置に対をなし
て設けられた第二のオートノーマスカウンタ回路
と、上記第一および第二のオートノーマスカウン
タ回路の各出力の論理和をとり、上記複数のデー
タ処理装置の一つ以上に出力する論理回路とを備
えたオートノーマスタイマ回路において、上記間
欠動作のデータ処理装置とそれに対応するオート
ノーマスカウンタ回路との間に挿入され、そのデ
ータ処理装置からのリセツトパルスおよび上記常
時動作のデータ処理装置の一つからのリセツトパ
ルスを入力し、上記各データ処理装置の一つから
の切替信号により制御されて上記対応するオート
ノーマスカウンタ回路にリセツトパルスを出力す
るリセツトパルス切替手段を備え、間欠動作を行
うデータ処理装置が停止中でも、動作中のデータ
処理装置に正常にリセツトがかけられるように構
成されたことを特徴とする。リセツトパルス切替
手段はアナログスイツチまたはオア回路により実
現することができる。
〔実施例による説明〕
本発明の実施例について図面を参照して説明す
る。第２図は本発明第二実施例オートノーマスタ
イマ回路のブロツク構成図であり、２個のCPU
を有する制御系のオートノーマスタイマ回路を示
す。第２図において、第１図と同一の部分は同一
の符号で示す。常時動作のCPU（以下、ACPUと
いう。）１1と間欠動作のCPU（以下、BCPUとい
う。）１2とはデータバス２により接続され、デー
タが送受される。ACPU１1のパルス端子からカ
ウンタリセツトパルス３がオートノーマスカウン
タ回路４1に接続される。オートノーマスカウン
タ回路４1，４2からオートノーマスリセツト信号
５が二入力オアゲート６の入力のそれぞれに接続
される。二入力オアゲート６からCPUリセツト
信号７がACPU１1とBCPU１2とのリセツト端子
にそれぞれ接続される。
ここで本発明の特徴とするところは、オートノ
ーマスタイマ回路内にスイツチ８を設け、ACPU
１1からのカウンタリセツトパルス３とBCPU１2
からのカウンタリセツトパルス３とがスイツチ８
のそれぞれのリセツトパルス端子に接続され、ま
た、ACPU１1のオン端子から起動信号９が
BCPU１2のスタンドバイ端子とスイツチ８の制
御端子とに接続され、BCPU１2が停止中は、
ACPU１1Aからのカウンタリセツトパルス３が、
BCPU１2が動作中は、BCPU１2からのカウンタ
リセツトパルス３が選択され、スイツチ８から出
力されオートノーマスカウンタ回路４2に接続さ
れるように構成されたところにある。
このような構成のオートノーマスタイマ回路の
動作について説明する。第２図において、ACPU
１1とBCPU１2とはデータバス２を介してデータ
の送受が行われる。ACPU１1とBCPU１2とから
はカウンタリセツトパス３が出力され、それぞれ
オートノーマスカウンタ回路４1，４2の入力とな
るが、オートノーマスカウンタ回路４2にはスイ
ツチ８を経てカウンタリセツトパルス３が入力さ
れる。スイツチ８の入力側はACPU１1、BCPU
１1からのカウンタリセツトパルス３が、それぞ
れACPU１1からのリセツトパルス端子とBCPU
１2からのリセツトパルス端子とに接続される。
BCPU１2のスタンドバイ端子とスイツチ８の制
御端子とにはBCPU１2の起動信号９が入力され、
スイツチ８にてBCPU１2が動作停止中は、
ACPU１1からのカウンタリセツトパルス３が、
BCPU１2が動作中は、BCPU１2からのカウンタ
リセツトパルス３が選択されオートノーマスカウ
ンタ回路４2に出力される。またオートノーマス
カウンタ回路４1，４2の出力オートノーマスリセ
ツト信号５は二入力オアゲート６により論理和が
とられ、その力CPUリセツト信号７により
ACPU１1とBCPU１2とが同時にリセツトされ
る。
第２図で用いるスイツチ８は、アナログスイツ
チのようなスイツチで構成した場合であるが、こ
のスイツチ部はゲート回路を用いて構成すること
もできる。
第３図は本発明第二実施例オートノーマスタイ
マ回路のブロツク構成図で、スイツチ部にオア回
路を用いた例を示す。第３図において、第２図と
同一の部分は同一の符号で示す。ここで、BCPU
１2は、スタンドバイ端子がハイレベルで動作を
停止するものとし、動作停止中はパルス端子はロ
ウレベルになつているものとする。BCPU１2が
動作停止中は、BCPU１2からはカウンタリセツ
トパルス３は出力されないが、BCPU１2の起動
信号９はハイレベルであるのでダイオード１１が
オフ状態となり、二入力オアゲート１２から
ACPU１1のカウンタリセツトパルス３が出力さ
れる。一方、BCPU１2の動作中は起動信号９が
ロウレベルとなるのでダイオードがオンされ、二
入力オアゲート１２にACPU１1からのカウンタ
リセツトパルス３は入力されなくなる。このため
に、二入力オアゲート１２からはBCPU１2から
のカウンタリセツトパルス３が出力される。抵抗
１０は、ダイオード１１がオンになつたときにオ
ートノーマスカウンタ４1に入力されるカウンタ
リセツトパルス３への影響を防ぐためのものであ
る。また、二入力オアゲート６の出力はACPU１
１のリセツト端子にのみ接続され、BCPU１2のリ
セツト端子はACPU１1の一つのリセツト出力端
子１３に接続され、プログラムによりACPU１1
がリセツトされれば必ずリセツト出力端子１３か
らBCPU１2のリセツト信号が出力されるように
構成されている。以上のように、この実施例でも
第２図に示す実施例と同じ動作をする。
第２図および第３図に示す実施例では、スイツ
チ部の切替をBCPU１2の起動信号９で行つてい
るが、BCPU１2に切替信号を出力する端子を別
にもうけても実現できる。第４図は本発明第三実
施例オートノーマスタイマ回路のブロツク構成図
である。第４図において、第２図と同一の部分は
同一の符号で示す。BCPU１2に切替信号出力端
子１４をもうけ、プログラムによりBCPU１2が
動作した場合に、切替信号出力端子１４から切替
信号がスイツチ８に出力され、スイツチ８にて
BCPU１2から出力されるカウンタリセツトパル
ス３が選択されるように構成されている。
〔発明の効果〕
本発明は、以上説明したように、動作中の
CPUから出力されるカウンタリセツトパルスを
用いて、停止中のCPUに対応するオートノーマ
スカウンタを動作させ、客各オートノーマスカウ
ンタの出力の論理和により各CPUにリセツトを
かけるようにすることにより、間欠動作をする
CPUを有する制御系で、CPUが動作を停止して
いる間でも動作中のCPUに正常にリセツトをか
けることができる優れた効果がある。
【図面の簡単な説明】
第１図は従来例のオートノーマスタイマ回路の
ブロツク構成図。第２図は本発明第一実施例オー
トノーマスタイマ回路のブロツク構成図。第３図
は本発明第二実施例オートノーマスタイマ回路の
ブロツク構成図。第４図は本発明第三実施例オー
トノーマスタイマ回路のブロツク構成図。 １……データ処理装置（CPU）、２……データ
バス、３……カウンタリセツトパルス、４……オ
ートノーマスカウンタ回路、５……オートノーマ
スリセツト信号、６，１２……オアゲート、７…
…CPUリセツト信号、８……スイツチ、９……
起動信号、１０……抵抗、１１……ダイオード、
１３……リセツト出力端子、１４……切替信号出
力端子。

Claims (1)

  1. 【特許請求の範囲】 １ 相互にデータの送受を行う常時動作のデータ
    処理装置および間欠動作のデータ処理装置と、 上記常時動作のデータ処理装置に対をなして接
    続され、そのデータ処理装置からリセツトパルス
    を入力する第一のオートノーマスカウンタ回路
    と、 上記間欠動作のデータ処理装置に対をなして設
    けられた第二のオートノーマスカウウンタ回路
    と、 上記第一および第二のオートノーマスカウンタ
    回路の各出力信号の論理和をとり上記複数のデー
    タ処理装置の一つ以上に出力する論理回路と を備えたオートノーマスタイマ回路において、 上記間欠動作のデータ処理装置とそれに対応す
    るオートノーマスカウンタ回路との間に挿入さ
    れ、そのデータ処理装置からのリセツトパルスお
    よび上記常時動作のデータ処理装置の一つからの
    リセツトパルスを入力し、上記各データ処理装置
    の一つからの切替信号により制御されて上記対応
    するオートノーマスカウンタ回路にリセツトパル
    スを出力するリセツトパルス切替手段 を備えたことを特徴とするオートノーマスタイマ
    回路。 ２ リセツトパルス切替手段はアナログスイツチ
    である特許請求の範囲第１項に記載のオートノー
    マスタイマ回路。 ３ リセツトパルス切替手段はオア回路である特
    許請求の範囲第１項に記載のオートノーマスタイ
    マ回路。
JP59014789A 1984-01-30 1984-01-30 オ−トノ−マスタイマ回路 Granted JPS60186919A (ja)

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JP59014789A JPS60186919A (ja) 1984-01-30 1984-01-30 オ−トノ−マスタイマ回路
AU38132/85A AU572751B2 (en) 1984-01-30 1985-01-29 Control circuit for autonomous counters of a plurality of cpu's or the like
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JPH0351002B2 true JPH0351002B2 (ja) 1991-08-05

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