JPS6131492B2 - - Google Patents
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- Publication number
- JPS6131492B2 JPS6131492B2 JP55169241A JP16924180A JPS6131492B2 JP S6131492 B2 JPS6131492 B2 JP S6131492B2 JP 55169241 A JP55169241 A JP 55169241A JP 16924180 A JP16924180 A JP 16924180A JP S6131492 B2 JPS6131492 B2 JP S6131492B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- central processing
- processing unit
- signal
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
この発明は、演算装置のバツクアツプ方式に関
するものである。
するものである。
従来この種バツクアツプ方式にもとづく演算装
置として第１図に示すものがあつた。同図におい
て、１はバツクアツプされる中央処理装置（以下
CPUと略称する）、２はバツクアツプするCPU、
３はプログラムもしくはデータの記憶されるメモ
リ部、４は入出力部（以下IOと略称する）、５，
６，７は信号バス、８はバス切換装置である。
置として第１図に示すものがあつた。同図におい
て、１はバツクアツプされる中央処理装置（以下
CPUと略称する）、２はバツクアツプするCPU、
３はプログラムもしくはデータの記憶されるメモ
リ部、４は入出力部（以下IOと略称する）、５，
６，７は信号バス、８はバス切換装置である。
つぎに動作について説明する。CPU１が正常
時においては、バス切換装置８はバス５とバス６
とを接続し、バス７を切り離している。ここで、
CPU１がエラー状態になると、バス切換装置８
はバス７とバス５とを接続し、バス６を切り離す
ため、バツクアツプ用CPU２が動作を始めるこ
とになる。
時においては、バス切換装置８はバス５とバス６
とを接続し、バス７を切り離している。ここで、
CPU１がエラー状態になると、バス切換装置８
はバス７とバス５とを接続し、バス６を切り離す
ため、バツクアツプ用CPU２が動作を始めるこ
とになる。
従来のバツクアツプ方式は以上のように構成さ
れているので、バスが複雑となり、バス切換装置
が必要となる点で、コスト高になるという欠点が
あつた。
れているので、バスが複雑となり、バス切換装置
が必要となる点で、コスト高になるという欠点が
あつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、中央処理装置間の
信号により各中央処理装置の共通バスに対しての
接続が有効か否かを決めるようにして、構成の簡
略化を図り得る演算装置のバツクアツプ方式を提
供することを目的としている。
去するためになされたもので、中央処理装置間の
信号により各中央処理装置の共通バスに対しての
接続が有効か否かを決めるようにして、構成の簡
略化を図り得る演算装置のバツクアツプ方式を提
供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第２図はこの発明の方式にもとづいた演算装
置のブロツク構成図で、第１図と同一部所には同
一番号を付して説明を省略する。第３図はバス切
換用信号の１回路例を示すものである。第２図、
第３図において、１０はCPU１のエラー信号、
１１，２１はインバートゲート、１２，２２はオ
ープンコレクタ出力のNANDゲート、１３，２
３，１４，２４はプルアツプ用抵抗、１５，２５
はオアゲート、１６，２６はアンドゲート、１７
はCPU１のバスを有効にするか高抵抗にするか
を決めるため合信号、１８，２８はオールタネイ
トスイツチで、一端はOVにつながつており、ス
イツチ１８はオフ、スイツチ２８はオンである。
２０はCPU２のエラー信号、２７はCPU２のバ
スを有効にするか高抵抗にするかを決めるための
信号、２９はバス切換用信号であり、CPU１と
CPU２はスイツチの設定の仕方が異なるだけで
ある。これらにより、各CPU１，２のバス５に
対する接続が有効か否かの決定手段１００，２０
０が構成されている。
る。第２図はこの発明の方式にもとづいた演算装
置のブロツク構成図で、第１図と同一部所には同
一番号を付して説明を省略する。第３図はバス切
換用信号の１回路例を示すものである。第２図、
第３図において、１０はCPU１のエラー信号、
１１，２１はインバートゲート、１２，２２はオ
ープンコレクタ出力のNANDゲート、１３，２
３，１４，２４はプルアツプ用抵抗、１５，２５
はオアゲート、１６，２６はアンドゲート、１７
はCPU１のバスを有効にするか高抵抗にするか
を決めるため合信号、１８，２８はオールタネイ
トスイツチで、一端はOVにつながつており、ス
イツチ１８はオフ、スイツチ２８はオンである。
２０はCPU２のエラー信号、２７はCPU２のバ
スを有効にするか高抵抗にするかを決めるための
信号、２９はバス切換用信号であり、CPU１と
CPU２はスイツチの設定の仕方が異なるだけで
ある。これらにより、各CPU１，２のバス５に
対する接続が有効か否かの決定手段１００，２０
０が構成されている。
つぎに動作について説明する。CPU１が正常
なとき、エラー信号１０は“Ｌ”スイツチ１８は
オフ、スイツチ２８はオンであるので、CPU１
のバス有効信号１７は“Ｈ”、CPU２のバス有効
信号２７は“Ｌ”となり、第２図においてCPU
２がバスとは切り離されていてCPU１はメモリ
部３とIO４と接続されることになる。
なとき、エラー信号１０は“Ｌ”スイツチ１８は
オフ、スイツチ２８はオンであるので、CPU１
のバス有効信号１７は“Ｈ”、CPU２のバス有効
信号２７は“Ｌ”となり、第２図においてCPU
２がバスとは切り離されていてCPU１はメモリ
部３とIO４と接続されることになる。
CPU１がエラー状態に変わつたとき、CPU２
がエラーでないとすると、CPU１のエラー信号
１０は“Ｈ”、CPU２のエラー信号２０は“Ｌ”
であるので、バス有効信号１７は“Ｌ”、バス有
効信号２７は“Ｈ”となり、第２図において
CPU１がバスと切り離され、代わりにCPU２が
メモリ部３とIO４にと接続されることになる。
がエラーでないとすると、CPU１のエラー信号
１０は“Ｈ”、CPU２のエラー信号２０は“Ｌ”
であるので、バス有効信号１７は“Ｌ”、バス有
効信号２７は“Ｈ”となり、第２図において
CPU１がバスと切り離され、代わりにCPU２が
メモリ部３とIO４にと接続されることになる。
次に３台のCPUでバツクアツプする例を第４
図で説明する。第４図は全体の接続を示すブロツ
ク図、第５図はバス切換用の回路例である。１，
２，９はCPU、１０，２０，９０はそれぞれ
CPU１，CPU２，CPU９のエラー信号、１１，
２１，９１はインバートゲート、１６，２６，９
６はアンドゲート、１７，２７，９７はそれぞれ
CPU１，CPU２，CPU９のバスを有効するか高
抵抗にするかを決める信号である。１００，２０
０，９００は各CPU１，２，９におけるバス有
効決定手段である。
図で説明する。第４図は全体の接続を示すブロツ
ク図、第５図はバス切換用の回路例である。１，
２，９はCPU、１０，２０，９０はそれぞれ
CPU１，CPU２，CPU９のエラー信号、１１，
２１，９１はインバートゲート、１６，２６，９
６はアンドゲート、１７，２７，９７はそれぞれ
CPU１，CPU２，CPU９のバスを有効するか高
抵抗にするかを決める信号である。１００，２０
０，９００は各CPU１，２，９におけるバス有
効決定手段である。
初期状態では、CPU１，２，９ともエラーで
ないと仮定すると、信号１０，２０，９０は共に
“Ｌ”であり、バス有効信号は１７のみが“Ｈ”
となり信号２７および９７は“Ｌ”である。この
ため、第４図においてCPU１がメモリ部３とIO
４に接続されることになる。ここでCPU１がエ
ラーになると、CPU１は切り離され、CPU２が
メモリ部３とIO４に接続される。同様にCPU２
もエラーになると、CPU９がメモリ部３とIO４
に接続されることになる。
ないと仮定すると、信号１０，２０，９０は共に
“Ｌ”であり、バス有効信号は１７のみが“Ｈ”
となり信号２７および９７は“Ｌ”である。この
ため、第４図においてCPU１がメモリ部３とIO
４に接続されることになる。ここでCPU１がエ
ラーになると、CPU１は切り離され、CPU２が
メモリ部３とIO４に接続される。同様にCPU２
もエラーになると、CPU９がメモリ部３とIO４
に接続されることになる。
なお、上記実施例ではCPUが２台と３台の例
を示したがそれ以上あつてもよく、またCPUと
メモリが一体化した構成であつてもよい。
を示したがそれ以上あつてもよく、またCPUと
メモリが一体化した構成であつてもよい。
以上のように、この発明によれば、各中央処理
装置を共通バス上に設置して各処理装置間の信号
によりバスに対しての接続が有効か否かを決定さ
せるようにしたから、構成が簡略化され、しかも
多数段のバツクアツプシステムを容易かつ安価に
組むことができる効果がある。
装置を共通バス上に設置して各処理装置間の信号
によりバスに対しての接続が有効か否かを決定さ
せるようにしたから、構成が簡略化され、しかも
多数段のバツクアツプシステムを容易かつ安価に
組むことができる効果がある。
第１図は従来のバツクアツプ方式にもとづいた
演算装置のブロツク図、第２図はこの発明のバツ
クアツプ方式にもとづいた演算装置の一例を示す
ブロツク図、第３図は第２図に対応したバス切換
の回路、第４図は他の実施例を示すブロツク図、
第５図は第４図に対応したバス切換の回路であ
る。 １……バツクアツプされる中央処理装置、２，
９……バツクアツプ用中央処理装置、３……メモ
リ部、４……入出力部、５……バス、１０，２
０，９０……エラー信号、１７，２７，９７……
バス有効信号、１００，２００，９００……バス
接続有効か否かの決定手段。図中、同一符号は同
一または相当部分を示す。
演算装置のブロツク図、第２図はこの発明のバツ
クアツプ方式にもとづいた演算装置の一例を示す
ブロツク図、第３図は第２図に対応したバス切換
の回路、第４図は他の実施例を示すブロツク図、
第５図は第４図に対応したバス切換の回路であ
る。 １……バツクアツプされる中央処理装置、２，
９……バツクアツプ用中央処理装置、３……メモ
リ部、４……入出力部、５……バス、１０，２
０，９０……エラー信号、１７，２７，９７……
バス有効信号、１００，２００，９００……バス
接続有効か否かの決定手段。図中、同一符号は同
一または相当部分を示す。
Claims (1)
- １ １つの中央処理装置に対して少なくとも１つ
のバツクアツプ用中央処理装置を設けた演算装置
のバツクアツプ方式において、各中央処理装置を
メモリ部と入出力部に対して共通のバス上に設置
すると共に、上位の中央処理装置のエラー信号を
導入し、該エラー信号と自身のエラー信号の反転
信号との論理積出力により当該中央処理装置を共
通バスに接続するようにしたことを特徴とする演
算装置のバツクアツプ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55169241A JPS5793455A (en) | 1980-11-28 | 1980-11-28 | Backup system for operating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55169241A JPS5793455A (en) | 1980-11-28 | 1980-11-28 | Backup system for operating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793455A JPS5793455A (en) | 1982-06-10 |
| JPS6131492B2 true JPS6131492B2 (ja) | 1986-07-21 |
Family
ID=15882852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55169241A Granted JPS5793455A (en) | 1980-11-28 | 1980-11-28 | Backup system for operating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793455A (ja) |
-
1980
- 1980-11-28 JP JP55169241A patent/JPS5793455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793455A (en) | 1982-06-10 |
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