JPS6227405B2 - - Google Patents
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- Publication number
- JPS6227405B2 JPS6227405B2 JP56071908A JP7190881A JPS6227405B2 JP S6227405 B2 JPS6227405 B2 JP S6227405B2 JP 56071908 A JP56071908 A JP 56071908A JP 7190881 A JP7190881 A JP 7190881A JP S6227405 B2 JPS6227405 B2 JP S6227405B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- expansion
- ram
- rom
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
本発明はシーケンスプログラムメモリとして所
定容量の基本RAMと増設メモリユニツト用スペ
ースを有するシーケンス制御装置における前記増
設メモリユニツト用スペースに、増設用RAMユ
ニツト又は増設用ROMユニツトのいずれのメモ
リユニツトを追加増設しても、その追加された増
設メモリユニツトがRAMユニツトかROMユニツ
トかを検出して前記増設用RAMユニツト又は増
設用ROMユニツトのいずれでも選択（アドレス
可能な状態に設定）できるようにしたものであ
る。
定容量の基本RAMと増設メモリユニツト用スペ
ースを有するシーケンス制御装置における前記増
設メモリユニツト用スペースに、増設用RAMユ
ニツト又は増設用ROMユニツトのいずれのメモ
リユニツトを追加増設しても、その追加された増
設メモリユニツトがRAMユニツトかROMユニツ
トかを検出して前記増設用RAMユニツト又は増
設用ROMユニツトのいずれでも選択（アドレス
可能な状態に設定）できるようにしたものであ
る。
従来、シーケンスプログラムメモリにRAMを
使用するかROMを使用するかは、第１図に示す
ように、切替スイツチ１による切替え操作により
定められる構成となつていた。すなわち、切替ス
イツチ１をRAM側にするとRAM選択信号Ａが
“Ｌ”レベルになり、基本RAM２が選択される。
また、この時、増設メモリユニツト用スペース３
に増設用RAMユニツト４が増設されているとき
は、このRAMユニツト４も同時に選択される。
一方、切替スイツチ１をROM側にすると、ROM
選択信号Ｂが“Ｌ”レベルになり、増設メモリユ
ニツト用スペース３に増設用ROMユニツト５を
増設しておくと、該増設用ROMユニツト５が選
択される。この時、基本RAM２は選択されな
い。すなわち、RAMからROMに切替わる。
使用するかROMを使用するかは、第１図に示す
ように、切替スイツチ１による切替え操作により
定められる構成となつていた。すなわち、切替ス
イツチ１をRAM側にするとRAM選択信号Ａが
“Ｌ”レベルになり、基本RAM２が選択される。
また、この時、増設メモリユニツト用スペース３
に増設用RAMユニツト４が増設されているとき
は、このRAMユニツト４も同時に選択される。
一方、切替スイツチ１をROM側にすると、ROM
選択信号Ｂが“Ｌ”レベルになり、増設メモリユ
ニツト用スペース３に増設用ROMユニツト５を
増設しておくと、該増設用ROMユニツト５が選
択される。この時、基本RAM２は選択されな
い。すなわち、RAMからROMに切替わる。
しかし、上記従来の切替スイツチによる
RAM，ROM切替方式に於ては、増設メモリユニ
ツトの交換以外に切替スイツチの操作が必要であ
り、操作忘れあるいは誤操作のおそれがあつた。
RAM，ROM切替方式に於ては、増設メモリユニ
ツトの交換以外に切替スイツチの操作が必要であ
り、操作忘れあるいは誤操作のおそれがあつた。
本発明は従来の方式に於ける上記の点を改善す
ることを目的としてなされたものであり、増設用
メモリユニツトの交換のみで、自動的にRAMか
らROM又はROMからRAMへの切替えも行われ
る構成としたことを特徴とするシーケンス制御装
置を提供するものである。
ることを目的としてなされたものであり、増設用
メモリユニツトの交換のみで、自動的にRAMか
らROM又はROMからRAMへの切替えも行われ
る構成としたことを特徴とするシーケンス制御装
置を提供するものである。
第２図は本発明の一実施例の構成を示すブロツ
ク図である。
ク図である。
図に於て、１１は入出力インターフエース、１
２はCPU、１３はメモリ選択信号Ｃを出力する
デコーダ、１４はRAM，ROM自動切替回路、１
５はアドレスバス、１６はデータバスである。
２はCPU、１３はメモリ選択信号Ｃを出力する
デコーダ、１４はRAM，ROM自動切替回路、１
５はアドレスバス、１６はデータバスである。
以下、RAM，ROM自動切替回路１４の構成を
詳細に説明する。
詳細に説明する。
図に於て、１７は基本RAM、１８は増設メモ
リユニツト用スペースである。また、１９は増設
用RAMユニツト、２０は増設用ROMユニツトで
ある。
リユニツト用スペースである。また、１９は増設
用RAMユニツト、２０は増設用ROMユニツトで
ある。
増設メモリユニツト用スペース１８に増設メモ
リユニツトが増設されていない場合及び増設用
RAMユニツト１９が増設されている場合は、
RAM，ROM切替信号Ｄは“Ｈ”レベルになり
（増設用RAMユニツト１９のRAM，ROM判別端
子Ｇは電気的に浮いた状態となつている）、メモ
リ選択信号Ｃが“Ｈ”レベルのとき、ナンドゲー
ト２１の出力すなわちRAM選択信号Ｅが“Ｌ”
レベルになり、基本RAM１７及び、増設メモリ
ユニツト用スペース１８に増設用RAMユニツト
１９が増設されている場合は該RAMユニツト１
９も同時に選択される。
リユニツトが増設されていない場合及び増設用
RAMユニツト１９が増設されている場合は、
RAM，ROM切替信号Ｄは“Ｈ”レベルになり
（増設用RAMユニツト１９のRAM，ROM判別端
子Ｇは電気的に浮いた状態となつている）、メモ
リ選択信号Ｃが“Ｈ”レベルのとき、ナンドゲー
ト２１の出力すなわちRAM選択信号Ｅが“Ｌ”
レベルになり、基本RAM１７及び、増設メモリ
ユニツト用スペース１８に増設用RAMユニツト
１９が増設されている場合は該RAMユニツト１
９も同時に選択される。
一方、増設メモリユニツト用スペース１８に増
設用ROMユニツト２０が増設されている場合
は、増設用ROMユニツト２０のRAM，ROM判
別端子Ｈが“Ｌ”レベル（GND）に接続されて
いるので、RAM，ROM切替信号Ｄは“Ｌ”レベ
ルになり、メモリ選択信号Ｃが“Ｈ”レベルのと
き、ナンドゲート２２の出力すなわちROM選択
信号Ｆが“Ｌ”レベルになり、増設用ROMユニ
ツト２０のみが選択される。なお、２３はインバ
ータである。
設用ROMユニツト２０が増設されている場合
は、増設用ROMユニツト２０のRAM，ROM判
別端子Ｈが“Ｌ”レベル（GND）に接続されて
いるので、RAM，ROM切替信号Ｄは“Ｌ”レベ
ルになり、メモリ選択信号Ｃが“Ｈ”レベルのと
き、ナンドゲート２２の出力すなわちROM選択
信号Ｆが“Ｌ”レベルになり、増設用ROMユニ
ツト２０のみが選択される。なお、２３はインバ
ータである。
以上説明したように、本発明によれば、シーケ
ンスプログラムメモリとして所定容量の基本
RAMを備え、更に、増設用RAMユニツト又は増
設用ROMユニツトが増設される増設メモリユニ
ツト用スペースを有するシーケンス制御装置に於
て、RAMユニツトとROMユニツトを区別するた
めの識別手段を夫々備えた前記増設用RAMユニ
ツト１９及び増設用ROMユニツト２０と、上記
増設メモリユニツト用スペース１８に、上記増設
用RAMユニツト又は増設用ROMユニツトが増設
されたとき、前記ユニツトの識別手段をして増設
されたユニツトが増設用RAMユニツトか増設用
ROMユニツトかを検出して切換信号Ｄを出力す
る検出回路と、前記検出回路の増設用RAMユニ
ツトの切換信号に応答して基本RAMと増設用
RAMユニツトを同時に選択（アドレス可能な状
態に設定）する第１の制御回路手段（ナンドゲー
ト２１）と、前記検出回路の増設用ROMユニツ
トの検出信号に応答して増設用ROMユニツトの
みを選択する第２の制御回路手段（ナンドゲート
２２）とを設けたものであり、増設メモリユニツ
ト用スペースに、増設メモリユニツトとして増設
用RAMユニツト又は増設用ROMユニツトのいず
れを増設しても自動的にメモリユニツトの切替が
上記検出回路と第１及び第２の制御回路手段をし
て行われるので、従来のような切替スイツチの操
作は不要となり、操作がより簡単になると共に上
記スイツチの操作忘れ、誤操作等に基づくトラブ
ルの発生も完全に防止することができるものであ
る。
ンスプログラムメモリとして所定容量の基本
RAMを備え、更に、増設用RAMユニツト又は増
設用ROMユニツトが増設される増設メモリユニ
ツト用スペースを有するシーケンス制御装置に於
て、RAMユニツトとROMユニツトを区別するた
めの識別手段を夫々備えた前記増設用RAMユニ
ツト１９及び増設用ROMユニツト２０と、上記
増設メモリユニツト用スペース１８に、上記増設
用RAMユニツト又は増設用ROMユニツトが増設
されたとき、前記ユニツトの識別手段をして増設
されたユニツトが増設用RAMユニツトか増設用
ROMユニツトかを検出して切換信号Ｄを出力す
る検出回路と、前記検出回路の増設用RAMユニ
ツトの切換信号に応答して基本RAMと増設用
RAMユニツトを同時に選択（アドレス可能な状
態に設定）する第１の制御回路手段（ナンドゲー
ト２１）と、前記検出回路の増設用ROMユニツ
トの検出信号に応答して増設用ROMユニツトの
みを選択する第２の制御回路手段（ナンドゲート
２２）とを設けたものであり、増設メモリユニツ
ト用スペースに、増設メモリユニツトとして増設
用RAMユニツト又は増設用ROMユニツトのいず
れを増設しても自動的にメモリユニツトの切替が
上記検出回路と第１及び第２の制御回路手段をし
て行われるので、従来のような切替スイツチの操
作は不要となり、操作がより簡単になると共に上
記スイツチの操作忘れ、誤操作等に基づくトラブ
ルの発生も完全に防止することができるものであ
る。
第１図及び第２図はブロツク図である。
符号、１１……入出力インターフエース、１２
……CPU、１３……デコーダ、１４……RAM，
ROM自動切替回路、１５……アドレスバス、１
６……データバス、１７……基本RAM、１８…
…増設メモリユニツト用スペース、１９……増設
用RAMユニツト、２０……増設用ROMユニツ
ト、２１，２２……ナンドゲート、２３……イン
バータ。
……CPU、１３……デコーダ、１４……RAM，
ROM自動切替回路、１５……アドレスバス、１
６……データバス、１７……基本RAM、１８…
…増設メモリユニツト用スペース、１９……増設
用RAMユニツト、２０……増設用ROMユニツ
ト、２１，２２……ナンドゲート、２３……イン
バータ。
Claims (1)
- 【特許請求の範囲】 １ シーケンスプログラムメモリとして所定容量
の基本RAMを備え、更に、増設用RAMユニツト
又は増設用ROMユニツトが増設される増設メモ
リユニツト用スペースを有するシーケンス制御装
置に於て、 RAMユニツトとROMユニツトを区別するため
の識別手段を夫々備えた前記増設用RAMユニツ
ト及び増設用ROMユニツトと、 上記増設メモリユニツト用スペースに、上記増
設用RAMユニツト又は増設用ROMユニツトが増
設されたとき、前記ユニツトの識別手段をして増
設されたユニツトが増設用RAMユニツトか増設
用ROMユニツトかを検出して切換信号を出力す
る検出回路と、 前記検出回路の増設用RAMユニツトの切換信
号に応答して基本RAMと増設用RAMユニツトを
同時に選択（アドレス可能な状態に設定）する第
１の制御回路手段と、 前記検出回路の増設用ROMユニツトの検出信
号に応答して増設用ROMユニツトのみを選択す
る第２の制御回路手段、 とを設けたことを特徴とするシーケンス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190881A JPS57185507A (en) | 1981-05-11 | 1981-05-11 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190881A JPS57185507A (en) | 1981-05-11 | 1981-05-11 | Sequence controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185507A JPS57185507A (en) | 1982-11-15 |
| JPS6227405B2 true JPS6227405B2 (ja) | 1987-06-15 |
Family
ID=13474105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190881A Granted JPS57185507A (en) | 1981-05-11 | 1981-05-11 | Sequence controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185507A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149509A (ja) * | 1983-02-10 | 1984-08-27 | Toshiba Corp | プログラマブルコントロ−ラ |
| JPS6181306U (ja) * | 1984-10-31 | 1986-05-30 | ||
| JPS6261102A (ja) * | 1985-09-11 | 1987-03-17 | Yaskawa Electric Mfg Co Ltd | プログラマブルコントロ−ラのプログラム実行方法 |
| JPS6391758A (ja) * | 1986-10-03 | 1988-04-22 | Sharp Corp | 携帯用電子計算機システム |
| JP2009193232A (ja) * | 2008-02-13 | 2009-08-27 | Seiko Epson Corp | メモリ制御装置、及び印刷装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599604A (en) * | 1979-01-24 | 1980-07-29 | Toshiba Electric Equip Corp | Load control unit |
-
1981
- 1981-05-11 JP JP7190881A patent/JPS57185507A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599604A (en) * | 1979-01-24 | 1980-07-29 | Toshiba Electric Equip Corp | Load control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185507A (en) | 1982-11-15 |
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