JPH0749737A - スイッチマトリクス入力インターフェース回路 - Google Patents
スイッチマトリクス入力インターフェース回路Info
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- JPH0749737A JPH0749737A JP5213544A JP21354493A JPH0749737A JP H0749737 A JPH0749737 A JP H0749737A JP 5213544 A JP5213544 A JP 5213544A JP 21354493 A JP21354493 A JP 21354493A JP H0749737 A JPH0749737 A JP H0749737A
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Abstract
(57)【要約】
【目的】 スイッチの接点短絡検出を可能とし、マトリ
クス状の何処のスイッチ接点が短絡状態に陥った場合に
於いても全てのスイッチ操作を可能とする。 【構成】 スイッチマトリクス入力インターフェース回
路は、外部からのスイッチ入力情報を2系の接点信号と
して出力するスイッチマトリクス回路17と、スイッチ
マトリクス回路17と接続されてこのスイッチマトリク
ス回路17からの接点信号情報を受け取り、CPU1と
の間でデータのやり取りを行うスイッチ入力用コントロ
ーラ2とで構成する。スイッチ入力用コントローラ2に
は、2系の接点信号入力を可能とするリターンライン6
と接点信号異常を検出するスイッチ状態監視回路8を組
み込むことにより、片系異常時にはコントロール・ロジ
ック4の命令により回線切替回路10の制御を行うと共
にCPU1が読み込み可能な異常ステータス情報を格納
するステータス・ロジック13を有する。
クス状の何処のスイッチ接点が短絡状態に陥った場合に
於いても全てのスイッチ操作を可能とする。 【構成】 スイッチマトリクス入力インターフェース回
路は、外部からのスイッチ入力情報を2系の接点信号と
して出力するスイッチマトリクス回路17と、スイッチ
マトリクス回路17と接続されてこのスイッチマトリク
ス回路17からの接点信号情報を受け取り、CPU1と
の間でデータのやり取りを行うスイッチ入力用コントロ
ーラ2とで構成する。スイッチ入力用コントローラ2に
は、2系の接点信号入力を可能とするリターンライン6
と接点信号異常を検出するスイッチ状態監視回路8を組
み込むことにより、片系異常時にはコントロール・ロジ
ック4の命令により回線切替回路10の制御を行うと共
にCPU1が読み込み可能な異常ステータス情報を格納
するステータス・ロジック13を有する。
Description
【0001】
【産業上の利用分野】本発明は、マイコンシステムへの
データ入力の基本となるスイッチマトリクス入力インタ
ーフェース回路に関するものである。
データ入力の基本となるスイッチマトリクス入力インタ
ーフェース回路に関するものである。
【0002】
【従来の技術】従来のスイッチ入力インターフェース回
路は、外部入力情報媒体であるスイッチの接点をマトリ
クス状に配置し、このマトリクス状に配置したスイッチ
の接点入力情報を読み込むことにより、そのスイッチに
対する入力情報をCPUに知らせ、対応する割り込み処
理をさせていた。
路は、外部入力情報媒体であるスイッチの接点をマトリ
クス状に配置し、このマトリクス状に配置したスイッチ
の接点入力情報を読み込むことにより、そのスイッチに
対する入力情報をCPUに知らせ、対応する割り込み処
理をさせていた。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
スイッチ入力インターフェース回路では、外部からの入
力情報媒体であるスイッチ接点の絶縁劣化及び機構的不
良に於ける接点短絡の検出が不可能であり、マトリクス
状に配置されたスイッチの接点がひとつでも短絡状態を
起こした場合、短絡状態を起こしたスイッチ操作が利か
なくなると共に他のマトリクス状に配置された正常なス
イッチまでも操作不能状態を招いていた。そこで、本発
明は、スイッチの接点短絡検出を可能とすると共にスイ
ッチマトリクス回路に配置されたスイッチの何処の接点
が短絡状態に陥った場合に於いても全てのスイッチ操作
を可能とするものである。
スイッチ入力インターフェース回路では、外部からの入
力情報媒体であるスイッチ接点の絶縁劣化及び機構的不
良に於ける接点短絡の検出が不可能であり、マトリクス
状に配置されたスイッチの接点がひとつでも短絡状態を
起こした場合、短絡状態を起こしたスイッチ操作が利か
なくなると共に他のマトリクス状に配置された正常なス
イッチまでも操作不能状態を招いていた。そこで、本発
明は、スイッチの接点短絡検出を可能とすると共にスイ
ッチマトリクス回路に配置されたスイッチの何処の接点
が短絡状態に陥った場合に於いても全てのスイッチ操作
を可能とするものである。
【0004】
【課題を解決するための手段】本発明では、外部からの
入力情報を2系のスイッチ接点信号として出力する機能
を持つスイッチマトリクス回路と、このスイッチマトリ
クス回路と接続されてこのスイッチマトリクス回路から
の接点信号情報を受け取りCPUとの間でデータのやり
取りを行うスイッチ入力用コントローラとで構成する。
このスイッチ入力用コントローラには、スイッチマトリ
クス回路からの2系の接点信号の入力を可能とするリタ
ーン・ラインと、このリターン・ラインに入力される接
点信号を監視・異常検出するスイッチ状態監視回路と、
その異常検出内容を格納しCPUが読み込み可能とする
ステータスレジスタと、片系リターン・ラインに入力さ
れる接点信号の異常時に回線切替制御を行う制御ロジッ
クと、リターン・ライン回線の回線切替を行う切替回路
を設ける。
入力情報を2系のスイッチ接点信号として出力する機能
を持つスイッチマトリクス回路と、このスイッチマトリ
クス回路と接続されてこのスイッチマトリクス回路から
の接点信号情報を受け取りCPUとの間でデータのやり
取りを行うスイッチ入力用コントローラとで構成する。
このスイッチ入力用コントローラには、スイッチマトリ
クス回路からの2系の接点信号の入力を可能とするリタ
ーン・ラインと、このリターン・ラインに入力される接
点信号を監視・異常検出するスイッチ状態監視回路と、
その異常検出内容を格納しCPUが読み込み可能とする
ステータスレジスタと、片系リターン・ラインに入力さ
れる接点信号の異常時に回線切替制御を行う制御ロジッ
クと、リターン・ライン回線の回線切替を行う切替回路
を設ける。
【0005】
【作用】本発明によるスイッチマトリクス入力インター
フェース回路では、入力情報媒体であるスイッチの接点
信号を監視することにより接点短絡検出を可能とするほ
か、スイッチマトリクス回路に配置されたスイッチの何
処の接点が短絡状態に陥った場合に於いても、2系化し
てあるスイッチマトリクス回路の回線切替制御を行うこ
とにより、スイッチ操作不能状態を招くことなく全ての
スイッチ操作を受け付け、そのスイッチに対応する割り
込み処理をCPUに実行させることが出来、システムの
信頼性向上となる。
フェース回路では、入力情報媒体であるスイッチの接点
信号を監視することにより接点短絡検出を可能とするほ
か、スイッチマトリクス回路に配置されたスイッチの何
処の接点が短絡状態に陥った場合に於いても、2系化し
てあるスイッチマトリクス回路の回線切替制御を行うこ
とにより、スイッチ操作不能状態を招くことなく全ての
スイッチ操作を受け付け、そのスイッチに対応する割り
込み処理をCPUに実行させることが出来、システムの
信頼性向上となる。
【0006】
【実施例】図1に本発明に於ける一実施例の構成を示
す。
す。
【0007】CPU1は、スイッチ入力に対応する割り
込み処理を実行するほか、スイッチ入力用コントローラ
2の状態を定周期的に監視し、異常時には制御コマンド
・外部メッセージを出力する。スイッチ入力用コントロ
ーラ2は、何かスイッチ操作が行われた時のみCPU1
に対して、そのスイッチに対応する割り込み動作要求信
号を出力するほか、スイッチ情報及び状態を監視・格納
する部分であり、I/Oコントロール3、タイミング/
制御ロジック4、走査カウンタ5、リターン・ライン
6、スイッチ状態監視回路8、回線切替回路10、デバ
ウンス制御回路11、スイッチ入力バッファ12、ステ
ータス・ロジック13から構成され、それらが内部デー
タバスによって接続されている。I/Oコントロール3
は、CPU1と双方向間データ通信のやり取りを行う部
分であり、CPU1とは外部データバス14によって接
続されている。
込み処理を実行するほか、スイッチ入力用コントローラ
2の状態を定周期的に監視し、異常時には制御コマンド
・外部メッセージを出力する。スイッチ入力用コントロ
ーラ2は、何かスイッチ操作が行われた時のみCPU1
に対して、そのスイッチに対応する割り込み動作要求信
号を出力するほか、スイッチ情報及び状態を監視・格納
する部分であり、I/Oコントロール3、タイミング/
制御ロジック4、走査カウンタ5、リターン・ライン
6、スイッチ状態監視回路8、回線切替回路10、デバ
ウンス制御回路11、スイッチ入力バッファ12、ステ
ータス・ロジック13から構成され、それらが内部デー
タバスによって接続されている。I/Oコントロール3
は、CPU1と双方向間データ通信のやり取りを行う部
分であり、CPU1とは外部データバス14によって接
続されている。
【0008】タイミング/制御ロジック4はCPU1か
らの制御プログラムに基づいて、内部の各ブロックに制
御信号を送り動作を制御するほか、CLK端子より入力
されるクロックを分周しスイッチの走査信号タイムを作
り出す。走査カウンタ5は、電気信号線15で接続され
たスイッチマトリクス回路17に行走査信号を出力す
る。リターン・ライン6は、電気信号線16で接続され
たスイッチマトリクス回路17からスイッチ接点信号を
取り込むための2系ラインであり、リターン・ライン1
系7aとリターン・ライン2系7bからなる。スイッチ
状態監視回路8は、スイッチの接点状態を監視し異常を
検出する2系回路であり、スイッチ状態監視回路1系9
aとスイッチ状態監視回路2系9bからなる。
らの制御プログラムに基づいて、内部の各ブロックに制
御信号を送り動作を制御するほか、CLK端子より入力
されるクロックを分周しスイッチの走査信号タイムを作
り出す。走査カウンタ5は、電気信号線15で接続され
たスイッチマトリクス回路17に行走査信号を出力す
る。リターン・ライン6は、電気信号線16で接続され
たスイッチマトリクス回路17からスイッチ接点信号を
取り込むための2系ラインであり、リターン・ライン1
系7aとリターン・ライン2系7bからなる。スイッチ
状態監視回路8は、スイッチの接点状態を監視し異常を
検出する2系回路であり、スイッチ状態監視回路1系9
aとスイッチ状態監視回路2系9bからなる。
【0009】回線切替回路10は、スイッチマトリクス
回路17の片系に異常が発生した場合、制御ロジック4
からの命令により正常なもう一方の回路に回線切替を行
う。デバウンス制御回路11は、スイッチのチャタリン
グ影響を取り除き、スイッチが間違いなく押されている
ことを認識した場合のみ、入力情報をコード化し、スイ
ッチ入力バッファ12に格納するほか、2つ以上のスイ
ッチ接点入力情報があった場合の無効入力処理を行う。
ステータス・ロジック13は、スイッチ入力があった場
合にCPU1に対して割り込み要求信号を出力するほ
か、ステータスレジスタ13aを持ち、スイッチ状態監
視回路8が異常を検出した場合にはエラー・フラグをセ
ットする。
回路17の片系に異常が発生した場合、制御ロジック4
からの命令により正常なもう一方の回路に回線切替を行
う。デバウンス制御回路11は、スイッチのチャタリン
グ影響を取り除き、スイッチが間違いなく押されている
ことを認識した場合のみ、入力情報をコード化し、スイ
ッチ入力バッファ12に格納するほか、2つ以上のスイ
ッチ接点入力情報があった場合の無効入力処理を行う。
ステータス・ロジック13は、スイッチ入力があった場
合にCPU1に対して割り込み要求信号を出力するほ
か、ステータスレジスタ13aを持ち、スイッチ状態監
視回路8が異常を検出した場合にはエラー・フラグをセ
ットする。
【0010】スイッチマトリクス回路17は、図2のよ
うに走査カウンタ5からスイッチマトリクス回路17へ
走査信号を出力するための電気信号線15である行走査
信号ラインSL0〜SL3とスイッチの接点信号をスイ
ッチマトリクス回路17からリターン・ライン6へ入力
するための電気信号線16である列信号入力ラインRL
0〜RL3との各交点にa接点スイッチを接続して、ス
イッチのマトリクス化を実現すると共にスイッチマトリ
クス回路1系18aとスイッチマトリクス回路2系18
bの2系列回路を構成する。
うに走査カウンタ5からスイッチマトリクス回路17へ
走査信号を出力するための電気信号線15である行走査
信号ラインSL0〜SL3とスイッチの接点信号をスイ
ッチマトリクス回路17からリターン・ライン6へ入力
するための電気信号線16である列信号入力ラインRL
0〜RL3との各交点にa接点スイッチを接続して、ス
イッチのマトリクス化を実現すると共にスイッチマトリ
クス回路1系18aとスイッチマトリクス回路2系18
bの2系列回路を構成する。
【0011】ここで、スイッチマトリクス回路1系18
aとスイッチマトリクス回路2系18bの各交点に使用
するa接点スイッチには、図3のような接点1aと接点
2aからなり、スイッチの押下操作を行うと接点1aと
接点2aの2極のa接点が同時にON状態となる押釦ス
イッチSW1及びSW1と同型同仕様の押釦スイッチS
W2〜SW16を使用する。そして、この押釦スイッチ
の押下操作を行うと、リターン・ライン1系7aに入力
される列信号入力ラインRL0〜RL3の接点信号とリ
ターン・ライン2系7bに入力される列信号入力ライン
RL0〜RL3の接点信号とが同一信号となるようにす
るために、押釦スイッチSW1の接点1aをスイッチマ
トリクス回路1系18aの行走査信号ラインSL0と列
信号入力ラインRL0との交点に、接点2aをスイッチ
マトリクス回路2系18bの行走査信号ラインSL0と
列信号入力ラインRL0との交点に接続し、押釦スイッ
チSW2〜SW16の接点1aと接点2aを押釦スイッ
チSW1と同様にそれぞれの行走査信号ラインSLと列
信号入力ラインRLとの交点に接続してスイッチマトリ
クス回路16を構成することにより、外部からの入力情
報である押釦スイッチSW1〜SW16の情報を2系の
接点信号として出力する。
aとスイッチマトリクス回路2系18bの各交点に使用
するa接点スイッチには、図3のような接点1aと接点
2aからなり、スイッチの押下操作を行うと接点1aと
接点2aの2極のa接点が同時にON状態となる押釦ス
イッチSW1及びSW1と同型同仕様の押釦スイッチS
W2〜SW16を使用する。そして、この押釦スイッチ
の押下操作を行うと、リターン・ライン1系7aに入力
される列信号入力ラインRL0〜RL3の接点信号とリ
ターン・ライン2系7bに入力される列信号入力ライン
RL0〜RL3の接点信号とが同一信号となるようにす
るために、押釦スイッチSW1の接点1aをスイッチマ
トリクス回路1系18aの行走査信号ラインSL0と列
信号入力ラインRL0との交点に、接点2aをスイッチ
マトリクス回路2系18bの行走査信号ラインSL0と
列信号入力ラインRL0との交点に接続し、押釦スイッ
チSW2〜SW16の接点1aと接点2aを押釦スイッ
チSW1と同様にそれぞれの行走査信号ラインSLと列
信号入力ラインRLとの交点に接続してスイッチマトリ
クス回路16を構成することにより、外部からの入力情
報である押釦スイッチSW1〜SW16の情報を2系の
接点信号として出力する。
【0012】以上のような構成に於いて、スイッチ接点
が正常状態に於けるスイッチ入力からCPU1割り込み
処理までのデータの流れを下記に示す。
が正常状態に於けるスイッチ入力からCPU1割り込み
処理までのデータの流れを下記に示す。
【0013】走査カウンタ5は、図4のように初めは行
走査信号ラインSL0へ0(Lレベル)出力し、行走査
信号ラインSL1〜SL3へは111(Hレベル)出力
する。次に行走査信号ラインSL1へ0出力し、行走査
信号ラインSL0・SL2・SL3へは111出力す
る。以下同様に行走査信号ラインSL3へ0出力するま
でを1サイクルとする行走査信号を電気信号線15を通
してスイッチマトリクス回路17へ出力し続ける。ここ
で、スイッチマトリクス回路17に配置された押釦スイ
ッチSW1を図4のA点で押下操作すると、押釦スイッ
チSW1の接点1aと接点2aとが同時にON状態とな
り、列信号入力ラインRL0は行走査信号ラインSL0
と電気的につながり、列信号ラインRL1〜RL3は、
押釦スイッチSW2〜SW16の押下操作をしない限り
行走査信号ラインSL0〜SL3とは電気的につながら
ないため、図4のように走査カウンタ5からの行走査信
号は、列信号入力ラインRL0のみSL0信号が現れ、
列信号入力ラインRL1〜RL3には何も現れない。
走査信号ラインSL0へ0(Lレベル)出力し、行走査
信号ラインSL1〜SL3へは111(Hレベル)出力
する。次に行走査信号ラインSL1へ0出力し、行走査
信号ラインSL0・SL2・SL3へは111出力す
る。以下同様に行走査信号ラインSL3へ0出力するま
でを1サイクルとする行走査信号を電気信号線15を通
してスイッチマトリクス回路17へ出力し続ける。ここ
で、スイッチマトリクス回路17に配置された押釦スイ
ッチSW1を図4のA点で押下操作すると、押釦スイッ
チSW1の接点1aと接点2aとが同時にON状態とな
り、列信号入力ラインRL0は行走査信号ラインSL0
と電気的につながり、列信号ラインRL1〜RL3は、
押釦スイッチSW2〜SW16の押下操作をしない限り
行走査信号ラインSL0〜SL3とは電気的につながら
ないため、図4のように走査カウンタ5からの行走査信
号は、列信号入力ラインRL0のみSL0信号が現れ、
列信号入力ラインRL1〜RL3には何も現れない。
【0014】ここで、列信号入力ラインRL0に現れる
押釦スイッチSW1の接点信号は、電気信号線16を通
してリターン・ライン1系7aとリターン・ライン2系
7bに同じように入力されるが、回線切替回路10の優
先回路初期設定をリターン・ライン1系7aに設定した
場合は、リターン・ライン2系7bに入力された接点信
号情報は破棄され、リターン・ライン1系7aに入力さ
れた接点信号情報のみ有効情報として回線切替回路10
を通してデバウンス制御回路11に引き渡される。デバ
ウンス制御回路11では、行走査信号ラインSL0〜S
L3と列信号入力ラインRL0〜RL3とをチェックし
て、間違いなく押釦スイッチSW1が押されていること
を確認してから、そのスイッチの行/列の情報をコード
化し、スイッチ入力バッファ12に格納する。スイッチ
入力バッファ12に1個でもスイッチコードが格納され
るとステータス・ロジック13よりCPU1に対する割
り込み動作要求信号を出力し、CPU1は、この割り込
み信号を受信次第、スイッチ入力バッファ12に対して
格納されているスイッチコードを読み取り、そのスイッ
チに対応する割り込み処理を実行する。
押釦スイッチSW1の接点信号は、電気信号線16を通
してリターン・ライン1系7aとリターン・ライン2系
7bに同じように入力されるが、回線切替回路10の優
先回路初期設定をリターン・ライン1系7aに設定した
場合は、リターン・ライン2系7bに入力された接点信
号情報は破棄され、リターン・ライン1系7aに入力さ
れた接点信号情報のみ有効情報として回線切替回路10
を通してデバウンス制御回路11に引き渡される。デバ
ウンス制御回路11では、行走査信号ラインSL0〜S
L3と列信号入力ラインRL0〜RL3とをチェックし
て、間違いなく押釦スイッチSW1が押されていること
を確認してから、そのスイッチの行/列の情報をコード
化し、スイッチ入力バッファ12に格納する。スイッチ
入力バッファ12に1個でもスイッチコードが格納され
るとステータス・ロジック13よりCPU1に対する割
り込み動作要求信号を出力し、CPU1は、この割り込
み信号を受信次第、スイッチ入力バッファ12に対して
格納されているスイッチコードを読み取り、そのスイッ
チに対応する割り込み処理を実行する。
【0015】次に、スイッチマトリクス回路16に配置
された押釦スイッチSW1〜SW16のスイッチ接点が
短絡状態に陥った場合に於いても正常なスイッチ入力処
理が実行される流れを下記に示す。
された押釦スイッチSW1〜SW16のスイッチ接点が
短絡状態に陥った場合に於いても正常なスイッチ入力処
理が実行される流れを下記に示す。
【0016】例えば、押釦スイッチSW1の接点1aが
短絡状態に陥った場合は、押釦スイッチSW1の押下操
作によるスイッチ接点のON・OFFに関係なく常にス
イッチ接点はON状態となり続けるため、列信号入力ラ
インRL0には、図5のように走査カウンタ5から行走
査信号ラインSL0へ出力される走査信号が現れると共
に列信号入力ラインRL0を通してリターン・ライン1
系7aに押釦スイッチSW1の接点信号として入力され
続ける。このため、デバウンス回路11では、短絡以後
の押釦スイッチSW1の操作認識が不可能となるほか、
2つ以上の押釦スイッチの同時入力をデバウンス回路1
1で無効としている場合に於いては、押釦スイッチSW
1以外の正常な押釦スイッチSW2〜SW16の押下操
作が行なわれ、その接点信号情報がリターン・ライン1
系7aを通して、デバウンス回路11に引き渡されたと
しても、押釦スイッチSW1の接点信号が異常入力され
続けている以上、デバウンス回路11では2つ以上のス
イッチが同時入力されたと認識してスイッチの入力情報
を受け付けない。
短絡状態に陥った場合は、押釦スイッチSW1の押下操
作によるスイッチ接点のON・OFFに関係なく常にス
イッチ接点はON状態となり続けるため、列信号入力ラ
インRL0には、図5のように走査カウンタ5から行走
査信号ラインSL0へ出力される走査信号が現れると共
に列信号入力ラインRL0を通してリターン・ライン1
系7aに押釦スイッチSW1の接点信号として入力され
続ける。このため、デバウンス回路11では、短絡以後
の押釦スイッチSW1の操作認識が不可能となるほか、
2つ以上の押釦スイッチの同時入力をデバウンス回路1
1で無効としている場合に於いては、押釦スイッチSW
1以外の正常な押釦スイッチSW2〜SW16の押下操
作が行なわれ、その接点信号情報がリターン・ライン1
系7aを通して、デバウンス回路11に引き渡されたと
しても、押釦スイッチSW1の接点信号が異常入力され
続けている以上、デバウンス回路11では2つ以上のス
イッチが同時入力されたと認識してスイッチの入力情報
を受け付けない。
【0017】そこで、スイッチ状態監視回路1系9aで
は、リターン・ライン1系7aの接点信号を監視して、
図5のように任意設定した走査サイクル時間T1以上リ
ターン・ライン1系7aに接点信号が現れている場合
は、マトリクス回路1系18aに配置されたスイッチの
接点異常として検出し、図6のステータスレジスタ13
aのD0にエラー・フラグ1を立てるほか、スイッチマ
トリクス回路2系18bに配置されたスイッチの接点に
異常が発生した場合は、スイッチ状態監視回路2系9b
に於いて、スイッチの接点異常を検出し、図6のステー
タスレジスタ13aのD1にエラー・フラグ1を立て
る。また、スイッチ状態監視回路8では、異常を検出し
たB時点以降も走査サイクル時間T1周期で図5のよう
にリターン・ライン6の接点信号を監視しているため、
スイッチ交換等により接点短絡が正常復帰し、リターン
・ライン6に接点信号が入力されなくなると、走査サイ
クル時間Tn周期後のC点に於いてこれを検出し、回路
が正常復旧したとしてステータスレジスタ13aのエラ
ー・フラグをクリアする。
は、リターン・ライン1系7aの接点信号を監視して、
図5のように任意設定した走査サイクル時間T1以上リ
ターン・ライン1系7aに接点信号が現れている場合
は、マトリクス回路1系18aに配置されたスイッチの
接点異常として検出し、図6のステータスレジスタ13
aのD0にエラー・フラグ1を立てるほか、スイッチマ
トリクス回路2系18bに配置されたスイッチの接点に
異常が発生した場合は、スイッチ状態監視回路2系9b
に於いて、スイッチの接点異常を検出し、図6のステー
タスレジスタ13aのD1にエラー・フラグ1を立て
る。また、スイッチ状態監視回路8では、異常を検出し
たB時点以降も走査サイクル時間T1周期で図5のよう
にリターン・ライン6の接点信号を監視しているため、
スイッチ交換等により接点短絡が正常復帰し、リターン
・ライン6に接点信号が入力されなくなると、走査サイ
クル時間Tn周期後のC点に於いてこれを検出し、回路
が正常復旧したとしてステータスレジスタ13aのエラ
ー・フラグをクリアする。
【0018】CPU1では、定周期毎にスイッチ入力用
コントローラ2のステータスレジスタ13aを監視して
いるため、ステータスレジスタ13aのエラー・フラグ
を確認することにより、スイッチ接点異常を検出するこ
とが可能で、CPU1が、リターン・ライン1系7aの
異常を検出した場合は、スイッチ入力用コントローラ2
の制御ロジック4に対してリターン・ライン6の回線切
替命令を出力し、制御ロジック4では、その命令に基づ
いて回線切替回路10を制御してリターン・ライン1系
7aよりリターン・ライン2系7bに回線切替を行い、
正常なスイッチマトリクス回路2系18bのスイッチ入
力情報を有効とする。この回線切替によりデバウンス制
御回路11では、接点短絡による異常入力が無くなり正
常なスイッチ入力情報がリターン・ライン2系7bより
引き渡されるようになるため、前記のように正常なスイ
ッチ入力処理が実行されるようになり、スイッチ操作不
能状態を招くことなく、全てのスイッチの操作が可能と
なるほか、異常接点回路検出後もステータスレジスタ1
3aのエラー・フラグを確認することにより異常回路が
正常復旧したかどうかを判断することが出来る。
コントローラ2のステータスレジスタ13aを監視して
いるため、ステータスレジスタ13aのエラー・フラグ
を確認することにより、スイッチ接点異常を検出するこ
とが可能で、CPU1が、リターン・ライン1系7aの
異常を検出した場合は、スイッチ入力用コントローラ2
の制御ロジック4に対してリターン・ライン6の回線切
替命令を出力し、制御ロジック4では、その命令に基づ
いて回線切替回路10を制御してリターン・ライン1系
7aよりリターン・ライン2系7bに回線切替を行い、
正常なスイッチマトリクス回路2系18bのスイッチ入
力情報を有効とする。この回線切替によりデバウンス制
御回路11では、接点短絡による異常入力が無くなり正
常なスイッチ入力情報がリターン・ライン2系7bより
引き渡されるようになるため、前記のように正常なスイ
ッチ入力処理が実行されるようになり、スイッチ操作不
能状態を招くことなく、全てのスイッチの操作が可能と
なるほか、異常接点回路検出後もステータスレジスタ1
3aのエラー・フラグを確認することにより異常回路が
正常復旧したかどうかを判断することが出来る。
【0019】また、CPU1は、上記のとおり定周期毎
に監視しているステータスレジスタ13aのエラー・フ
ラグを確認することによりスイッチマトリクス回路1系
18a及びスイッチマトリクス回路2系18bに配置さ
れたスイッチの接点異常を検出することが可能であるた
め、仮にスイッチ入力情報が有効でない場合のスイッチ
マトリクス回路2系18bの接点異常をスイッチマトリ
クス回路1系18aより早く検出した場合に於いては、
外部メッセージ等を出力しオペレータに異常を知らせる
ことにより、スイッチマトリクス回路17の2系回路と
も異常を招く状態を未然に防ぐことが出来る。
に監視しているステータスレジスタ13aのエラー・フ
ラグを確認することによりスイッチマトリクス回路1系
18a及びスイッチマトリクス回路2系18bに配置さ
れたスイッチの接点異常を検出することが可能であるた
め、仮にスイッチ入力情報が有効でない場合のスイッチ
マトリクス回路2系18bの接点異常をスイッチマトリ
クス回路1系18aより早く検出した場合に於いては、
外部メッセージ等を出力しオペレータに異常を知らせる
ことにより、スイッチマトリクス回路17の2系回路と
も異常を招く状態を未然に防ぐことが出来る。
【0020】
【発明の効果】以上説明したように、本発明によれば、
入力情報媒体であるスイッチの接点短絡検出を可能とす
るほか、スイッチマトリクス回路に配置されたスイッチ
の何処の接点が短絡状態に陥った場合に於いても、スイ
ッチ操作不能状態を招くことなく、全てのスイッチ操作
を受け付け、そのスイッチに対応する割り込み処理をC
PUに実行させることが出来るため、システムの信頼性
向上となる。
入力情報媒体であるスイッチの接点短絡検出を可能とす
るほか、スイッチマトリクス回路に配置されたスイッチ
の何処の接点が短絡状態に陥った場合に於いても、スイ
ッチ操作不能状態を招くことなく、全てのスイッチ操作
を受け付け、そのスイッチに対応する割り込み処理をC
PUに実行させることが出来るため、システムの信頼性
向上となる。
【図1】本発明の一実施例を示す図である。
【図2】スイッチマトリクス回路16の一構成例を示す
図である。
図である。
【図3】スイッチマトリクス回路16の押釦スイッチS
W1の一例を示す図である。
W1の一例を示す図である。
【図4】スイッチマトリクス回路16の走査信号と接点
信号の一例を示す図である。
信号の一例を示す図である。
【図5】リターンラインに取り込まれる異常接点信号の
一例を示す図である。
一例を示す図である。
【図6】ステータスレジスタ13aのエラーフラグの一
例を示す図である。
例を示す図である。
1 CPU 2 スイッチ入力用コントローラ 3 I/Oコントロール 4 タイミング/制御ロジック 5 走査カウンタ 6 リターン・ライン 7a リターン・ライン1系 7b リターン・ライン2系 8 スイッチ状態監視回路 9a スイッチ状態監視回路1系 9b スイッチ状態監視回路2系 10 回線切替回路 11 デバウンス制御回路 12 スイッチ入力バッファ 13 ステータス・ロジック 13a ステータスレジスタ 14 外部データバス 15 電気信号線 16 電気信号線 17 スイッチマトリクス回路 18a スイッチマトリクス回路1系 18b スイッチマトリクス回路2系
Claims (1)
- 【請求項1】 外部からの入力情報を2系のスイッチ接
点信号として出力する機能を持つスイッチマトリクス回
路と、このスイッチマトリクス回路と接続されてこのス
イッチマトリクス回路からの接点信号情報を受け取りC
PUとの間でデータのやり取りを行うスイッチ入力用コ
ントローラとで構成し、このスイッチ入力用コントロー
ラは、スイッチマトリクス回路からの2系の接点信号の
入力を可能とするリターン・ラインと、このリターンラ
インに入力される接点信号を監視・異常検出するスイッ
チ状態監視回路と、その異常検出内容を格納しCPUが
読み込み可能とするステータスレジスタと、片系リター
ン・ラインに入力される接点信号の異常時に回線切替制
御を行う制御ロジックと、リターン・ライン回線の回線
切替を行う切替回路とを有するスイッチマトリクス入力
インターフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5213544A JPH0749737A (ja) | 1993-08-06 | 1993-08-06 | スイッチマトリクス入力インターフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5213544A JPH0749737A (ja) | 1993-08-06 | 1993-08-06 | スイッチマトリクス入力インターフェース回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0749737A true JPH0749737A (ja) | 1995-02-21 |
Family
ID=16640958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5213544A Pending JPH0749737A (ja) | 1993-08-06 | 1993-08-06 | スイッチマトリクス入力インターフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0749737A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012226589A (ja) * | 2011-04-20 | 2012-11-15 | Casio Comput Co Ltd | キー装置 |
CN112305983A (zh) * | 2019-07-30 | 2021-02-02 | 沈阳海通机器人系统有限公司 | 一种库位检测系统 |
-
1993
- 1993-08-06 JP JP5213544A patent/JPH0749737A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012226589A (ja) * | 2011-04-20 | 2012-11-15 | Casio Comput Co Ltd | キー装置 |
CN112305983A (zh) * | 2019-07-30 | 2021-02-02 | 沈阳海通机器人系统有限公司 | 一种库位检测系统 |
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