JPH0749737A - スイッチマトリクス入力インターフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 スイッチの接点短絡検出を可能とし、マトリ
クス状の何処のスイッチ接点が短絡状態に陥った場合に
於いても全てのスイッチ操作を可能とする。 【構成】 スイッチマトリクス入力インターフェース回
路は、外部からのスイッチ入力情報を２系の接点信号と
して出力するスイッチマトリクス回路１７と、スイッチ
マトリクス回路１７と接続されてこのスイッチマトリク
ス回路１７からの接点信号情報を受け取り、ＣＰＵ１と
の間でデータのやり取りを行うスイッチ入力用コントロ
ーラ２とで構成する。スイッチ入力用コントローラ２に
は、２系の接点信号入力を可能とするリターンライン６
と接点信号異常を検出するスイッチ状態監視回路８を組
み込むことにより、片系異常時にはコントロール・ロジ
ック４の命令により回線切替回路１０の制御を行うと共
にＣＰＵ１が読み込み可能な異常ステータス情報を格納
するステータス・ロジック１３を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイコンシステムへの
データ入力の基本となるスイッチマトリクス入力インタ
ーフェース回路に関するものである。

【０００２】

【従来の技術】従来のスイッチ入力インターフェース回
路は、外部入力情報媒体であるスイッチの接点をマトリ
クス状に配置し、このマトリクス状に配置したスイッチ
の接点入力情報を読み込むことにより、そのスイッチに
対する入力情報をＣＰＵに知らせ、対応する割り込み処
理をさせていた。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
スイッチ入力インターフェース回路では、外部からの入
力情報媒体であるスイッチ接点の絶縁劣化及び機構的不
良に於ける接点短絡の検出が不可能であり、マトリクス
状に配置されたスイッチの接点がひとつでも短絡状態を
起こした場合、短絡状態を起こしたスイッチ操作が利か
なくなると共に他のマトリクス状に配置された正常なス
イッチまでも操作不能状態を招いていた。そこで、本発
明は、スイッチの接点短絡検出を可能とすると共にスイ
ッチマトリクス回路に配置されたスイッチの何処の接点
が短絡状態に陥った場合に於いても全てのスイッチ操作
を可能とするものである。

【０００４】

【課題を解決するための手段】本発明では、外部からの
入力情報を２系のスイッチ接点信号として出力する機能
を持つスイッチマトリクス回路と、このスイッチマトリ
クス回路と接続されてこのスイッチマトリクス回路から
の接点信号情報を受け取りＣＰＵとの間でデータのやり
取りを行うスイッチ入力用コントローラとで構成する。
このスイッチ入力用コントローラには、スイッチマトリ
クス回路からの２系の接点信号の入力を可能とするリタ
ーン・ラインと、このリターン・ラインに入力される接
点信号を監視・異常検出するスイッチ状態監視回路と、
その異常検出内容を格納しＣＰＵが読み込み可能とする
ステータスレジスタと、片系リターン・ラインに入力さ
れる接点信号の異常時に回線切替制御を行う制御ロジッ
クと、リターン・ライン回線の回線切替を行う切替回路
を設ける。

【０００５】

【作用】本発明によるスイッチマトリクス入力インター
フェース回路では、入力情報媒体であるスイッチの接点
信号を監視することにより接点短絡検出を可能とするほ
か、スイッチマトリクス回路に配置されたスイッチの何
処の接点が短絡状態に陥った場合に於いても、２系化し
てあるスイッチマトリクス回路の回線切替制御を行うこ
とにより、スイッチ操作不能状態を招くことなく全ての
スイッチ操作を受け付け、そのスイッチに対応する割り
込み処理をＣＰＵに実行させることが出来、システムの
信頼性向上となる。

【０００６】

【実施例】図１に本発明に於ける一実施例の構成を示
す。

【０００７】ＣＰＵ１は、スイッチ入力に対応する割り
込み処理を実行するほか、スイッチ入力用コントローラ
２の状態を定周期的に監視し、異常時には制御コマンド
・外部メッセージを出力する。スイッチ入力用コントロ
ーラ２は、何かスイッチ操作が行われた時のみＣＰＵ１
に対して、そのスイッチに対応する割り込み動作要求信
号を出力するほか、スイッチ情報及び状態を監視・格納
する部分であり、Ｉ／Ｏコントロール３、タイミング／
制御ロジック４、走査カウンタ５、リターン・ライン
６、スイッチ状態監視回路８、回線切替回路１０、デバ
ウンス制御回路１１、スイッチ入力バッファ１２、ステ
ータス・ロジック１３から構成され、それらが内部デー
タバスによって接続されている。Ｉ／Ｏコントロール３
は、ＣＰＵ１と双方向間データ通信のやり取りを行う部
分であり、ＣＰＵ１とは外部データバス１４によって接
続されている。

【０００８】タイミング／制御ロジック４はＣＰＵ１か
らの制御プログラムに基づいて、内部の各ブロックに制
御信号を送り動作を制御するほか、ＣＬＫ端子より入力
されるクロックを分周しスイッチの走査信号タイムを作
り出す。走査カウンタ５は、電気信号線１５で接続され
たスイッチマトリクス回路１７に行走査信号を出力す
る。リターン・ライン６は、電気信号線１６で接続され
たスイッチマトリクス回路１７からスイッチ接点信号を
取り込むための２系ラインであり、リターン・ライン１
系７ａとリターン・ライン２系７ｂからなる。スイッチ
状態監視回路８は、スイッチの接点状態を監視し異常を
検出する２系回路であり、スイッチ状態監視回路１系９
ａとスイッチ状態監視回路２系９ｂからなる。

【０００９】回線切替回路１０は、スイッチマトリクス
回路１７の片系に異常が発生した場合、制御ロジック４
からの命令により正常なもう一方の回路に回線切替を行
う。デバウンス制御回路１１は、スイッチのチャタリン
グ影響を取り除き、スイッチが間違いなく押されている
ことを認識した場合のみ、入力情報をコード化し、スイ
ッチ入力バッファ１２に格納するほか、２つ以上のスイ
ッチ接点入力情報があった場合の無効入力処理を行う。
ステータス・ロジック１３は、スイッチ入力があった場
合にＣＰＵ１に対して割り込み要求信号を出力するほ
か、ステータスレジスタ１３ａを持ち、スイッチ状態監
視回路８が異常を検出した場合にはエラー・フラグをセ
ットする。

【００１０】スイッチマトリクス回路１７は、図２のよ
うに走査カウンタ５からスイッチマトリクス回路１７へ
走査信号を出力するための電気信号線１５である行走査
信号ラインＳＬ０〜ＳＬ３とスイッチの接点信号をスイ
ッチマトリクス回路１７からリターン・ライン６へ入力
するための電気信号線１６である列信号入力ラインＲＬ
０〜ＲＬ３との各交点にａ接点スイッチを接続して、ス
イッチのマトリクス化を実現すると共にスイッチマトリ
クス回路１系１８ａとスイッチマトリクス回路２系１８
ｂの２系列回路を構成する。

【００１１】ここで、スイッチマトリクス回路１系１８
ａとスイッチマトリクス回路２系１８ｂの各交点に使用
するａ接点スイッチには、図３のような接点１ａと接点
２ａからなり、スイッチの押下操作を行うと接点１ａと
接点２ａの２極のａ接点が同時にＯＮ状態となる押釦ス
イッチＳＷ１及びＳＷ１と同型同仕様の押釦スイッチＳ
Ｗ２〜ＳＷ１６を使用する。そして、この押釦スイッチ
の押下操作を行うと、リターン・ライン１系７ａに入力
される列信号入力ラインＲＬ０〜ＲＬ３の接点信号とリ
ターン・ライン２系７ｂに入力される列信号入力ライン
ＲＬ０〜ＲＬ３の接点信号とが同一信号となるようにす
るために、押釦スイッチＳＷ１の接点１ａをスイッチマ
トリクス回路１系１８ａの行走査信号ラインＳＬ０と列
信号入力ラインＲＬ０との交点に、接点２ａをスイッチ
マトリクス回路２系１８ｂの行走査信号ラインＳＬ０と
列信号入力ラインＲＬ０との交点に接続し、押釦スイッ
チＳＷ２〜ＳＷ１６の接点１ａと接点２ａを押釦スイッ
チＳＷ１と同様にそれぞれの行走査信号ラインＳＬと列
信号入力ラインＲＬとの交点に接続してスイッチマトリ
クス回路１６を構成することにより、外部からの入力情
報である押釦スイッチＳＷ１〜ＳＷ１６の情報を２系の
接点信号として出力する。

【００１２】以上のような構成に於いて、スイッチ接点
が正常状態に於けるスイッチ入力からＣＰＵ１割り込み
処理までのデータの流れを下記に示す。

【００１３】走査カウンタ５は、図４のように初めは行
走査信号ラインＳＬ０へ０（Ｌレベル）出力し、行走査
信号ラインＳＬ１〜ＳＬ３へは１１１（Ｈレベル）出力
する。次に行走査信号ラインＳＬ１へ０出力し、行走査
信号ラインＳＬ０・ＳＬ２・ＳＬ３へは１１１出力す
る。以下同様に行走査信号ラインＳＬ３へ０出力するま
でを１サイクルとする行走査信号を電気信号線１５を通
してスイッチマトリクス回路１７へ出力し続ける。ここ
で、スイッチマトリクス回路１７に配置された押釦スイ
ッチＳＷ１を図４のＡ点で押下操作すると、押釦スイッ
チＳＷ１の接点１ａと接点２ａとが同時にＯＮ状態とな
り、列信号入力ラインＲＬ０は行走査信号ラインＳＬ０
と電気的につながり、列信号ラインＲＬ１〜ＲＬ３は、
押釦スイッチＳＷ２〜ＳＷ１６の押下操作をしない限り
行走査信号ラインＳＬ０〜ＳＬ３とは電気的につながら
ないため、図４のように走査カウンタ５からの行走査信
号は、列信号入力ラインＲＬ０のみＳＬ０信号が現れ、
列信号入力ラインＲＬ１〜ＲＬ３には何も現れない。

【００１４】ここで、列信号入力ラインＲＬ０に現れる
押釦スイッチＳＷ１の接点信号は、電気信号線１６を通
してリターン・ライン１系７ａとリターン・ライン２系
７ｂに同じように入力されるが、回線切替回路１０の優
先回路初期設定をリターン・ライン１系７ａに設定した
場合は、リターン・ライン２系７ｂに入力された接点信
号情報は破棄され、リターン・ライン１系７ａに入力さ
れた接点信号情報のみ有効情報として回線切替回路１０
を通してデバウンス制御回路１１に引き渡される。デバ
ウンス制御回路１１では、行走査信号ラインＳＬ０〜Ｓ
Ｌ３と列信号入力ラインＲＬ０〜ＲＬ３とをチェックし
て、間違いなく押釦スイッチＳＷ１が押されていること
を確認してから、そのスイッチの行／列の情報をコード
化し、スイッチ入力バッファ１２に格納する。スイッチ
入力バッファ１２に１個でもスイッチコードが格納され
るとステータス・ロジック１３よりＣＰＵ１に対する割
り込み動作要求信号を出力し、ＣＰＵ１は、この割り込
み信号を受信次第、スイッチ入力バッファ１２に対して
格納されているスイッチコードを読み取り、そのスイッ
チに対応する割り込み処理を実行する。

【００１５】次に、スイッチマトリクス回路１６に配置
された押釦スイッチＳＷ１〜ＳＷ１６のスイッチ接点が
短絡状態に陥った場合に於いても正常なスイッチ入力処
理が実行される流れを下記に示す。

【００１６】例えば、押釦スイッチＳＷ１の接点１ａが
短絡状態に陥った場合は、押釦スイッチＳＷ１の押下操
作によるスイッチ接点のＯＮ・ＯＦＦに関係なく常にス
イッチ接点はＯＮ状態となり続けるため、列信号入力ラ
インＲＬ０には、図５のように走査カウンタ５から行走
査信号ラインＳＬ０へ出力される走査信号が現れると共
に列信号入力ラインＲＬ０を通してリターン・ライン１
系７ａに押釦スイッチＳＷ１の接点信号として入力され
続ける。このため、デバウンス回路１１では、短絡以後
の押釦スイッチＳＷ１の操作認識が不可能となるほか、
２つ以上の押釦スイッチの同時入力をデバウンス回路１
１で無効としている場合に於いては、押釦スイッチＳＷ
１以外の正常な押釦スイッチＳＷ２〜ＳＷ１６の押下操
作が行なわれ、その接点信号情報がリターン・ライン１
系７ａを通して、デバウンス回路１１に引き渡されたと
しても、押釦スイッチＳＷ１の接点信号が異常入力され
続けている以上、デバウンス回路１１では２つ以上のス
イッチが同時入力されたと認識してスイッチの入力情報
を受け付けない。

【００１７】そこで、スイッチ状態監視回路１系９ａで
は、リターン・ライン１系７ａの接点信号を監視して、
図５のように任意設定した走査サイクル時間Ｔ１以上リ
ターン・ライン１系７ａに接点信号が現れている場合
は、マトリクス回路１系１８ａに配置されたスイッチの
接点異常として検出し、図６のステータスレジスタ１３
ａのＤ０にエラー・フラグ１を立てるほか、スイッチマ
トリクス回路２系１８ｂに配置されたスイッチの接点に
異常が発生した場合は、スイッチ状態監視回路２系９ｂ
に於いて、スイッチの接点異常を検出し、図６のステー
タスレジスタ１３ａのＤ１にエラー・フラグ１を立て
る。また、スイッチ状態監視回路８では、異常を検出し
たＢ時点以降も走査サイクル時間Ｔ１周期で図５のよう
にリターン・ライン６の接点信号を監視しているため、
スイッチ交換等により接点短絡が正常復帰し、リターン
・ライン６に接点信号が入力されなくなると、走査サイ
クル時間Ｔｎ周期後のＣ点に於いてこれを検出し、回路
が正常復旧したとしてステータスレジスタ１３ａのエラ
ー・フラグをクリアする。

【００１８】ＣＰＵ１では、定周期毎にスイッチ入力用
コントローラ２のステータスレジスタ１３ａを監視して
いるため、ステータスレジスタ１３ａのエラー・フラグ
を確認することにより、スイッチ接点異常を検出するこ
とが可能で、ＣＰＵ１が、リターン・ライン１系７ａの
異常を検出した場合は、スイッチ入力用コントローラ２
の制御ロジック４に対してリターン・ライン６の回線切
替命令を出力し、制御ロジック４では、その命令に基づ
いて回線切替回路１０を制御してリターン・ライン１系
７ａよりリターン・ライン２系７ｂに回線切替を行い、
正常なスイッチマトリクス回路２系１８ｂのスイッチ入
力情報を有効とする。この回線切替によりデバウンス制
御回路１１では、接点短絡による異常入力が無くなり正
常なスイッチ入力情報がリターン・ライン２系７ｂより
引き渡されるようになるため、前記のように正常なスイ
ッチ入力処理が実行されるようになり、スイッチ操作不
能状態を招くことなく、全てのスイッチの操作が可能と
なるほか、異常接点回路検出後もステータスレジスタ１
３ａのエラー・フラグを確認することにより異常回路が
正常復旧したかどうかを判断することが出来る。

【００１９】また、ＣＰＵ１は、上記のとおり定周期毎
に監視しているステータスレジスタ１３ａのエラー・フ
ラグを確認することによりスイッチマトリクス回路１系
１８ａ及びスイッチマトリクス回路２系１８ｂに配置さ
れたスイッチの接点異常を検出することが可能であるた
め、仮にスイッチ入力情報が有効でない場合のスイッチ
マトリクス回路２系１８ｂの接点異常をスイッチマトリ
クス回路１系１８ａより早く検出した場合に於いては、
外部メッセージ等を出力しオペレータに異常を知らせる
ことにより、スイッチマトリクス回路１７の２系回路と
も異常を招く状態を未然に防ぐことが出来る。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
入力情報媒体であるスイッチの接点短絡検出を可能とす
るほか、スイッチマトリクス回路に配置されたスイッチ
の何処の接点が短絡状態に陥った場合に於いても、スイ
ッチ操作不能状態を招くことなく、全てのスイッチ操作
を受け付け、そのスイッチに対応する割り込み処理をＣ
ＰＵに実行させることが出来るため、システムの信頼性
向上となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】スイッチマトリクス回路１６の一構成例を示す
図である。

【図３】スイッチマトリクス回路１６の押釦スイッチＳ
Ｗ１の一例を示す図である。

【図４】スイッチマトリクス回路１６の走査信号と接点
信号の一例を示す図である。

【図５】リターンラインに取り込まれる異常接点信号の
一例を示す図である。

【図６】ステータスレジスタ１３ａのエラーフラグの一
例を示す図である。

【符号の説明】

１ ＣＰＵ ２ スイッチ入力用コントローラ ３ Ｉ／Ｏコントロール ４ タイミング／制御ロジック ５ 走査カウンタ ６ リターン・ライン ７ａ リターン・ライン１系 ７ｂ リターン・ライン２系 ８ スイッチ状態監視回路 ９ａ スイッチ状態監視回路１系 ９ｂ スイッチ状態監視回路２系 １０ 回線切替回路 １１ デバウンス制御回路 １２ スイッチ入力バッファ １３ ステータス・ロジック １３ａ ステータスレジスタ １４ 外部データバス １５ 電気信号線 １６ 電気信号線 １７ スイッチマトリクス回路 １８ａ スイッチマトリクス回路１系 １８ｂ スイッチマトリクス回路２系

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部からの入力情報を２系のスイッチ接
   点信号として出力する機能を持つスイッチマトリクス回
   路と、このスイッチマトリクス回路と接続されてこのス
   イッチマトリクス回路からの接点信号情報を受け取りＣ
   ＰＵとの間でデータのやり取りを行うスイッチ入力用コ
   ントローラとで構成し、このスイッチ入力用コントロー
   ラは、スイッチマトリクス回路からの２系の接点信号の
   入力を可能とするリターン・ラインと、このリターンラ
   インに入力される接点信号を監視・異常検出するスイッ
   チ状態監視回路と、その異常検出内容を格納しＣＰＵが
   読み込み可能とするステータスレジスタと、片系リター
   ン・ラインに入力される接点信号の異常時に回線切替制
   御を行う制御ロジックと、リターン・ライン回線の回線
   切替を行う切替回路とを有するスイッチマトリクス入力
   インターフェース回路。