JPS60186919A - オ−トノ−マスタイマ回路 - Google Patents
オ−トノ−マスタイマ回路Info
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- JPS60186919A JPS60186919A JP59014789A JP1478984A JPS60186919A JP S60186919 A JPS60186919 A JP S60186919A JP 59014789 A JP59014789 A JP 59014789A JP 1478984 A JP1478984 A JP 1478984A JP S60186919 A JPS60186919 A JP S60186919A
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- JP
- Japan
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- data processing
- counter
- reset pulse
- reset
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
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- G06F11/0736—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in functional embedded systems, i.e. in a data processing system designed as a combination of hardware and software dedicated to performing a certain function
- G06F11/0742—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in functional embedded systems, i.e. in a data processing system designed as a combination of hardware and software dedicated to performing a certain function in a data processing system embedded in a mobile device, e.g. mobile phones, handheld devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、相互にデータの送受を行う２個以上のデータ
処理装置をリセットするオートノーマスタイマ回路に関
する。特に１間欠勤作をするデータ処理装置が停止中で
も、動作中のデータ処理装置に正常にリセットをかける
オートノーマスタイマ回路に関する。
処理装置をリセットするオートノーマスタイマ回路に関
する。特に１間欠勤作をするデータ処理装置が停止中で
も、動作中のデータ処理装置に正常にリセットをかける
オートノーマスタイマ回路に関する。
第１図は従来例のオートノーマスタイマ回路のブロック
構成図である。第１図は、従来２ヶ以上のデータ処理装
置（以下、ＣＰＵという。）を有し、それらのＣＰＵが
互いにデータの送受を行い、すべてのＣＰＵが常時動作
している場合のオートメ−マスタイマ回路を示す。すな
わち、オートノーマスカウンタ回路４１．にカウンタリ
セットパルス３が、それと対をなすＯＰ Ｕ ｌ、〜１
ｎより入力される。各オートノーマスカウンタ回路４か
らオートノーマスリセット信号５が二人力オアゲート６
に接続され、二人カオアグート６からのｃｐσリセット
信号７によ？ ＯＰ ｔｒ ｉ、〜１ｎをリセットする
ように構成されている。万一、１個のＣＰＨが暴走して
もすべてのＣＰＵがリセットされ、系全体の誤動作を防
ぐことができる。しかし、第１図において、例えばａ
Ｐ Ｕ １２．１３が間欠動作を行う場合には、ＯＰ
Ｕ １２．１ｓが動作を停止している間はｃ３ ｐ Ｕ
１２ ｓ １ｓからカウンタリセットパルス３は発生
しないので、オートノーマスカウンタ４２．４Ｓからオ
ートノーマス信号５が出力される。そのため［，０ＰＵ
ｌ□、１．以外は正常に動作しているにもかかわらず、
ＣＰ Ｕ ＩＪ上セツト号７によりリセットされる欠点
があった。
構成図である。第１図は、従来２ヶ以上のデータ処理装
置（以下、ＣＰＵという。）を有し、それらのＣＰＵが
互いにデータの送受を行い、すべてのＣＰＵが常時動作
している場合のオートメ−マスタイマ回路を示す。すな
わち、オートノーマスカウンタ回路４１．にカウンタリ
セットパルス３が、それと対をなすＯＰ Ｕ ｌ、〜１
ｎより入力される。各オートノーマスカウンタ回路４か
らオートノーマスリセット信号５が二人力オアゲート６
に接続され、二人カオアグート６からのｃｐσリセット
信号７によ？ ＯＰ ｔｒ ｉ、〜１ｎをリセットする
ように構成されている。万一、１個のＣＰＨが暴走して
もすべてのＣＰＵがリセットされ、系全体の誤動作を防
ぐことができる。しかし、第１図において、例えばａ
Ｐ Ｕ １２．１３が間欠動作を行う場合には、ＯＰ
Ｕ １２．１ｓが動作を停止している間はｃ３ ｐ Ｕ
１２ ｓ １ｓからカウンタリセットパルス３は発生
しないので、オートノーマスカウンタ４２．４Ｓからオ
ートノーマス信号５が出力される。そのため［，０ＰＵ
ｌ□、１．以外は正常に動作しているにもかかわらず、
ＣＰ Ｕ ＩＪ上セツト号７によりリセットされる欠点
があった。
本発明は、上記の欠点を除去し、間欠動作を行うｏｐｕ
が動作停止中でも、動作中のＣＰＨに正常にリセットを
かけることができるオートノーマスタイマ回路を提供す
る仁とを目的とする。
が動作停止中でも、動作中のＣＰＨに正常にリセットを
かけることができるオートノーマスタイマ回路を提供す
る仁とを目的とする。
本発明は、相互にデータの送受を行う常時動作のデータ
処理装置および間欠動作のデータ処理装置と、上記常時
動作のデータ処理装ｆｊｔＫ対をなして接続され、その
データ処理装置からリセット・パルスを入力する第一の
オートノーマスカウンタ回路と、上記間欠動作のデータ
処理装置に対をなして設けられた第二のオートノーマス
カウンタ回路と、上記第一および第二のオートノーマス
カウンタ回路の各出力信号の論理和をとり上記複数のデ
ータ処理装置の一つ以上に出力する論理回路とを備えた
オートノーマスタイマ回路において、上記間欠動作のデ
ータ処理装置とそれに対応するオートメ−マスカウンタ
回路との間に挿入され、そのデータ処理装置からのリセ
ットパルスおよび上記常時動作のデータ処理装置の一つ
からのリセットパルスを入力し、上記各データ処理装置
の一つからの切替信号により制御されて上記対応するオ
ートノーマスカウンタ回路にリセットパルスを出力する
リセットパルス切替手段ヲ備え、間欠動作を行うデータ
処理装置が停止中でも、動作中のデータ処理装置に正常
にリセットがかけられるように構成されたことを特徴と
する。リセットパルス切替手段はアナログスイッチまた
はオア回路により実現することができる。
処理装置および間欠動作のデータ処理装置と、上記常時
動作のデータ処理装ｆｊｔＫ対をなして接続され、その
データ処理装置からリセット・パルスを入力する第一の
オートノーマスカウンタ回路と、上記間欠動作のデータ
処理装置に対をなして設けられた第二のオートノーマス
カウンタ回路と、上記第一および第二のオートノーマス
カウンタ回路の各出力信号の論理和をとり上記複数のデ
ータ処理装置の一つ以上に出力する論理回路とを備えた
オートノーマスタイマ回路において、上記間欠動作のデ
ータ処理装置とそれに対応するオートメ−マスカウンタ
回路との間に挿入され、そのデータ処理装置からのリセ
ットパルスおよび上記常時動作のデータ処理装置の一つ
からのリセットパルスを入力し、上記各データ処理装置
の一つからの切替信号により制御されて上記対応するオ
ートノーマスカウンタ回路にリセットパルスを出力する
リセットパルス切替手段ヲ備え、間欠動作を行うデータ
処理装置が停止中でも、動作中のデータ処理装置に正常
にリセットがかけられるように構成されたことを特徴と
する。リセットパルス切替手段はアナログスイッチまた
はオア回路により実現することができる。
本発明の実施例について図面を参照して説明する。第２
図は本発明第二実施例オートノーマスタイマ回路のブロ
ック構成図であシ、２個のｃｐＵを有する制御系のオー
トノーマスタイマ回路を示す。第２図において、第１図
と同一の部分は同一の符号で示す。常時動作のＣＰＵ（
以下、ムＣＰＵという。）１１と間欠動作の０ＰＵ（以
下、ＢＯＰＵという。）１２とはデータバス２により接
続され、データが送受される。ＡＯＰＵＩ、のパルス端
子からカウンタリセットパルス３がオートノーマスカウ
ンタ回路４１に接続される。オートメ−マスカウンタ回
路’＋４４２からオートノーマスリセット信号５が二人
力オアゲート６の入力のそれぞれに接続される。二人カ
オアゲート６からＣＰＵリセット信号７がＡＯＰＵＩ、
とＢＯＰＵ１２とのリセット端子にそれぞれ接続される
。
図は本発明第二実施例オートノーマスタイマ回路のブロ
ック構成図であシ、２個のｃｐＵを有する制御系のオー
トノーマスタイマ回路を示す。第２図において、第１図
と同一の部分は同一の符号で示す。常時動作のＣＰＵ（
以下、ムＣＰＵという。）１１と間欠動作の０ＰＵ（以
下、ＢＯＰＵという。）１２とはデータバス２により接
続され、データが送受される。ＡＯＰＵＩ、のパルス端
子からカウンタリセットパルス３がオートノーマスカウ
ンタ回路４１に接続される。オートメ−マスカウンタ回
路’＋４４２からオートノーマスリセット信号５が二人
力オアゲート６の入力のそれぞれに接続される。二人カ
オアゲート６からＣＰＵリセット信号７がＡＯＰＵＩ、
とＢＯＰＵ１２とのリセット端子にそれぞれ接続される
。
ここで本発明の特徴とするところは、オートノーマスタ
イマ回路内にスイッチ８を設け、ＡＯＰＵＩ、からのカ
ウンタリセットパルス３ とＢＯＰＵ１２からのカウン
タリセットパルス３とがスイッチ８のそれぞれのリセッ
トパルス端子に接続され、また、ＡＯＰＵｌ、のオン端
子から起動信号９がＢＯＦＵ１２のスタンドバイ端子と
スイッチ８０制御端子とに接続され、ＢＯＰＵ１２が停
止中は、ＡＯＰＵｌ。
イマ回路内にスイッチ８を設け、ＡＯＰＵＩ、からのカ
ウンタリセットパルス３ とＢＯＰＵ１２からのカウン
タリセットパルス３とがスイッチ８のそれぞれのリセッ
トパルス端子に接続され、また、ＡＯＰＵｌ、のオン端
子から起動信号９がＢＯＦＵ１２のスタンドバイ端子と
スイッチ８０制御端子とに接続され、ＢＯＰＵ１２が停
止中は、ＡＯＰＵｌ。
からのカウンタリセットパルス３が、ＢＣアυ１□が動
作中は、ＢＯＦＵＩ２からのカウンタリセットノ（ルス
３が選択され、スイッチ８から出力されオートノーマス
カウンタ回路４□に接続されるように構成されたところ
にある。
作中は、ＢＯＦＵＩ２からのカウンタリセットノ（ルス
３が選択され、スイッチ８から出力されオートノーマス
カウンタ回路４□に接続されるように構成されたところ
にある。
このように構成のオートノーマスタイマ回路の動作につ
いて説明する。第２図において、ム０ＰＵ１、と ＢＱ
ＰＵｌｚとはデータバス２を介してデータの送受が行わ
れる。ＡＯＰＵｌ、とＢｏｐＵｌ、とからはカウンタリ
セットパルス３が出力され、それぞれオートノーマスカ
ウンタ回路４．．４．０入力となるが、オートノーマス
カウンタ回路４２にはスイッチ８を経てカウンタリセッ
トパルス３が入力される。スイッチ８０入力側はＡＯＰ
ＵＩ、、ＢＱＰＵｌｚからのカウンタリセットパルス３
が、それぞれＡＯＰＵＩ、からのリセットパルス端子と
ＢＱＰＵｌｚからのリセットパルス端子とに接続される
。ＢＱＰＵｌｚのスタンドバイ端子とスイッチ８の制御
端子とにはＢＱＰＵｌｚの起動信号９が入力され、スイ
ッチ８にてＢＯＰＵＩ２が動作停止中は、ＡＯＰＵｌｊ
からめカウンタリセットパルス３が、ＢＯｐＵ１２２５
１動作中は、ＢＯＰＵＩ２からのカウンタリセットパル
ス３が選択されオートノーマスカウンタ回路４２に出力
される。また、オートノーマスカウンタ回路４１．４２
の出力オートノーマスリセット信号５は二人力オアゲー
ト６により論理和かとられ、その出力ＣＰＵリセット信
号７によりＡｃＰＵｌ、とＢＯＰＵＩ２とが同時にリセ
ットされる。
いて説明する。第２図において、ム０ＰＵ１、と ＢＱ
ＰＵｌｚとはデータバス２を介してデータの送受が行わ
れる。ＡＯＰＵｌ、とＢｏｐＵｌ、とからはカウンタリ
セットパルス３が出力され、それぞれオートノーマスカ
ウンタ回路４．．４．０入力となるが、オートノーマス
カウンタ回路４２にはスイッチ８を経てカウンタリセッ
トパルス３が入力される。スイッチ８０入力側はＡＯＰ
ＵＩ、、ＢＱＰＵｌｚからのカウンタリセットパルス３
が、それぞれＡＯＰＵＩ、からのリセットパルス端子と
ＢＱＰＵｌｚからのリセットパルス端子とに接続される
。ＢＱＰＵｌｚのスタンドバイ端子とスイッチ８の制御
端子とにはＢＱＰＵｌｚの起動信号９が入力され、スイ
ッチ８にてＢＯＰＵＩ２が動作停止中は、ＡＯＰＵｌｊ
からめカウンタリセットパルス３が、ＢＯｐＵ１２２５
１動作中は、ＢＯＰＵＩ２からのカウンタリセットパル
ス３が選択されオートノーマスカウンタ回路４２に出力
される。また、オートノーマスカウンタ回路４１．４２
の出力オートノーマスリセット信号５は二人力オアゲー
ト６により論理和かとられ、その出力ＣＰＵリセット信
号７によりＡｃＰＵｌ、とＢＯＰＵＩ２とが同時にリセ
ットされる。
第２図で用いるスイッチ８は、アナログスイッチのよう
なスイッチで構成した場合であるが、このスイッチ部は
ゲート回路を用いて構成することもできる。
なスイッチで構成した場合であるが、このスイッチ部は
ゲート回路を用いて構成することもできる。
第３図は本発明第二実施例オートノーマスタイマ回路の
ブロック構成図で、スイッチ部にオア回路を用いた例を
示す。第３図において、第２図と同一の部分は同一の符
号で示す。ここで、ＢＱＰＵｌｚは、スタンドバイ端子
がハイレベルで動作を停止するものとし、動作停止中は
パルス端子はロウレベルになっているものとする。ＢＱ
ＰＵｌｚが動作停止中は、 Ｂ ＯＰ Ｕ １．からは
カウンタリセットパルス３Ｆｉ出力されないが、Ｂａｐ
［Ｄ２の起動信号９はハイレベルであるのでターイオー
ド１１がオフ状態となり、二人力オアゲー）１２からＡ
ＯＰ Ｕ １４のカウンタリセットパルス３が出力さ
れる。一方、ＢＯＰＵＩ２の動作中は起動信号９がロウ
レベルとなるのでダイオードがオンされ、二人カオアゲ
ート１２ＩｃＡｃＰＵＩ、からのカウンタリセットパル
ス３は人力されなくかる。このために、二人カオアゲー
ト１２からはＢＯＰＵＩ２からのカウンタリセットパル
ス３が出力される。抵抗１０は、ダイオード１１がオン
になったときにオートノーマスカウンタ４．に入力され
るカウンタリセットパルス３への影暫ヲ防ぐためのもの
である。また、二人力オアブート１２の出力はＡＯＰＵ
Ｉ、のりセット端子にのみ接続され、ＢＣＰＵＩ□のリ
セット端子はＡＯＰＵＩ、の一つのリセット出力端子１
３に接続され、ブロクラムによりＡａｐＵｌｌがリセッ
トされれば必ずリセット出力端子１３からＢＯＰＵＩ２
のリセット信号が出力されるよう罠構成されている。以
上のように、この実施例でも第２図に示す実施例と同じ
動作をする。
ブロック構成図で、スイッチ部にオア回路を用いた例を
示す。第３図において、第２図と同一の部分は同一の符
号で示す。ここで、ＢＱＰＵｌｚは、スタンドバイ端子
がハイレベルで動作を停止するものとし、動作停止中は
パルス端子はロウレベルになっているものとする。ＢＱ
ＰＵｌｚが動作停止中は、 Ｂ ＯＰ Ｕ １．からは
カウンタリセットパルス３Ｆｉ出力されないが、Ｂａｐ
［Ｄ２の起動信号９はハイレベルであるのでターイオー
ド１１がオフ状態となり、二人力オアゲー）１２からＡ
ＯＰ Ｕ １４のカウンタリセットパルス３が出力さ
れる。一方、ＢＯＰＵＩ２の動作中は起動信号９がロウ
レベルとなるのでダイオードがオンされ、二人カオアゲ
ート１２ＩｃＡｃＰＵＩ、からのカウンタリセットパル
ス３は人力されなくかる。このために、二人カオアゲー
ト１２からはＢＯＰＵＩ２からのカウンタリセットパル
ス３が出力される。抵抗１０は、ダイオード１１がオン
になったときにオートノーマスカウンタ４．に入力され
るカウンタリセットパルス３への影暫ヲ防ぐためのもの
である。また、二人力オアブート１２の出力はＡＯＰＵ
Ｉ、のりセット端子にのみ接続され、ＢＣＰＵＩ□のリ
セット端子はＡＯＰＵＩ、の一つのリセット出力端子１
３に接続され、ブロクラムによりＡａｐＵｌｌがリセッ
トされれば必ずリセット出力端子１３からＢＯＰＵＩ２
のリセット信号が出力されるよう罠構成されている。以
上のように、この実施例でも第２図に示す実施例と同じ
動作をする。
第２図および第３図に示す実施例では、スイッチ部の切
替をＢＱＰＵｌｚの起動信号９で行っているが、ＢＯＰ
ＵＩ２に切替信号を出力する端子を別にもうけても実現
できる。第４図は本発明第三実施例オートノーマスタイ
マ回路のブロック構成図である。第４図において、第２
図と同一の部分は同一の符号で示す。ＢＱＰＵｌｚに切
替信号出力端子１４をもうけ、プログラムによりＢＯＰ
ＵＩ□が動作した場合に、切替信号出力端子１４から切
替信号がスイッチ８に出力され、スイッチ８にてＢＱＰ
Ｕｌｚから出力されるカウンタリセットパルス３が選択
されるように構成されている。
替をＢＱＰＵｌｚの起動信号９で行っているが、ＢＯＰ
ＵＩ２に切替信号を出力する端子を別にもうけても実現
できる。第４図は本発明第三実施例オートノーマスタイ
マ回路のブロック構成図である。第４図において、第２
図と同一の部分は同一の符号で示す。ＢＱＰＵｌｚに切
替信号出力端子１４をもうけ、プログラムによりＢＯＰ
ＵＩ□が動作した場合に、切替信号出力端子１４から切
替信号がスイッチ８に出力され、スイッチ８にてＢＱＰ
Ｕｌｚから出力されるカウンタリセットパルス３が選択
されるように構成されている。
本発明け、以上説明したように、動作中のａｐＵから出
力されるカウンタリセットパルスヲ用いて、停止中のＣ
ＰＨに対応するオートノーマスカウンタを動作させ、各
オートノーマスカウンタの出力の論理和によフ各ＯＰυ
にリセットをかけるようにすることにより、間欠動作を
するｃｐｔｒを有する制御系で、ＯＰＵが動作を停止し
ている間でも動作中の（３ＰＵＫ正常にリセットをかけ
る°ことができる優れた効果がある。
力されるカウンタリセットパルスヲ用いて、停止中のＣ
ＰＨに対応するオートノーマスカウンタを動作させ、各
オートノーマスカウンタの出力の論理和によフ各ＯＰυ
にリセットをかけるようにすることにより、間欠動作を
するｃｐｔｒを有する制御系で、ＯＰＵが動作を停止し
ている間でも動作中の（３ＰＵＫ正常にリセットをかけ
る°ことができる優れた効果がある。
＠１図は従来例のオートノーマスタイマ回路のブロック
構成図。 第２図は本発明第一実施例オートノーマスタイマ回路の
ブロック構成図。 第３図は本発明第二実施例オートノーマスタイマ回路の
ブロック構成図。 第４図は本発明第三実施例オートノーマスタイマ回路の
ブロック構成図。 ｌ・・・データ処理装置゛（ｏ ｐ ｖ ）、２・・・
データバス、３・・・カウンタリセットパルス、４・・
・オートノーマスカウンタ回路、５・・・オートノーマ
スリセツ） ４Ｆ３号、６．１２・・・二人カオアゲー
ト％ ７・・・ＯＰＵリセット信号、８・・・スイッチ
、９・・・起動信号、１０・・・抵抗、１１・・・ダイ
オード、 １３・・・リセット出力端子、１４・・・切
替信号出力端子。 Ｍ １ 図 第 ２ 図 Ｍ ３ 口 第 ４ 図 手続補正書 昭和６０年Ｖ月２日 １、事件の表示 昭和５９年特 許願第１４７８９ 号 ２・ 発明ノ名称 イートノーマスタイマ口七各−３、
補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付（自発補正） ８、補正の内容 ｒｌｌ 明細書第３頁第１２行目 「信号５が二人力オアゲー」を 「信号５がオアゲー」と補正する。 （２） 明細書第３頁第１３行目 「され、二人力オアゲート６」を 「され、オアゲート６」と補正する。 （３） 明細書第９頁第１４行目 ｒ１２の出力は」を 「６の出力はＪと補正する。 （４） 明細書第１１頁第１５行目 「６．１２・−一一一二人力オアゲート」をｒ ６．１
２−一−オアゲート」と補正する。
構成図。 第２図は本発明第一実施例オートノーマスタイマ回路の
ブロック構成図。 第３図は本発明第二実施例オートノーマスタイマ回路の
ブロック構成図。 第４図は本発明第三実施例オートノーマスタイマ回路の
ブロック構成図。 ｌ・・・データ処理装置゛（ｏ ｐ ｖ ）、２・・・
データバス、３・・・カウンタリセットパルス、４・・
・オートノーマスカウンタ回路、５・・・オートノーマ
スリセツ） ４Ｆ３号、６．１２・・・二人カオアゲー
ト％ ７・・・ＯＰＵリセット信号、８・・・スイッチ
、９・・・起動信号、１０・・・抵抗、１１・・・ダイ
オード、 １３・・・リセット出力端子、１４・・・切
替信号出力端子。 Ｍ １ 図 第 ２ 図 Ｍ ３ 口 第 ４ 図 手続補正書 昭和６０年Ｖ月２日 １、事件の表示 昭和５９年特 許願第１４７８９ 号 ２・ 発明ノ名称 イートノーマスタイマ口七各−３、
補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付（自発補正） ８、補正の内容 ｒｌｌ 明細書第３頁第１２行目 「信号５が二人力オアゲー」を 「信号５がオアゲー」と補正する。 （２） 明細書第３頁第１３行目 「され、二人力オアゲート６」を 「され、オアゲート６」と補正する。 （３） 明細書第９頁第１４行目 ｒ１２の出力は」を 「６の出力はＪと補正する。 （４） 明細書第１１頁第１５行目 「６．１２・−一一一二人力オアゲート」をｒ ６．１
２−一−オアゲート」と補正する。
Claims (1)
- 【特許請求の範囲】 （１） 相互にデータの送受を行う常時動作のデータ処
理装置および間欠動作のデータ処理装置と、上記常時動
作のデータ処理装置に対をなして接続され、そのデータ
処理装置からリセットパルスを入力する第一のオートノ
ーマスカウンタ回路ト、上記間欠動作のデータ処理装置
に対をなして設けられた第二のオートノーマスカウンタ
回路と、上記第一および第二のオートノーマスカウンタ
回路の各出力信号の論理和をとり上記複数のデータ処理
装舗の一つ以上に出力する論理回路とを備えたオートノ
ーマスタイマ回路において、上記間欠動作のデータ処理
装置とそれに対応するオートノーマスカウンタ回路との
間に挿入され、そのデータ処理装置からのリセットパル
スおよび上記常時動作のデータ処理装置の一つからのり
セットパルスを入力し、上記各データ処理装置の一つか
らの切替信号により制御されて上記対応するオートノー
マスカウンタ回路にリセットパルスを出力するリセット
パルス切替手段 を備えたことを特徴とするオートノーマスタイマ回路。 （２） ＋３−１！フットルス切替手段はアナログスイ
ッチである特許請求の範囲第（１）項に記載のオートノ
ーマスタイマ回路。 （５） リセットパルス切替手段はオア回路である特許
請求の範囲第（１）項に記載のオートノーマスタイマ回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014789A JPS60186919A (ja) | 1984-01-30 | 1984-01-30 | オ−トノ−マスタイマ回路 |
| CA000473045A CA1230683A (en) | 1984-01-30 | 1985-01-29 | Control circuit for autonomous counters of a plurality of cpu's or the like |
| AU38132/85A AU572751B2 (en) | 1984-01-30 | 1985-01-29 | Control circuit for autonomous counters of a plurality of cpu's or the like |
| GB08502289A GB2153564B (en) | 1984-01-30 | 1985-01-30 | Control circuit for autonomous counters of a plurity of cpu's or mpu's |
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