JPH04212519A - バス端子の切替回路 - Google Patents
バス端子の切替回路Info
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- JPH04212519A JPH04212519A JP3054273A JP5427391A JPH04212519A JP H04212519 A JPH04212519 A JP H04212519A JP 3054273 A JP3054273 A JP 3054273A JP 5427391 A JP5427391 A JP 5427391A JP H04212519 A JPH04212519 A JP H04212519A
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- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 21
- 239000000872 buffer Substances 0.000 description 3
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- 230000002265 prevention Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は入出力の両機能を果たす
集積回路の端子どうしの接続における、同時出力状態に
よるＩＣ破壊を防止する回路構成に関する。
集積回路の端子どうしの接続における、同時出力状態に
よるＩＣ破壊を防止する回路構成に関する。
【０００２】近年、増大するＩＣ外部端子を効率的に使
用するために、１つの端子で入力端子，出力端子の両方
に使用できるバス端子が用いられてきている。
用するために、１つの端子で入力端子，出力端子の両方
に使用できるバス端子が用いられてきている。
【０００３】
【従来の技術】図７は集積回路の構成図である。図７（
ａ）はバス端子を示す図であり、ＩＣから出力される内
部信号はＯＴからバッファ４１を介してバス端子Ｔに出
される。これに対して、ＩＣへの入力信号はバス端子Ｔ
からバッファ４２を介してＩＮへ入る。バス端子Ｔを入
力端子とするか出力端子とするかは、外部装置から入出
力切替え端子Ｃに供給される電位レベルで切替えを行っ
ている。即ち、入出力切替え端子Ｃの電位がＬｏｗレベ
ルであればバス端子Ｔは出力端子として働き、Ｈｉｇｈ
レベルであればバス端子Ｔは入力端子として働く。入
出力切替え端子Ｃの電位レベルは一定間隔でＬｏｗレベ
ル，Ｈｉｇｈレベルが切り替わるものである。
ａ）はバス端子を示す図であり、ＩＣから出力される内
部信号はＯＴからバッファ４１を介してバス端子Ｔに出
される。これに対して、ＩＣへの入力信号はバス端子Ｔ
からバッファ４２を介してＩＮへ入る。バス端子Ｔを入
力端子とするか出力端子とするかは、外部装置から入出
力切替え端子Ｃに供給される電位レベルで切替えを行っ
ている。即ち、入出力切替え端子Ｃの電位がＬｏｗレベ
ルであればバス端子Ｔは出力端子として働き、Ｈｉｇｈ
レベルであればバス端子Ｔは入力端子として働く。入
出力切替え端子Ｃの電位レベルは一定間隔でＬｏｗレベ
ル，Ｈｉｇｈレベルが切り替わるものである。
【０００４】図７（ｂ）は回路構成図であり、バッファ
４１，４２は図示されるＣＭＯＳロジックから構成され
ている。そして、入出力切替え端子ＣがＬｏｗレベルで
あれば、ＯＴから内部信号がバス端子Ｔに現れる。また
、入出力切替え端子ＣがＨｉｇｈ レベルであれば、Ｏ
Ｔから内部信号は遮断されバス端子Ｔからの入力信号が
ＩＮに現れる。
４１，４２は図示されるＣＭＯＳロジックから構成され
ている。そして、入出力切替え端子ＣがＬｏｗレベルで
あれば、ＯＴから内部信号がバス端子Ｔに現れる。また
、入出力切替え端子ＣがＨｉｇｈ レベルであれば、Ｏ
Ｔから内部信号は遮断されバス端子Ｔからの入力信号が
ＩＮに現れる。
【０００５】図８は従来の集積回路のバス端子接続状態
を示す図である。尚、簡単のために内部回路はバス端子
Ｔに一番近いＣＭＯＳ１つで表している。集積回路ＩＣ
１と集積回路ＩＣ２は入出力共用のバス端子Ｔで接続さ
れている。そして、各集積回路ＩＣ１，ＩＣ２は外部装
置から入出力切替え端子Ｃに入力される信号によりＩＣ
１のバス端子Ｔが出力端子として働くとき、ＩＣ２のバ
ス端子Ｔは入力端子として働き、ＩＣ１のバス端子Ｔが
入力端子として働くとき、ＩＣ２のバス端子Ｔは出力端
子として働くように切替え制御される。
を示す図である。尚、簡単のために内部回路はバス端子
Ｔに一番近いＣＭＯＳ１つで表している。集積回路ＩＣ
１と集積回路ＩＣ２は入出力共用のバス端子Ｔで接続さ
れている。そして、各集積回路ＩＣ１，ＩＣ２は外部装
置から入出力切替え端子Ｃに入力される信号によりＩＣ
１のバス端子Ｔが出力端子として働くとき、ＩＣ２のバ
ス端子Ｔは入力端子として働き、ＩＣ１のバス端子Ｔが
入力端子として働くとき、ＩＣ２のバス端子Ｔは出力端
子として働くように切替え制御される。
【０００６】このように、複数の集積回路ＩＣ間のバス
端子Ｔが、外部装置からの信号により交互に切り替わる
ことで信号を伝達する。
端子Ｔが、外部装置からの信号により交互に切り替わる
ことで信号を伝達する。
【０００７】
【発明が解決しようとする課題】ＩＣのバス端子Ｔは増
大するＩＣ外部端子を効率的に使用する有効な手段であ
るが、接続したバス端子Ｔが双方同時に出力状態（以下
、バスコンフリフト状態と称する）になる場合がでてく
る。このバスコンフリフト状態で、ＩＣ１及びＩＣ２が
共にＨｉｇｈ レベル又はＬｏｗレベルであるときは電
位差を生じないため電流は流れないが、例えば片方のＩ
Ｃ１の出力がＨｉｇｈ で、他方のＩＣ２の出力がＬｏ
ｗのときにはＩＣ１からＩＣ２への短絡電流が流れ（図
８参照）、ＩＣ２からの出力がＨｉｇｈ でＩＣ１から
の出力がＬｏｗのときにはＩＣ２からＩＣ１への短絡電
流が流れることとなり、ＩＣの破壊につながるという問
題があった。
大するＩＣ外部端子を効率的に使用する有効な手段であ
るが、接続したバス端子Ｔが双方同時に出力状態（以下
、バスコンフリフト状態と称する）になる場合がでてく
る。このバスコンフリフト状態で、ＩＣ１及びＩＣ２が
共にＨｉｇｈ レベル又はＬｏｗレベルであるときは電
位差を生じないため電流は流れないが、例えば片方のＩ
Ｃ１の出力がＨｉｇｈ で、他方のＩＣ２の出力がＬｏ
ｗのときにはＩＣ１からＩＣ２への短絡電流が流れ（図
８参照）、ＩＣ２からの出力がＨｉｇｈ でＩＣ１から
の出力がＬｏｗのときにはＩＣ２からＩＣ１への短絡電
流が流れることとなり、ＩＣの破壊につながるという問
題があった。
【０００８】本発明は集積回路の端子がバスコンフリフ
ト状態となることを防止する回路の提供を目的とする。
ト状態となることを防止する回路の提供を目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図（一）である。図中１０は内部回路、１１は外部信号
検出手段、１１′は抵抗、１２は第１集積回路のバス端
子、１３はバス端子切替え手段、１３′は論理回路、１
４は第２集積回路のバス端子である。バス端子１２，１
４は入出力切替え信号Ｃにより入力端子，出力端子とし
て機能する。
図（一）である。図中１０は内部回路、１１は外部信号
検出手段、１１′は抵抗、１２は第１集積回路のバス端
子、１３はバス端子切替え手段、１３′は論理回路、１
４は第２集積回路のバス端子である。バス端子１２，１
４は入出力切替え信号Ｃにより入力端子，出力端子とし
て機能する。
【００１０】第１の発明は入力切替え信号Ｃにより入力
端子又は出力端子として機能するバス端子を備えた第１
及び第２集積回路の各バス端子間を接続したシステムに
おいて、他方のバス端子１４の出力レベルＴを検出する
外部信号検出手段１１と、外部信号検出手段１１の検出
した出力レベルＴに応じ、入出力切替え信号Ｃを制御す
るバス端子切替え手段１１を設けるものである。
端子又は出力端子として機能するバス端子を備えた第１
及び第２集積回路の各バス端子間を接続したシステムに
おいて、他方のバス端子１４の出力レベルＴを検出する
外部信号検出手段１１と、外部信号検出手段１１の検出
した出力レベルＴに応じ、入出力切替え信号Ｃを制御す
るバス端子切替え手段１１を設けるものである。
【００１１】第２の発明は、入力切替え信号Ｃにより入
力端子又は出力端子として機能するバス端子を備えた第
１及び第２集積回路の各バス端子間を接続したシステム
において、一方のバス端子１２と内部回路１０との間に
設けた抵抗１１ａと、内部回路１０と抵抗１１ａの間の
レベルＳと、抵抗１１ａと一方のバス端子１２間に現れ
る他方のバス端子１４の出力レベルＴとに応じ、入出力
切替え信号Ｃを制御する論理回路１３′を備えるもので
ある。
力端子又は出力端子として機能するバス端子を備えた第
１及び第２集積回路の各バス端子間を接続したシステム
において、一方のバス端子１２と内部回路１０との間に
設けた抵抗１１ａと、内部回路１０と抵抗１１ａの間の
レベルＳと、抵抗１１ａと一方のバス端子１２間に現れ
る他方のバス端子１４の出力レベルＴとに応じ、入出力
切替え信号Ｃを制御する論理回路１３′を備えるもので
ある。
【００１２】図２は本発明の原理説明図（二）である。
図中１５はハイレベル出力部、１８はローレベル出力部
、１１ｂは抵抗、１６は出力停止手段、１７は抵抗１１
ｂのＱ１点のレベルにより、出力停止手段１６の起動を
制御する制御手段である。
、１１ｂは抵抗、１６は出力停止手段、１７は抵抗１１
ｂのＱ１点のレベルにより、出力停止手段１６の起動を
制御する制御手段である。
【００１３】第３の発明は、入力端子又は出力端子とし
て機能するバス端子Ｔを備えた第１及び第２集積回路の
各バス端子Ｔ間を接続したシステムにおいて、ハイレベ
ル出力部１５とバス端子Ｔとの間に、抵抗１１ｂと出力
停止手段１６を設け、抵抗１１ｂのＱ１点のレベルによ
り、出力停止手段１６の起動を制御とする制御手段１７
を設け、ハイレベル出力部１５からのハイレベル信号出
力時に、Ｑ点がローレベルとなった場合に出力停止手段
１６によりハイレベル出力を停止する。
て機能するバス端子Ｔを備えた第１及び第２集積回路の
各バス端子Ｔ間を接続したシステムにおいて、ハイレベ
ル出力部１５とバス端子Ｔとの間に、抵抗１１ｂと出力
停止手段１６を設け、抵抗１１ｂのＱ１点のレベルによ
り、出力停止手段１６の起動を制御とする制御手段１７
を設け、ハイレベル出力部１５からのハイレベル信号出
力時に、Ｑ点がローレベルとなった場合に出力停止手段
１６によりハイレベル出力を停止する。
【００１４】第４の発明は、入力端子又は出力端子とし
て機能するバス端子Ｔを備えた第１及び第２集積回路の
各バス端子Ｔ間を接続したシステムにおいて、ローレベ
ル出力部１８とバス端子Ｔとの間に、抵抗１１ｂと出力
停止手段１６′を設け、抵抗１１ｂのＱ２点のレベルに
より、出力停止手段１６′の起動を制御とする制御手段
１７′を設け、ローレベル出力部１８からのローレベル
信号出力時に、Ｑ点がハイレベルとなった場合に出力停
止手段１６′によりローレベル出力を停止する。
て機能するバス端子Ｔを備えた第１及び第２集積回路の
各バス端子Ｔ間を接続したシステムにおいて、ローレベ
ル出力部１８とバス端子Ｔとの間に、抵抗１１ｂと出力
停止手段１６′を設け、抵抗１１ｂのＱ２点のレベルに
より、出力停止手段１６′の起動を制御とする制御手段
１７′を設け、ローレベル出力部１８からのローレベル
信号出力時に、Ｑ点がハイレベルとなった場合に出力停
止手段１６′によりローレベル出力を停止する。
【００１５】
【作 用】第１の発明によれば、他方のバス端子１４
の出力レベルＴに応じて、バス端子１２への入出力切替
え信号Ｃを制御する。
の出力レベルＴに応じて、バス端子１２への入出力切替
え信号Ｃを制御する。
【００１６】第２の発明によれば、内部回路１０と抵抗
１１′の間のレベルＳと、抵抗１１′と一方のバス端子
１２間に現れる他方のバス端子１４の出力レベルＴとに
応じ、バス端子１２への入出力切替え信号Ｃを制御する
。
１１′の間のレベルＳと、抵抗１１′と一方のバス端子
１２間に現れる他方のバス端子１４の出力レベルＴとに
応じ、バス端子１２への入出力切替え信号Ｃを制御する
。
【００１７】第３の発明によれば、ハイレベルの信号が
出力されている時、抵抗ｒ１と出力停止手段１６間の電
圧レベルがローレベルに変化すれば、制御手段１７によ
り出力停止手段１６が起動され、ハイレベルの出力が停
止される。
出力されている時、抵抗ｒ１と出力停止手段１６間の電
圧レベルがローレベルに変化すれば、制御手段１７によ
り出力停止手段１６が起動され、ハイレベルの出力が停
止される。
【００１８】第４の発明によれば、ローレベルの信号が
出力されている時、抵抗ｒ１と出力停止手段１６間の電
圧レベルがハイレベルに変化すれば、制御手段１７によ
り出力停止手段１６が起動され、ローレベルの出力が停
止される。
出力されている時、抵抗ｒ１と出力停止手段１６間の電
圧レベルがハイレベルに変化すれば、制御手段１７によ
り出力停止手段１６が起動され、ローレベルの出力が停
止される。
【００１９】
【実 施 例】図３は本発明の第一実施例構成図で
あり、バス端子接続を示している。図３中、ＩＣ１のＣ
ＭＯＳ内部回路とバス端子Ｔとの間には抵抗Ｒが挿入し
てある。ＰＭＯＳ２１のゲート側のＹ点のレベルと、バ
ス端子Ｔ側のＸ点のレベルのノアをとるＮＯＲゲート１
が設けられている。また、ＮＭＯＳ２２のゲート側のＺ
点のレベルと、バス端子Ｔ側のＸ点のレベルのアンドを
とるＡＮＤゲート２が設けられている。そして、ＮＯＲ
ゲート１とＡＮＤゲート２の出力信号はＩ／Ｏ切替えを
行う入出力切替え端子Ｃの信号とＯＲゲート３でオアが
とられ、この出力信号で、バス端子ＴのＩ／Ｏ切替えを
行う構成としてある。
あり、バス端子接続を示している。図３中、ＩＣ１のＣ
ＭＯＳ内部回路とバス端子Ｔとの間には抵抗Ｒが挿入し
てある。ＰＭＯＳ２１のゲート側のＹ点のレベルと、バ
ス端子Ｔ側のＸ点のレベルのノアをとるＮＯＲゲート１
が設けられている。また、ＮＭＯＳ２２のゲート側のＺ
点のレベルと、バス端子Ｔ側のＸ点のレベルのアンドを
とるＡＮＤゲート２が設けられている。そして、ＮＯＲ
ゲート１とＡＮＤゲート２の出力信号はＩ／Ｏ切替えを
行う入出力切替え端子Ｃの信号とＯＲゲート３でオアが
とられ、この出力信号で、バス端子ＴのＩ／Ｏ切替えを
行う構成としてある。
【００２０】図４（Ａ）はＩＣ１の出力レベルがＨｉｇ
ｈ でＩＣ２の出力レベルがＬｏｗのバスコンフリフト
状態を示す図である。このとき、ＩＣ１のＸ点でのレベ
ルは抵抗Ｒが介在しているので、ＩＣ２の出力レベルで
あるＬｏｗレベルとなる。ＰＭＯＳ２１のゲート側のＹ
点はＬｏｗレベルであるため、ＮＯＲゲート１の出力信
号はＨｉｇｈ レベルとなる。一方、ＡＮＤゲート２は
点ＸのＬｏｗレベルと点ＺのＬｏｗレベルを入力として
いるので、その出力信号はＬｏｗレベルとなる。ＯＲゲ
ート３は入出力切替え端子ＣのＬｏｗレベルとＮＯＲゲ
ート１のＨｉｇｈ レベルとＡＮＤゲート２のＬｏｗレ
ベルとの入力からＨｉｇｈ レベル（入力状態）を出力
信号とする。従って、ＩＣ１とＩＣ２とがそれぞれＨｉ
ｇｈ レベル，Ｌｏｗレベルでバスコンフリフト状態に
なると、ＩＣ１のバス端子は出力状態から入力状態に切
り替わる。
ｈ でＩＣ２の出力レベルがＬｏｗのバスコンフリフト
状態を示す図である。このとき、ＩＣ１のＸ点でのレベ
ルは抵抗Ｒが介在しているので、ＩＣ２の出力レベルで
あるＬｏｗレベルとなる。ＰＭＯＳ２１のゲート側のＹ
点はＬｏｗレベルであるため、ＮＯＲゲート１の出力信
号はＨｉｇｈ レベルとなる。一方、ＡＮＤゲート２は
点ＸのＬｏｗレベルと点ＺのＬｏｗレベルを入力として
いるので、その出力信号はＬｏｗレベルとなる。ＯＲゲ
ート３は入出力切替え端子ＣのＬｏｗレベルとＮＯＲゲ
ート１のＨｉｇｈ レベルとＡＮＤゲート２のＬｏｗレ
ベルとの入力からＨｉｇｈ レベル（入力状態）を出力
信号とする。従って、ＩＣ１とＩＣ２とがそれぞれＨｉ
ｇｈ レベル，Ｌｏｗレベルでバスコンフリフト状態に
なると、ＩＣ１のバス端子は出力状態から入力状態に切
り替わる。
【００２１】図４（Ｂ）はＩＣ１の出力レベルがＬｏｗ
でＩＣ２の出力レベルがＨｉｇｈ のバスコンフリフト
状態を示す図である。このとき、ＩＣ１のＸ点でのレベ
ルは抵抗Ｒが介在しているため、ＩＣ２の出力レベルで
あるＨｉｇｈ レベルである。ＰＭＯＳ２１のゲート側
のＹ点はＨｉｇｈ レベルであるため、ＮＯＲゲート１
の出力はＬｏｗレベルとなる。一方、ＡＮＤゲート２は
点ＸのＨｉｇｈ レベルと点ＺのＨｉｇｈ レベルを入
力としているので、その出力レベルはＨｉｇｈ レベル
となる。ＯＲゲート３は入出力切替え端子ＣのＬｏｗレ
ベルとＮＯＲゲート１のＬｏｗレベルとＡＮＤゲート２
のＨｉｇｈ レベルとの入力からＨｉｇｈ レベル（入
力状態）を出力信号とする。従って、ＩＣ１とＩＣ２と
がそれぞれＬｏｗレベル，Ｈｉｇｈ レベルでバスコン
フリフト状態になると、ＩＣ１のバス端子は出力状態か
ら入力状態に切り替わる。また、ＩＣ１及びＩＣ２が共
にＨｉｇｈ レベル又はＬｏｗレベルであるときは電位
差を生じないため、従来同様に短絡電流は流れない。
でＩＣ２の出力レベルがＨｉｇｈ のバスコンフリフト
状態を示す図である。このとき、ＩＣ１のＸ点でのレベ
ルは抵抗Ｒが介在しているため、ＩＣ２の出力レベルで
あるＨｉｇｈ レベルである。ＰＭＯＳ２１のゲート側
のＹ点はＨｉｇｈ レベルであるため、ＮＯＲゲート１
の出力はＬｏｗレベルとなる。一方、ＡＮＤゲート２は
点ＸのＨｉｇｈ レベルと点ＺのＨｉｇｈ レベルを入
力としているので、その出力レベルはＨｉｇｈ レベル
となる。ＯＲゲート３は入出力切替え端子ＣのＬｏｗレ
ベルとＮＯＲゲート１のＬｏｗレベルとＡＮＤゲート２
のＨｉｇｈ レベルとの入力からＨｉｇｈ レベル（入
力状態）を出力信号とする。従って、ＩＣ１とＩＣ２と
がそれぞれＬｏｗレベル，Ｈｉｇｈ レベルでバスコン
フリフト状態になると、ＩＣ１のバス端子は出力状態か
ら入力状態に切り替わる。また、ＩＣ１及びＩＣ２が共
にＨｉｇｈ レベル又はＬｏｗレベルであるときは電位
差を生じないため、従来同様に短絡電流は流れない。
【００２２】このように、通常のＩＣと本発明によるＩ
Ｃとを交互に接続することで、バスコンフリフト状態に
ならないようにすることができる。図５は本発明の第二
実施例構成図であり、バス端子接続を示している。図中
、Ｐ型ＣＭＯＳ２１とバス端子Ｔとの間には、抵抗ｒ１
及びＰ型ＣＭＯＳ２３とが接続してある。そして、Ｐ型
ＣＭＯＳ２１のゲート側のＰ１ 点レベルと抵抗ｒ１及
びＣＭＯＳ間のＱ１ 点レベルの否定論理和をとるＮＯ
Ｒゲート４を設け、その出力をＰ型ＣＭＯＳのゲートへ
入力する構成とする。
Ｃとを交互に接続することで、バスコンフリフト状態に
ならないようにすることができる。図５は本発明の第二
実施例構成図であり、バス端子接続を示している。図中
、Ｐ型ＣＭＯＳ２１とバス端子Ｔとの間には、抵抗ｒ１
及びＰ型ＣＭＯＳ２３とが接続してある。そして、Ｐ型
ＣＭＯＳ２１のゲート側のＰ１ 点レベルと抵抗ｒ１及
びＣＭＯＳ間のＱ１ 点レベルの否定論理和をとるＮＯ
Ｒゲート４を設け、その出力をＰ型ＣＭＯＳのゲートへ
入力する構成とする。
【００２３】今、ＩＣ１の出力レベルがＨｉｇｈ でＩ
Ｃ２の出力レベルがＬｏｗのバスコンフリフト状態とす
る。Ｐ型ＣＭＯＳ２１のゲート入力（Ｐ１ ）がＬｏｗ
であるとき、Ｐ型ＣＭＯＳ２１はオンしＱ１ 点はＨｉ
ｇｈ レベルとなる。ＮＯＲゲート４は、ＰＭＯＳ２１
のゲート側のＰ１ 点のＬｏｗレベルとＱ１ 点のＨｉ
ｇｈ レベルからＬｏｗレベルを出力しＣＭＯＳはオン
となりＩＣ１からＨｉｇｈ レベルの信号が出力される
。しかし、ＩＣ２の出力はＬｏｗレベルであるため、上
記短絡電流がＩＣ１からＩＣ２へ流れＱ１ 点はＬｏｗ
レベルとなる。このため、ＮＯＲゲートの出力はＨｉｇ
ｈ となりＰ型ＣＭＯＳはオフ状態へ移る。 従って、瞬時短絡電流がＩＣ１からＩＣ２へ流れるが、
すぐに解除される。
Ｃ２の出力レベルがＬｏｗのバスコンフリフト状態とす
る。Ｐ型ＣＭＯＳ２１のゲート入力（Ｐ１ ）がＬｏｗ
であるとき、Ｐ型ＣＭＯＳ２１はオンしＱ１ 点はＨｉ
ｇｈ レベルとなる。ＮＯＲゲート４は、ＰＭＯＳ２１
のゲート側のＰ１ 点のＬｏｗレベルとＱ１ 点のＨｉ
ｇｈ レベルからＬｏｗレベルを出力しＣＭＯＳはオン
となりＩＣ１からＨｉｇｈ レベルの信号が出力される
。しかし、ＩＣ２の出力はＬｏｗレベルであるため、上
記短絡電流がＩＣ１からＩＣ２へ流れＱ１ 点はＬｏｗ
レベルとなる。このため、ＮＯＲゲートの出力はＨｉｇ
ｈ となりＰ型ＣＭＯＳはオフ状態へ移る。 従って、瞬時短絡電流がＩＣ１からＩＣ２へ流れるが、
すぐに解除される。
【００２４】図６は本発明の第三実施例構成図であり、
バス端子接続を示している。図中、Ｎ型ＣＭＯＳ２２と
バス端子Ｔとの間には、抵抗ｒ２及びＮ型ＣＭＯＳ２４
とが接続してある。そして、Ｎ型ＣＭＯＳ２２のゲート
側のＰ２ 点レベルと抵抗ｒ２及びＮ型ＣＭＯＳ間のＱ
２ 点レベルの否定論理積をとるＮＡＮＤゲート５を設
け、その出力をＮ型ＣＭＯＳ２４のゲートへ入力する構
成とする。
バス端子接続を示している。図中、Ｎ型ＣＭＯＳ２２と
バス端子Ｔとの間には、抵抗ｒ２及びＮ型ＣＭＯＳ２４
とが接続してある。そして、Ｎ型ＣＭＯＳ２２のゲート
側のＰ２ 点レベルと抵抗ｒ２及びＮ型ＣＭＯＳ間のＱ
２ 点レベルの否定論理積をとるＮＡＮＤゲート５を設
け、その出力をＮ型ＣＭＯＳ２４のゲートへ入力する構
成とする。
【００２５】今、ＩＣ１の出力レベルがＬｏｗでＩＣ２
の出力レベルがＨｉｇｈ のバスコンフリフト状態であ
るとする。Ｎ型ＣＭＯＳ２２のゲート入力がＨｉｇｈ
であるとき、Ｎ型ＣＭＯＳ２２はオンしＱ２ 点はＬｏ
ｗレベルとなる。ＮＡＮＤゲート５は、Ｎ型ＣＭＯＳ２
２のゲート側のＰ２ 点のＨｉｇｈ レベルとＱ２ 点
のＬｏｗレベルからＨｉｇｈ レベルを出力しＮ型ＣＭ
ＯＳはオンとなりＩＣ１からＬｏｗレベルの信号が出力
される。しかし、ＩＣ２の出力はＨｉｇｈ レベルであ
るため、上記短絡電流がＩＣ２からＩＣ１へ流れＱ２
点にはＨｉｇｈ レベルとなる。このため、ＮＡＮＤゲ
ートの出力はＬｏｗとなりＮ型ＣＭＯＳはオフ状態へ移
る。従って、瞬時短絡電流がＩＣ２からＩＣ１へ流れる
が、すぐに解除される。
の出力レベルがＨｉｇｈ のバスコンフリフト状態であ
るとする。Ｎ型ＣＭＯＳ２２のゲート入力がＨｉｇｈ
であるとき、Ｎ型ＣＭＯＳ２２はオンしＱ２ 点はＬｏ
ｗレベルとなる。ＮＡＮＤゲート５は、Ｎ型ＣＭＯＳ２
２のゲート側のＰ２ 点のＨｉｇｈ レベルとＱ２ 点
のＬｏｗレベルからＨｉｇｈ レベルを出力しＮ型ＣＭ
ＯＳはオンとなりＩＣ１からＬｏｗレベルの信号が出力
される。しかし、ＩＣ２の出力はＨｉｇｈ レベルであ
るため、上記短絡電流がＩＣ２からＩＣ１へ流れＱ２
点にはＨｉｇｈ レベルとなる。このため、ＮＡＮＤゲ
ートの出力はＬｏｗとなりＮ型ＣＭＯＳはオフ状態へ移
る。従って、瞬時短絡電流がＩＣ２からＩＣ１へ流れる
が、すぐに解除される。
【００２６】以上述べたように、本発明の第二実施例に
あっては、図５に示す回路を入出力端子に持つＩＣをお
互いに接続した場合にはバスコンフリフト状態を解除で
き、本発明の第三実施例にあっては、図６に示す回路を
入出力端子に持つＩＣをお互いに接続した場合にはバス
コンフリフト状態を解除できる。また更に、本発明の第
二，第三実施例の回路を共に入出力端子に備えたＩＣを
お互いに接続した場合にもバスコンフリフト状態を解除
できる。
あっては、図５に示す回路を入出力端子に持つＩＣをお
互いに接続した場合にはバスコンフリフト状態を解除で
き、本発明の第三実施例にあっては、図６に示す回路を
入出力端子に持つＩＣをお互いに接続した場合にはバス
コンフリフト状態を解除できる。また更に、本発明の第
二，第三実施例の回路を共に入出力端子に備えたＩＣを
お互いに接続した場合にもバスコンフリフト状態を解除
できる。
【００２７】
【発明の効果】以上説明したように、本発明によればバ
スコンフリフト状態となっても、本発明によるバスコン
フリフト防止回路を有する集積回路がバス端子の出力を
停止することとなるため、短絡電流が流れることによる
集積回路の破壊を防ぐことができる。
スコンフリフト状態となっても、本発明によるバスコン
フリフト防止回路を有する集積回路がバス端子の出力を
停止することとなるため、短絡電流が流れることによる
集積回路の破壊を防ぐことができる。
【図１】本発明の原理説明図（一）である。
【図２】本発明の原理説明図（二）である。
【図３】本発明の第一実施例構成図である。
【図４】バスコンフリフト状態を示す図である。
（ａ）ＩＣ１が出力レベルＨでＩＣ２が出力レベルＬ（
ｂ）ＩＣ１が出力レベルＬでＩＣ２が出力レベルＨ
ｂ）ＩＣ１が出力レベルＬでＩＣ２が出力レベルＨ
【図
５】本発明の第二実施例構成図である。
５】本発明の第二実施例構成図である。
【図６】本発明の第二実施例構成図である。
【図７】集積回路の構成図である。
（ａ）バス端子を示す図
（ｂ）回路構成図
【図８】従来の集積回路のバス端子接続状態を示す図で
ある。
ある。
１０ ・・・ 内部回路
１１ ・・・ 外部信号検出手段
１１ａ，１１ｂ・・・ 抵抗
１２ ・・・ 第１集積回路のバス端子１３ ・
・・ バス端子切替え手段１３′・・・ 論理回路 １４ ・・・ 第２集積回路のバス端子１５ ・
・・ ハイレベル出力部 １６ ・・・ 出力停止手段 １７ ・・・ 制御手段 １８ ・・・ ローレベル出力部
・・ バス端子切替え手段１３′・・・ 論理回路 １４ ・・・ 第２集積回路のバス端子１５ ・
・・ ハイレベル出力部 １６ ・・・ 出力停止手段 １７ ・・・ 制御手段 １８ ・・・ ローレベル出力部
Claims (4)
- 【請求項１】 入力切替え信号Ｃにより入力端子又は
出力端子として機能するバス端子を備えた第１及び第２
集積回路の各バス端子間を接続したシステムにおいて、
他方のバス端子（１４）の出力レベルＴを検出する外部
信号検出手段（１１）と、前記外部信号検出手段（１１
）の検出した出力レベルＴに応じ、前記入出力切替え信
号Ｃを制御するバス端子切替え手段（１３）を設けたこ
とを特徴とするバス端子の切替回路。 - 【請求項２】 入力切替え信号Ｃにより入力端子又は
出力端子として機能するバス端子を備えた第１及び第２
集積回路の各バス端子間を接続したシステムにおいて、
一方のバス端子（１２）と内部回路（１０）との間に設
けた抵抗（１１ａ）と、前記内部回路（１０）と前記抵
抗（１１ａ）の間のレベルＳと、前記抵抗（１１′）と
前記一方のバス端子（１２）間に現れる他方のバス端子
（１４）の出力レベルＴとに応じ、前記入出力切替え信
号Ｃを制御する論理回路（１３′）を備えたことを特徴
とするバス端子の切替回路。 - 【請求項３】 入力端子又は出力端子として機能する
バス端子（Ｔ）を備えた第１及び第２集積回路の各バス
端子（Ｔ）間を接続したシステムにおいて、ハイレベル
出力部（１５）と前記バス端子（Ｔ）との間に、抵抗（
１１ｂ）と出力停止手段（１６）を設け、前記抵抗（１
１ｂ）のＱ１点のレベルにより、前記出力停止手段（１
６）の起動を制御とする制御手段（１７）を設け、前記
ハイレベル出力部（１５）からのハイレベル信号出力時
に、前記Ｑ点がローレベルとなった場合に前記出力停止
手段（１６）によりハイレベル出力を停止することを特
徴とするバス端子の切替回路。 - 【請求項４】 入力端子又は出力端子として機能する
バス端子（Ｔ）を備えた第１及び第２集積回路の各バス
端子（Ｔ）間を接続したシステムにおいて、ローレベル
出力部（１８）と前記バス端子（Ｔ）との間に、抵抗（
１１ｂ）と出力停止手段（１６′）を設け、前記抵抗（
１１ｂ）のＱ２点のレベルにより、前記出力停止手段（
１６′）の起動を制御とする制御手段（１７′）を設け
、前記ローレベル出力部（１８）からのローレベル信号
出力時に、前記Ｑ点がハイレベルとなった場合に前記出
力停止手段（１６′）によりローレベル出力を停止する
ことを特徴とするバス端子の切替回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-233920 | 1990-09-03 | ||
| JP23392090 | 1990-09-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212519A true JPH04212519A (ja) | 1992-08-04 |
Family
ID=16962672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054273A Withdrawn JPH04212519A (ja) | 1990-09-03 | 1991-03-19 | バス端子の切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04212519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651513B1 (en) * | 1993-10-29 | 1997-08-06 | STMicroelectronics S.r.l. | Integrated circuit with bidirectional pin |
-
1991
- 1991-03-19 JP JP3054273A patent/JPH04212519A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651513B1 (en) * | 1993-10-29 | 1997-08-06 | STMicroelectronics S.r.l. | Integrated circuit with bidirectional pin |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |