KR930002512B1 - 버스드라이버 집적회로 - Google Patents

버스드라이버 집적회로 Download PDF

Info

Publication number
KR930002512B1
KR930002512B1 KR1019890016420A KR890016420A KR930002512B1 KR 930002512 B1 KR930002512 B1 KR 930002512B1 KR 1019890016420 A KR1019890016420 A KR 1019890016420A KR 890016420 A KR890016420 A KR 890016420A KR 930002512 B1 KR930002512 B1 KR 930002512B1
Authority
KR
South Korea
Prior art keywords
bus
integrated circuit
bus driver
transistor
present
Prior art date
Application number
KR1019890016420A
Other languages
English (en)
Other versions
KR900008616A (ko
Inventor
다케지 도쿠마루
츠네아키 구도
가즈유키 오모테
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치, 도시바 마이크로 일렉트로닉스 가부시키가이샤, 다케다이 마사다카 filed Critical 가부시키가이샤 도시바
Publication of KR900008616A publication Critical patent/KR900008616A/ko
Application granted granted Critical
Publication of KR930002512B1 publication Critical patent/KR930002512B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.

Description

버스드라이버 집적회로
제1도는 본 발명의 1실시예에 따른 클럭제어형 인버터(clocked inverter)의 회로도,
제2도는 본 발명의 다른 실시예에 따른 클럭제어형 인버터의 회로도,
제3도는 제1도에 도시된 회로를 이용하여 구성된 내부 버스계통의 1실시예를 나타낸 도면,
제4도는 제2도에 도시된 회로를 이용하여 구성된 내부버스계통의 다른 실시예를 나타낸 도면,
제5도는 제3도에 도시된 내부버스계통을 집적회로로 나타내기 위해서 실제의 패턴을 도시한 도면,
제6도는 본 발명에 따른 버스드라이버 집적회로의 실제의 패턴을 도시한 도면,
제7도는 종래기술에 따른 버스드라이버의 구성을 도시한 구성도,
제8도는 제7도에 도시된 회로를 이용하여 구성된 내부버스계통의 구성도,
제9도는 종래기술에 따른 버스드라이버 집적회로의 실제의 패턴을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
P1, P2: PMOS트랜지스터 N1, N2: NMOS트랜지스터
3' : 인버터
[산업상의 이용분야]
본 발명은 버스드라이버 집적회로에 관한 것으로, 특히 집적회로의 면적을 감소시킨 버스드라이버 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 마이크로프로세서 등의 버스구동을 위해서 이용되는 버스드라이버는 큰 부하, 즉 부하가 큰 버스배선을 구동시키기 위해 충분한 구동능력을 갖출 필요가 있다.
제7도는 종래기술에 따른 버스드라이버의 구성을 나타낸 도면으로서, 이 버스드라이버는 낸드게이트(1 ; NAND gate)와 노아게이트(2 ; NOR gate)의 입력단으로 입력(E) 및 입력(A)을 받아 들이도록 되어 있고, 인버터(3)가 도면에 도시된 것처럼 접속되어 있으며, 상기 낸드게이트(1)의 출력단이 P채널 MOS트랜지스터(P1; 이하 PMOS트랜지스터라고 칭함)의 게이트전극에 접속되어 있다. 한편, 노아게이트(2)의 출력단은 N채널 MOS트랜지스터(N1; 이하 NMOS트랜지스터라고 칭함)의 게이트 전극에 접속되어 있고, PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)의 접속점에서 출력(Z)을 내보내도록 되어 있다. 참조부호 VDD는 전원을 나타낸다.
따라서 A=1, E=1인 때에만 낸드게이트(1)의 출력이 0으로 되어 PMOS트랜지스터(P1)가 온되고, 한편 노아게이트(2)는 A=0, E=1인 때에만 그 출력이 1이 되어 NMOS트랜지스터(N1)가 온된다. 이와같이 하여 버스드라이버가 동작을 하게 된다.
제8도는 종래기술에 따른 내부버스드라이버계통을 도시한 것으로, 이 내부버스드라이버계통은 비교적 배선부하가 가벼운 내부버스용에 이용된다. 도면에서 참조부호 10,11,12등으로 표시된 부분은 제7도에 도시된 회로로 구성되고, 주버스(0,1,…,n)에는 이에 대응되는 버스드라이버(13,14,…,1N)가 접속되어 있다.
그런데, 상기와 같이 배선부하가 통상의 버스배선에 비해 가벼운 제8도의 버스드라이버계통에 제7도에 도시된 것과 같은 구성의 버스드라이버를 이용하면, 제9도에 도시된 것과 같이 집적회로의 전체적인 실제패턴면적이 커지게 된다. 즉, 버스드라이버는 제8도와 같이 n비트선분을 가로방향으로 배치하는 경우가 많으므로, 트랜지스터에 의한 칩점유면적이 커지게 된다. 따라서 종래기술에 의한 버스드라이버 집적회로에서는 배선부하가 비교적 가볍다는 내부버스계통(보조버스계통)의 장점을 살리고 있다고 할 수 없었다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 버스드라이버 집적회로상의 점유면적을 감소시키면서 내부버스계통의 장점을 살릴 수 있도록 된 버스드라이버 집적회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 버스드라이버 집적회로는, 주버스와, 이 주버스에 접속되어 있는 내부버스로 출력을 전송하는 여러개의 버스드라이버를 갖춘 집적회로에 있어서, 상기 각 버스드라이버가 적어도 2개의 PMOS트랜지스터와 적어도 2개의 NMOS트랜지스터로 이루어진 클럭제어형 인버터(clocked inverter)로 구성되고, 이네이블신호의 유무에 따라 데이터출력을 상기 내부버스로 공급함으로써 집적회로의 실제패턴의 점유면적을 감소시키도록 되어 있다.
[작용]
상기 구성으로 된 본 발명의 버스드라이버 집적회로는 제1도에 도시된 것처럼 구성되는 바, 제1도에서 참조부호 P1,P2는 PMOS트랜지스터, N1,N2는 NMOS트랜지스터, 3'은 인버터를 나타낸다. 이러한 제1도의 클럭제어형 인버터에서는 제7도의 버스드라이버와는 달리 낸드게이트 및 노아게이트를 사용하고 있지 않으므로 집적회로적으로 볼 때 구성 및 회로배치가 간단해 진다.
[실시예]
이하, 도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 버스드라이버의 회로구성을 도시한 것으로, 직렬로 접속되어 있는 제1 및 제2PMOS트랜지스터(P1,P2)와, 직렬로 접속되어 있는 제1 및 제2N채널 MOS트랜지스터(N1,N2)가 각각 직렬로 접속되어 있으며, 입력(A)이 제1PMOS트랜지스터(P1)의 게이트전극 및 제2NMOS트랜지스터(N2)의 게이트전극으로 인가되고, 입력(E) 및 인버터(3')를 통과한 반전입력(E)이 제1NMOS트랜지스터(N1)의 게이트전극 및 제2PMOS트랜지스터(P2)의 게이트전극으로 인가되도록 되어 있다. 그리고 제2PMOS트랜지스터(P2)와 제1NMOS트랜지스터(N1)의 접속점으로 부터 출력(Z)이 나오도록 되어 있다.
제1도의 실시예에서는 A=1, B=1인 때에만 제1NMOS트랜지스터(N1) 및 제2NMOS트랜지스터(N2) 가온되고 제1PMOS트랜지스터(P1)는 오프되며 제2PMOS트랜지스터(P2)는 온된다. 그리고 A=0, E=1인 때에는 제1PMOS트랜지스터(P1)와 제2PMOS트랜지스터(P2) 및 제1NMOS트랜지스터(N1) 가 온되고 제2NMOS트랜지스터(N2)만이 오프로 된다, 또 A=1, E=0인 때에는 제1PMOS트랜지스터(P1)와 제2PMOS트랜지스터(P2) 및 제1NMOS트랜지스터(N1)는 오프되고 제2NMOS트랜지스터(N2)만 온되며, A=0, E=0인 때에는 제1PMOS트랜지스터(P1)이 온되고 나머지 트랜지스터(P2,N1,N2)는 오프됨으로써 버스드라이버를 구동시키게 된다.
제2도는 본 발명의 다른 실시예를 도시한 것으로, 이 버스드라이버의 실시예에서는 제1도의 회로중 인버터(3')를 제거하고 신호
Figure kpo00001
를 또 하나의 입력으로 하는 형태로 클럭제어형 인버터가 구성되어 있다. 이러한 구성에서는 신호입력
Figure kpo00002
의 저(low) 또는 고(high)레벨에 따라서 제2PMOS트랜지스터(P2)만이 온·오프로 제어되는 것을 제외하고는 나머지 각 트랜지스터(P1,N1,N2)가 동작하는 형태는 제1도와 동일하므로 상세한 설명은 생략한다.
제3도는 본 발명을 이용한 내부버스계통의 한 실시예의 구성을 도시한 것으로, 이 실시예에 있어서 버스드라이버(10,11,12,…)는 제1도에 도시된 클럭제어형 인버터로 구성되어 있는데, 각 데이터입력(DATA0, DATA1, DATA2,…)이 인가되면 이네이블신호(E)의 유무에 따라 내부버스(0,1,2,…)가 대응적으로 동작한다.
제4도는 본 발명을 이용한 내부버스계통의 다른 실시예의 구성을 도시한 것으로, 이 실시예에 있어서 각 버스드라이버(20,21,22,…,2N)는 제2도에 도시된 클럭제어형 인버터로 구성되어 있다. 그 동작에 있어서는 이네이블신호(E) 및 이 신호의 부정입력(
Figure kpo00003
; 否定入力)에 따라서 데이터입력(DATA0, DATA1, DATA2, …, DATAn)에 대응되는 버스선(0,1,2,…,n)이 구동되는 점이 제3도의 실시예와 유사하므로 상세한 동작설명은 생략한다.
제5도는 제3도에 도시해 놓은 본 발명에 따른 클럭제어형 인버터로 구성되는 내부버스계통을 집적회로에 실제로 패턴화하기 위한 형태를 도시한 것으로, 참조부호 40,41,42,…,4N-1,4N은 버스드라이버를 나타내고, R1,R2,R3,…,RN은 중계단자를 나타내며, 01,02,03,…,0N은 버스드라이버의 각 출력원을 나타낸다.
제6도는 본 발명에 따른 클럭제어형 인버터를 이용하여 구성된 내부버스계통의 실제 집적회로패턴을 확대하여 도시한 것으로, 본 발명에 따른 제6도의 실제 집적회로패턴을 제7도에 도시된 종래기술에 따른 버스드라이버를 이용하여 구성된 제9도의 집적회로의 실제 패턴과 비교하여 판단해 볼 때, 본 발명의 버스드라이버는 집적회로상의 점유면적을 상당히 감소시킴을 알 수 있다.
[발명의 효과]
상기한 바와같이, 본 발명의 버스드라이버 집적회로는 종래의 버스드라이버 집적회로에 비해 집적회로상의 점유면적을 상당히 감소시킬 수 있음은 물론, 버스드라이버자체의 게이트 지연에 있어서도 본 발명에 따른 클럭제어형 인버터가 종래의 버스드라이버에 비해 게이트지연을 줄일 수 있게 된다.
또, 제2도에 도시된 실시예에서와 같이, 인버터를 갖추고 있지 않은 버스드라이버를 이용함에 따라서 집적회로상에서의 점유면적을 보다 더 감소시킬 수 있게 된다.

Claims (1)

  1. 주버스와, 그 주버스에 접속된 내부버스(0,1,…,n)로 출력을 전송하는 여러개의 버스드라이버(10,…,1N ; 20,…,2N)를 갖추고 있는 집적회로에 있어서, 상기 각 버스드라이버(10,…,1N ; 20,…,2N)가 적어도 2개의 PMOS트랜지스터(P1,P2)와 적어도 2개의 NMOS트랜지스터(N1,N2)로 이루어진 클럭제어형 인버터로 구성되어, 이네이블신호(E ;
    Figure kpo00004
    )의 유무에따라 데이터출력(Z)을 상기 내부버스(0,1,…,n)에 공급하도록 된 것을 특징으로 하는 버스드라이버 집적회로.
KR1019890016420A 1988-11-14 1989-11-13 버스드라이버 집적회로 KR930002512B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63285809A JPH02132917A (ja) 1988-11-14 1988-11-14 バスドライバー集積回路
JP88-285809 1988-11-14

Publications (2)

Publication Number Publication Date
KR900008616A KR900008616A (ko) 1990-06-03
KR930002512B1 true KR930002512B1 (ko) 1993-04-03

Family

ID=17696367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890016420A KR930002512B1 (ko) 1988-11-14 1989-11-13 버스드라이버 집적회로

Country Status (4)

Country Link
US (1) US5059830A (ko)
EP (1) EP0369405A3 (ko)
JP (1) JPH02132917A (ko)
KR (1) KR930002512B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162672A (en) * 1990-12-24 1992-11-10 Motorola, Inc. Data processor having an output terminal with selectable output impedances
DE4324519C2 (de) * 1992-11-12 1994-12-08 Hewlett Packard Co NCMOS - eine Hochleistungslogikschaltung
US5467455A (en) * 1993-11-03 1995-11-14 Motorola, Inc. Data processing system and method for performing dynamic bus termination
US5528166A (en) * 1995-03-14 1996-06-18 Intel Corporation Pulse controlled impedance compensated output buffer
KR100466457B1 (ko) * 1995-11-08 2005-06-16 마츠시타 덴끼 산교 가부시키가이샤 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법
US5787291A (en) * 1996-02-05 1998-07-28 Motorola, Inc. Low power data processing system for interfacing with an external device and method therefor
KR19980058197A (ko) * 1996-12-30 1998-09-25 문정환 제어신호를 이용한 출력패드 회로
US6246259B1 (en) * 1998-02-23 2001-06-12 Xilinx, Inc. High-speed programmable logic architecture having active CMOS device drivers
US6025739A (en) * 1998-04-21 2000-02-15 International Business Machines Corporation CMOS driver circuit for providing a logic function while reducing pass-through current
CN102983822A (zh) * 2012-09-18 2013-03-20 上海集成电路研发中心有限公司 一种功率放大器
US20150310909A1 (en) * 2014-04-25 2015-10-29 Broadcom Corporation Optimization of circuit layout area of a memory device
CN115051561A (zh) * 2021-03-09 2022-09-13 长鑫存储技术有限公司 电压转换电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4408135A (en) * 1979-12-26 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Multi-level signal generating circuit
JPS5723127A (en) * 1980-07-16 1982-02-06 Toshiba Corp Bus-line driving circuit
US4567561A (en) * 1981-12-24 1986-01-28 International Business Machines Corp. Large scale integration data processor signal transfer mechanism
US4488066A (en) * 1982-11-08 1984-12-11 At&T Bell Laboratories Databus coupling arrangement using transistors of complementary conductivity type
JPS60169219A (ja) * 1984-02-13 1985-09-02 Oki Electric Ind Co Ltd 三状態出力回路
JPS6125326A (ja) * 1984-07-16 1986-02-04 Nec Corp バツフア回路
JPS62194733A (ja) * 1986-02-21 1987-08-27 Hitachi Tobu Semiconductor Ltd トライ・ステ−ト・ゲ−ト
US4920282A (en) * 1987-06-23 1990-04-24 Kabushiki Kaisha Toshiba Dynamic latch circuit for preventing short-circuit current from flowing during absence of clock pulses when under test

Also Published As

Publication number Publication date
US5059830A (en) 1991-10-22
EP0369405A2 (en) 1990-05-23
KR900008616A (ko) 1990-06-03
EP0369405A3 (en) 1991-03-20
JPH02132917A (ja) 1990-05-22

Similar Documents

Publication Publication Date Title
KR930002512B1 (ko) 버스드라이버 집적회로
KR950022130A (ko) 다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로
KR950007462B1 (ko) 멀티모드 입력회로
US4686396A (en) Minimum delay high speed bus driver
US5013937A (en) Complementary output circuit for logic circuit
KR910010505A (ko) 반도체 집적회로, 반도체 메모리 및 마이크로 프로세서
JP4063982B2 (ja) レベルシフタ回路およびそれを用いた半導体装置
US6806757B2 (en) Level shift circuit
US6384644B2 (en) Output circuit with switching function
KR880006850A (ko) 3스테이트 부설 상보형 mos집적회로
JPH0389624A (ja) 半導体集積回路
JPS61112424A (ja) 出力バツフア回路
JPS63120522A (ja) 半導体集積回路
KR100275956B1 (ko) 데이타 입출력 포트
JPH11339491A (ja) シフトレジスタ装置及びそのシフトレジスタ装置を利用した負荷駆動装置
JPH02101819A (ja) ディジタル比較器
EP0302764A2 (en) Circuit for comparing magnitudes of binary signals
JP2595074B2 (ja) 半導体集積回路装置
JP2735268B2 (ja) Ｌｓｉの出力バッファ
KR100200915B1 (ko) 정전류가 없는 전압 변환을 위한 출력장치를 구비한 반도체 메모리장치
JPH02268510A (ja) ゲートアレイ装置によるバスデータ保持回路
JPH0431630Y2 (ko)
JPH06268510A (ja) レベル変換回路
JPH0254617A (ja) 入出力バッファ回路
KR880003482A (ko) 3 스태이트부 상보형 mos 집적회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030401

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee