DE4324519C2

DE4324519C2 - NCMOS - eine Hochleistungslogikschaltung

Info

Publication number: DE4324519C2
Application number: DE4324519A
Authority: DE
Inventors: Rajendra Kumar
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-11-12
Filing date: 1993-07-21
Publication date: 1994-12-08
Anticipated expiration: 2013-07-22
Also published as: DE4324519A1; GB9322617D0; JPH0774265A; GB2272588A; GB2272588B; US5426383A

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf eine Halbleiterschaltung und im besonderen auf eine Familie von Hochleistungslogikschaltungen.

Der Fortschritt bei Computern und digitalen Elektronikbau elementen erfordert ständig Logikschaltungen, die digitale Signale bei höherer Geschwindigkeit, bei niederen Signal pegeln und mit geringerem Leistungsverbrauch beeinflussen können. Die meisten solcher Logikschaltungen werden durch Verbinden einfacher Baublöcke, wie z. B. Gatter und Inverter, gebildet.

Fig. 1 zeigt einen Inverter, der NMOS-Transistoren verwen det. F₁ ist ein Verarmungstransistor und F₃ ist ein Null- Schwellenspannungstransistor; beide werden durch keine oder eine positive Gate-Spannung in einen leitfähigen Zustand versetzt. F₂ und F₄ sind Anreicherungstransistoren, die durch eine positive Gate-Spannung in einen leitfähigen Zustand gesetzt werden.

Ist V_i auf einem hohen logischen Pegel, dann werden F₂ und F₄ leitfähig. Dieses koppelt das Massepotential mit V_j und V₀, wodurch sowohl F₁ als auch F₃ in einen leitfähigen Zu stand gesetzt werden. Nachdem alle vier Transistoren leit fähig sind, fließen signifikante Ströme durch alle Tran sistoren. Dies führt zu einem unerwünschten Gleichstrom leistungsverbrauch. Ist V_i überdies auf einem hohen lo gischen Pegel, dann sollte die Ausgangsspannung V₀ auf dem Massepotential sein, aber der aktuelle Wert von V₀ hängt von dem Verhältnis der Drain-Source Widerstände durch F₃ und F₄ ab. Diese Art der Schaltung ist als Verhältnisentwurfsschal tung bekannt.

Fig. 2 beschreibt eine "verhältnislose" CMOS-Inverterschal tung. Wenn die Eingangsspannung V_i auf einem festen logi schen Pegel (entweder hoch oder niedrig) ist, dann wird die Schaltung in einem festen Zustand sein und einer der zwei Ausgangstransistoren F₅ oder F₆ wird in einem nicht-leit fähigen Zustand sein. Dies führt zu einem wesentlich gering eren Leistungsverbrauch als in der Schaltung aus Fig. 1. Da einer der Ausgangstransistoren zusätzlich keinen signifi kanten Strom führt, ist die Ausgangsspannung V₀ entweder gleich 0 oder gleich V₁, abhängig davon, ob der Eingang hoch bzw. niedrig ist. Folglich pendelt die Ausgangsspannung zwischen der minimalen und der maximalen Leistungsver sorgungsspannung. Ein Nachteil der Schaltung besteht darin, daß sie relativ langsam ist, da die Schaltgeschwindigkeit des PMOS-Ausgangstransistors F₅ zwei- oder dreimal langsamer ist, als die Geschwindigkeit des entsprechenden NMOS-Aus gangstransistors F₃ in Fig. 1.

Fig. 3 zeigt einen BiCMOS-Inverter, bei dem die MOS-Pull-up- und -Pull-down-Transistoren F₅ und F₆ in Fig. 2 durch Bipo lartransistoren F₇ und F₈ ersetzt wurden. Die Logikpegel der Schaltung werden immer noch durch MOS-Transistoren ge steuert. Ähnlich zu der Schaltung in Fig. 2 fließt durch die Bipolartransistoren nur ein Reststrom, wenn der Inverter in einem stabilen Zustand ist. Jedoch haben die Bipolartransi storen eine größere Stromkapazität als die MOS-Ausgangstran sistoren und sie ermöglichen deshalb gewöhnlich wesentlich schnellere Schaltungsgeschwindigkeit beim Ansteuern einer kapazitiven Last C_L.

Ein Nachteil der BiCMOS-Schaltung besteht darin, daß die Ausgangsspannung nicht gesamt zwischen der minimalen und maximalen Leistungsversorgungsspannung pendeln kann. Dies liegt daran, daß ein Bipolartransistor einen minimalen Diodenvorspannungsabfall in Durchlaßrichtung hat, der durch das Material des Transistors festgelegt ist; für Silizium transistoren beträgt dieser Vorspannungsabfall in Durchlaß richtung etwa 0,7 Volt. Folglich ergibt sich bei der In verterschaltung aus Fig. 3 bei einer niederen Eingangs spannung eine Ausgangsspannung von (V₁-0,7) und nicht V₁, und eine hohe Eingangsspannung resultiert in einer Ausgangs spannung von 0,7 Volt und nicht von 0 Volt.

Fig. 4 zeigt eine BiNMOS-Inverterschaltung, die der Schal tung, die in Fig. 3 gezeigt ist, ähnlich ist, außer daß der Bipolar-Pull-down-Transistor F₈ durch einen NMOS-Transistor F₁₀ ersetzt wurde. Der NMOS-Transistor hat keinen Dioden vorspannungsabfall in Durchlaßrichtung. Folglich kann bei der Schaltung aus Fig. 4 der Ausgang bei einem hohen Eingang auf Null gehen. Er kann aber immer noch nicht auf einen hö heren Pegel als (V₁-0,7) bei einem "niedrigen" Eingang gehen.

Der Trend beim modernen Schaltungsentwurf, besonders für tragbare und andere batteriebetriebene Geräte, geht in Rich tung niedriger Versorgungsspannungen. Aufgrund des Dioden vorspannungsabfalls in Durchlaßrichtung, der einem Bipolar transistor eigen ist, können die Schaltungen in Fig. 3 und 4 nicht mit der Versorgungsspannung skaliert bzw. eingestellt werden. Wenn die Versorgungsspannung abfällt, dann wird der Diodenvorspannungsabfall in Durchlaßrichtung ein größerer Prozentsatz der Versorgungsspannung. Dies reduziert den relativen Bereich der Ausgangsspannung der Schaltung und führt zu einer entsprechend erhöhten Störempfindlichkeit ge genüber dem Rauschen.

Zusätzlich sind Bipolartransistoren der Sättigung unterwor fen, die die Schaltung verlangsamt. Die erforderliche Pro zeßtechnologie zum Herstellen einer BiCMOS- oder BiNMOS- Schaltung ist ebenfalls komplexer als diejenige, die er forderlich ist, um eine MOS-Schaltung herzustellen; z. B. werden mindestens vier zusätzliche Masken benötigt.

Die JP 2-96428 A offenbart eine Schaltung mit einem ersten NMOS-Transistor mit einer gesteuerten Schwellenspannung, die ungleich null Volt ist, und der auf ein erstes Signal anspricht, um einen nieder-ohmigen Stromweg zwischen einem ersten Leistungsanschluß und einem Schaltungsausgang herzustellen, wenn das erste Signal einen hohen logischen Pegel annimmt, und um einen hoch-ohmigen Stromweg zwischen dem ersten Leistungsanschluß und dem Schaltungsausgang herzustellen, wenn das erste Signal einen niederen logischen Pegel annimmt; einem zweiten NMOS-Transistor mit einer gesteuerten Schwellenspannung, der auf ein zweites Signal anspricht, um einen nieder-ohmigen Stromweg zwischen einem ersten Knoten und dem Schaltungsausgang herzustellen, wenn das zweite Signal den hohen logischen Pegel annimmt, und um einen hochohmigen Stromweg zwischen dem ersten Knoten und dem Schaltungsausgang herzustellen, wenn das zweite Signal den niederen logischen Pegel annimmt, wobei der erste Knoten mit einem zweiten Leistungsanschluß verbunden ist, der eine Spannung aufweist, die niedriger ist als die Spannung an dem ersten Leistungsanschluß; und einer logischen Einrichtung zum in Beziehung setzen des ersten und des zweiten Signals, um entweder einen nieder-ohmigen Stromweg zwischen dem ersten Anschluß und dem Schaltungsausgang und einen hoch-ohmigen Stromweg zwischen dem Schaltungsausgang und dem zweiten Anschluß herzustellen oder um einen hoch-ohmigen Stromweg zwischen dem ersten Anschluß und dem Schaltungsausgang und einen nieder-ohmigen Stromweg zwischen dem Schaltungsausgang und dem zweiten Anschluß herzustellen. Die JP 2-96428 A enthält jedoch keinen Hinweis darauf, wie die Schwellenspannungen der verwendeten NMOS-Transistoren einzustellen sind. Typischerweise sind innerhalb integrierter Schaltungen die Schwellenspannungen der Transistoren gleich.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Logikschaltung der eingangs genannten Art zu schaffen, die die Schaltgeschwindigkeit von Bipolartransistoren bietet, aber die Nachteile des reduzierten Spannungshubes, der Herstellungskomplexität und der langsamen Erholung von unbeabsichtigter Sättigung verhindert.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 gelöst.

Die vorliegende Erfindung schafft eine Familie von neuen Hochleistungslogikschaltungen, bekannt als NCMOS-Logik schaltungen. Diese sind nicht nur schneller als CMOS-Schal tungen, sondern auch einfacher und billiger herzustellen, und zuverlässiger als BiCMOS- und BiNMOS-Schaltungen. Sie schaffen den ähnlichen Vorteil eines geringen Leistungsver brauches, wie BiCMOS- und BiNMOS-Schaltungen, haben aber keinen konstanten Diodenvorspannungsabfall in Durchlaß richtung an ihren Ausgängen, so daß sie skaliert bzw. ein gestellt werden können, um an einen Wechsel des Wertes der Versorgungsspannung angepaßt zu werden.

In einem ersten Ausführungsbeispiel ist ein erster NMOS-Transistor, der durch eine gesteuerte Schwellenspannung charakterisiert ist, mit einem zweiten NMOS-Transistor ver bunden. Der erste NMOS-Transistor spricht auf ein erstes Signal an, um einen nieder-ohmigen Stromweg zwischen einem ersten Leistungsanschluß und zwischen einem Schaltungsaus gang herzustellen, wenn das erste Signal einen hohen lo gischen Pegel annimmt. Wenn das erste Signal einen niederen logischen Pegel annimmt, wird der Stromweg hoch-ohmig.

Der zweite NMOS-Transistor spricht auf ein zweites Signal an, um einen nieder-ohmigen Stromweg zwischen einem zweiten Leistungsanschluß und dem Schaltungsausgang herzustellen, wenn das zweite Signal den hohen logischen Pegel annimmt. Wenn das zweite Signal den niedrigen logischen Pegel an nimmt, wird der Stromweg hoch-ohmig.

Die Schaltung stellt einen nieder-ohmigen Stromweg entweder zwischen dem Schaltungsausgang und dem ersten Leistungsan schluß oder zwischen dem Schaltungsausgang und dem zweiten Leistungsanschluß her durch Setzen des ersten Signals auf den hohen logischen Pegel, wenn das zweite Signal auf einem niedrigen logischen Pegel ist und umgekehrt.

Jeglicher Strom, der auf dem hoch-ohmigen Stromweg fließt, der durch jeden Transistor hergestellt ist, überschreitet einen charakteristischen Reststrom dieses Transistors nicht.

Ein anderes bevorzugtes Ausführungsbeispiel der Erfindung besteht darin, daß der zweite NMOS-Transistor ebenfalls durch eine gesteuerte Schwellenspannung charakterisiert ist. Dies erhöht die Schaltgeschwindigkeit der Schaltung weiter.

Durch Einbau zusätzlicher Transistoren werden verschiedene bevorzugte Ausführungsbeispiele von NCMOS-Schaltungen er zeugt. Diese schließen NCMOS-Inverter, Oszillatoren, NAND- Logikschaltungen, NOR-Logikschaltungen und Drei-Zustands- Logikschaltungen ein.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigelegten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 einen NMOS-Inverter nach dem Stand der Tech nik;

Fig. 2 einen CMOS-Inverter nach dem Stand der Tech nik;

Fig. 3 einen BiCMOS-Inverter nach dem Stand der Tech nik;

Fig. 4 einen BiNMOS-Inverter nach dem Stand der Tech nik;

Fig. 5A-B Querschnitte von zwei MOS-Transistoren;

Fig. 6 einen Herstellungsschritt von zwei NMOS-Tran sistoren;

Fig. 7 das Dotierungsprofil eines NMOS-Transistors mit gesteuerter Schwellenspannung, der in dem ersten Ausführungsbeispiel der Erfindung ver wendet wird;

Fig. 8 das erste Ausführungsbeispiel der Erfindung;

Fig. 9 einen NCMOS-Inverter gemäß der Erfindung;

Fig. 10A-C einen CMOS-Inverter nach dem Stand der Tech nik, einen BiNMOS-Inverter nach dem Stand der Technik und einen NCMOS-Inverter gemäß der Er findung;

Fig. 11 einen NCMOS-Ringoszillator, der die Erfindung ausführt;

Fig. 12 die Spannungsantworten eines CMOS-Inverters nach dem Stand der Technik, eines BiNMOS-In verters nach dem Stand der Technik und eines NCMOS-Inverters gemäß der Erfindung;

Fig. 13 eine NCMOS-NAND-Schaltung gemäß der Erfindung;

Fig. 14 eine NCMOS-NOR-Schaltung gemäß der Erfindung; und

Fig. 15A-B zwei verschiedene Ausführungsbeispiele von NCMOS-Drei-Zustands-Logikschaltungen gemäß der Erfindung.

Die vorliegende Erfindung schafft eine Familie von neuen Hochleistungslogikschaltungen, die als NCMOS-Logikschal tungen bekannt sind. Sie schaffen verhältnislose Logikschal tungen mit einem Leistungsverbrauch ähnlich zu CMOS-Schal tungen, aber mit einer Schaltgeschwindigkeit vergleichbar mit BiNMOS- und BiCMOS-Schaltungen. Die erfindungsgemäßen Schaltungen können ebenfalls skaliert bzw. eingestellt werden, sind einfacher und billiger zu bauen und zuver lässiger als BiCMOS- und BiNMOS-Schaltungen.

Die vorliegende Erfindung ersetzt die Bipolartransistoren an den Ausgängen von BiNMOS- und BiCMOS-Schaltungen durch NMOS-Transistoren, die durch gesteuerte Schwellenspannungen charakterisiert sind.

Ein NMOS-Transistor mit gesteuerter Schwelle ist eine Art NMOS-Transistor, bei dem dessen Schwellenspannung auf einen bestimmten Wert für bestimmte Anwendungen gesteuert wird. Eine Schwellenspannung ist diejenige Spannung, die erfor derlich ist, um den Transistor in einen leitfähigen Zustand zu versetzen. Sie ist als diejenige Gate-Source Spannung de finiert unterhalb welcher nur ein Reststrom fließt.

Der folgende Ausdruck stellt den Drainstrom I_d eines NMOS- Transistors dar:

I_d ∝ (µ _* (W/L) _* (V_gs-V_t)²) (1),

mit µ = die Beweglichkeit der Ladungsträger des Transi stors;
W = die Breite des Gates des Transistors;
L = die Länge des Gates des Transistors;
V_gs = die Gate-Source Spannung des Transistors; und
V_t = die Schwellenspannung des Transistors.

Die Schwellenspannung des Transistors wird durch das Do tierungsprofil seines Gate-Kanals gesteuert. Ist die Source des Transistors nicht geerdet, dann wird die Schwellenspan nung ebenfalls durch die an die Source angelegte Spannung beeinflußt. Dies ist bekannt als der Volumeneffekt eines Feldeffekttransistors.

Fig. 5A zeigt einen Querschnitt eines NMOS-Transistors auf einem P⁻-Substrat 6 mit n⁺-Gebieten 1 und 2, die als Source bzw. als Drain dienen. Ein Gate-Kanal 3 ist durch zwei Im plantationen gebildet: eine durch eine Tief-Schwellenimplan tierung, um ein p⁺-Gebiet 4 zur Verringerung der Möglichkeit eines Durchbruchs zu erzeugen, und die andere durch eine Flach-Schwellenimplantierung, um ein p-Gebiet 5 zu erzeugen. Sowohl die Gate-Kanalimplantierung und der Volumeneffekt be stimmen die Schwellenspannung. Bei einem typischen NMOS- Transistor kann die Schwellenspannung mit einem Volumenef fekt zwischen 1 und 1,5 Volt sein.

Fig. 5B zeigt einen Querschnitt eines NMOS-Transistors mit gesteuerter Schwelle. Komponenten in Fig. 5B, die ähnlich zu Komponenten in Fig. 5A sind, werden dieselben Bezugszeichen zugeordnet. Der Gate-Kanal 3 in Fig. 5B wird durch eine Im plantation gebildet, um ein P⁺-Gebiet 7 zu erzeugen. Durch Steuern der Dotierungskonzentration und Dotierungszeit des P⁺-Dotierungsstoffes, wird die Schwellenspannung des Tran sistors auf einen bestimmten Wert gesteuert.

Fig. 6 zeigt einen Schritt der Herstellung eines ersten 12 und eines zweiten NMOS-Transistors 10; der erste NMOS-Tran sistor 12 ist ein NMOS-Transistor mit einer gesteuerten Schwelle. Beide Transistoren werden auf einem einzigen Sub strat 14 hergestellt. Die Source- und die Drain-Gebiete 22 und 24 des ersten Transistors 12, die Source- und die Drain- Gebiete 16 und 18 des zweiten Transistors 10 und die Tief- Schwellenimplantierung 26, 28 für beide Transistoren wurden bereits im Substrat 14 gebildet. Eine Maske 32 wird über einen Gate-Kanal 34 gelegt und eine zweite flache Implan tation wird durchgeführt, wie durch die Pfeile 36 angezeigt, um einen P-Kanal 38 über dem P⁺-Kanal 26 des Transistors 10 herzustellen. Wie durch den dargestellten Schritt gezeigt, können sowohl das Maskieren und die flache Implantation weg gelassen werden, wenn nur der erste NMOS-Transistor er wünscht ist.

Fig. 7 zeigt ein Beispiel eines Dotierungsprofiles, das angewendet wird, um einen NMOS-Transistor mit gesteuerter Schwelle herzustellen. Die y-Achse zeigt die Dotierungs konzentration im logarithmischen Maßstab in Einheiten von Atomen/cm³. Die x-Achse zeigt die Entfernung von der Ober fläche des Halbleiters, an der die Dotierungsstoffe ange ordnet sind. Ein derartiges Profil ergibt ein V_t von etwa 0,2 Volt. Durch Steuerung des Dotierungsprofiles kann die Schwellenspannung von 0 Volt bis 1,5 Volt oder mehr skaliert bzw. eingestellt werden.

Ähnlich wie BiNMOS- und CMOS-Transistoren ist der Leistungs verlust eines Transistors mit dem in Fig. 7 gezeigten Do tierungsprofils gering. Der Reststrom eines derartigen Tran sistors mit einer Gate-Kanallänge von 0,8 µm beträgt etwa 10 nA pro Mikrometer Gate-Kanalbreite. Ist die Kanalbreite 50 µm und beträgt der Ausgangsspannungshub (die Änderung der Ausgangsspannung, wenn der Ausgang von einem hohen zu einem niedrigen logischen Pegel geht) 3 Volt, dann berechnet sich der Gleichstromleistungsverbrauch wie folgt

10 nA/µm _* 50 µm _* 3 V = 1,5 µW.

Die durch einen derartigen Transistor verbrauchte Wechsel stromleistung ist definiert als

C_LV²f

mit C_L = Lastkapazität;
V = Ausgangsspannungshub; und
f = Betriebsfreguenz.

Wird der Transistor mit 100 Megaherz betrieben, mit einer Lastkapazität von 0,5 pF, dann beträgt die verbrauchte Wech selstromleistung 0,45 mW. Die Gleichstromleistung beträgt also nur 0,3% der durch den Transistor verbrauchten Wechsel stromleistung.

Ein Ausführungsbeispiel eines NMOS-Transistors mit gesteuer ter Schwelle hat eine Gate-Kanallänge von 0,8 µm, eine Brei te von 50 µm und das Dotierungsprofil wie in Fig. 7 gezeigt. Die numerischen Ergebnisse in dieser Offenbarung basieren auf SPICE-Simulationen eines PISCES-Modelles eines derarti gen Transistors.

Fig. 8 stellt das erste bevorzugte Ausführungsbeispiel der Erfindung dar. Die NCMOS-Schaltung 100 hat einen ersten NMOS-Transistor 102, der ein NMOS-Transistor mit gesteuerter Schwelle ist, und einen zweiten NMOS-Transistor 104.

Der erste NMOS-Transistor 102 hat eine Drain 131, ein Gate 133 und eine Source 135. Der Transistor wird schematisch durch zwei nahe zusammenliegende Gate-Balken dargestellt. Die Drain 131 ist mit einem ersten Leistungsanschluß 112, der die Versorgungsspannung für die Schaltung bereitstellt, verbunden. Das Gate 133 empfängt ein erstes Signal 137. Die Source 135 ist mit einem Ausgang 116 der Schaltung 100 ver bunden. Wenn das erste Signal 137 einen hohen logischen Pe gel annimmt, dann stellt der Transistor 102 einen nieder ohmigen Stromweg zwischen dem ersten Leistungsanschluß 112 und dem Schaltungsausgang 116 her; wenn das erste Signal 137 einen niederen logischen Pegel annimmt, dann stellt der Transistor 102 einen hoch-ohmigen Stromweg zwischen dem ersten Leistungsanschluß 112 und dem Schaltungsausgang 116 her.

Der zweite NMOS-Transistor 104 hat eine Drain 141, ein Gate 143 und eine Source 145. Die Drain 141 ist mit dem Ausgang 116 der Schaltung 100 verbunden. Das Gate 143 empfängt ein zweites Signal 122 und die Source 145 ist mit einem zweiten Leistungsanschluß 118 verbunden, der auf einem Massepo tential liegt. Wenn das zweite Signal 122 den hohen logi schen Pegel annimmt, dann stellt der NMOS-Transistor 104 einen nieder-ohmigen Stromweg zwischen dem zweiten Leistungsanschluß 118 und dem Schaltungsausgang 116 her; wenn das zweite Signal 122 den niedrigen logischen Pegel annimmt, dann stellt der NMOS-Transistor 104 einen hoch ohmigen Stromweg zwischen dem zweiten Leistungsanschluß 118 und dem Schaltungsausgang 116 her.

Die Schaltung 100 arbeitet derart, daß das zweite Signal 122 auf einem niedrigen logischen Pegel ist, wenn das erste Sig nal 137 auf einem hohen logischen Pegel ist, und daß das zweite Signal 122 auf einem hohen logischen Pegel ist, wenn das erste Signal 137 auf einem niedrigen logischen Pegel ist. Ein derartiger Betrieb stellt einen nieder-ohmigen Stromweg entweder zwischen dem Schaltungsausgang 116 und dem ersten Leistungsanschluß 112 oder zwischen dem Schaltungs ausgang 116 und dem zweiten Leistungsanschluß 118 her.

Der Strom, der auf dem hoch-ohmigen Stromweg fließt, der durch jeden Transistor hergestellt wird, übersteigt eben falls nicht den charakteristischen Reststrom dieses Tran sistors. Wie vorhergehend diskutiert, ist dieser charakter istische Reststrom primär eine Funktion der physikalischen Dimensionen und des Dotierungsverlaufs des Gate-Kanals des Transistors und ist typischerweise in der Größenordnung von einigen hundert Nanoampere.

Eine Schaltung, die auf MOS-Transistoren basiert, kann typi scherweise mit vier oder fünf Maskenebenen weniger herge stellt werden, als eine Schaltung, die sowohl MOS- als auch Bipolartransistoren einschließt; dies reduziert die Kosten und die Herstellungstime und erhöht die Zuverlässigkeit der Schaltung.

Fig. 9 zeigt eine NCMOS-Inverterschaltung 106. Sie kombi niert das erste Ausführungsbeispiel mit einem Inverter 139, der bevorzugterweise ein CMOS-Bauelement ist. Der Inverter 139 empfängt das erste Signal 122 und schafft das zweite Signal 137, das das Komplement des ersten Signales 122 ist.

Die Gatter-Laufzeitverzögerung des NCMOS-Inverters wird mit denen eines CMOS- und eines BiNMOS-Inverters verglichen. Fig. 10A, 10B und 10C beschreiben verschiedene Inverter schaltungen. Fig. 10A zeigt eine CMOS-Inverterschaltung 24 nach dem Stand der Technik, bei der ein PMOS-Transistor 25 zwischen einen positiven Leistungsanschluß 26 und einen Aus gang 27 geschaltet ist, und einen NMOS-Transistor 28, der zwischen den Ausgang 27 und einen Masseanschluß 29 geschal tet ist. Der PMOS-Transistor 25 hat einen Gate-Kanal, der typischerweise in der Größenordnung von 33 µm Breite und 0,6 µm Länge liegt. Der NMOS-Transistor 28 hat einen Gate- Kanal, der typischerweise in einer Größenordnung von 15 µm Breite und 0,6 µm Länge liegt.

Fig. 10B zeigt eine BiNMOS-Inverterschaltung 30 nach dem Stand der Technik mit einem Bipolartransistor 36, einem Aus gangs NMOS-Transistor 38 und einem CMOS-Inverter, der ein PMOS-Transistor 32 ist, der mit einem NMOS-Transistor 34 verbunden ist. Der CMOS-Inverter ist zwischen einen positi ven Leistungsanschluß 31 und einen Masseanschluß 35 ge schaltet. Der Ausgang des CMOS-Inverters ist mit der Basis des Bipolartransistors 36 verbunden und der Eingang des CMOS-Inverters ist mit dem Gate des Ausgangs NMOS-Tran sistors 38 verbunden. Der Bipolartransistor 36 ist zwischen dem positiven Leistungsanschluß 31 und einem Schaltungsaus gang 40 geschaltet und der Ausgangs NMOS-Transistor 38 ist zwischen den Schaltungsausgang 40 und dem Masseanschluß 35 geschaltet. Der PMOS-Transistor 32 hat einen Gate-Kanal, der typischerweise in der Größenordnung von 20 µm Breite und 0,6 µm Länge liegt. Der NMOS-Transistor 34 hat einen Gate-Kanal, der typischerweise in der Größenordnung von 8 µm Breite und 0,6 µm Länge liegt. Der Bipolartransistor hat einen Emitter, der typischerweise in der Größenordnung von 8 µm Breite und 0,6 µm Länge liegt. Der Ausgangs NMOS-Transistor 38 hat einen Gate-Kanal, der typischerweise in der Größenordnung von 20 µm Breite und 0,6 µm Länge liegt.

Fig. 10C zeigt eine NCMOS-Inverterschaltung 50 gemäß der Er findung mit einem CMOS-Inverter 53, einem ersten NMOS-Tran sistor 56, der ein NMOS-Transistor mit gesteuerter Schwelle ist, und einem zweiten NMOS-Transistor 58. Der CMOS-Inverter 53, mit seinem PMOS-Transistor 52 und seinem NMOS-Transistor 54, ist zwischen einen positiven Leistungsanschluß 51 und einen Masseanschluß 55 geschaltet. Der Ausgang des CMOS-In verters 53 ist mit dem Gate des ersten NMOS-Transistors 56 verbunden, und der Eingang des CMOS-Inverters 53 ist mit dem Gate des zweiten NMOS-Transistors 58 verbunden. Der erste NMOS-Transistor 56 ist zwischen dem positiven Leistungsan schluß 51 und einem Schaltungsausgang 60 geschaltet, und der zweite NMOS-Transister 58 ist zwischen dem Schaltungsausgang 60 und dem Masseanschluß 55 geschaltet. Der PMOS-Transistor 52 hat einen Gate-Kanal, der typischerweise in der Größen ordnung von 20 µm Breite und 0,6 µm Länge liegt. Der NMOS- Transistor 54 des CMOS-Inverters 53 hat einen Gate-Kanal, der typischerweise in der Größenordnung von 8 µm Breite und 0,6 µm Länge liegt. Der erste NMOS-Transistor 56 hat einen Gate-Kanal, der typischerweise in der Größenordnung von 50 µm Breite und 0,8 µm Länge liegt. Der zweite NMOS-Transistor 58 hat einen Gate-Kanal, der typischerweise in der Größen ordnung von 20 µm Breite und 0,6 µm Länge liegt.

Die Gatter-Verzögerung jeder Schaltung hängt signifikant von den Kapazitäten an ihrem Eingang und ihren Lastkapazitäten ab. Die Kapazitäten am Eingang sind ungefähr gleich der Summe der Eingangskapazitäten der MOS-Transistoren, die mit dem Eingang verbunden sind. Die MOS-Transistoren, die nicht mit dem Eingangsanschluß verbunden sind, sind von sekundärer Bedeutung. Zum Beispiel erhöht die Erhöhung der Breite des Gates des NMOS-Transistors 56 mit gesteuerter Schwelle in Fig. 10C die Eingangskapazität dieses Transistors, aber die Eingangskapazität der Schaltung 15 erhöht sich nicht pro portional. Rückbezugnehmend auf Gleichung 1, erhöht sich je doch der maximale Ausgangsstrom des Transistors proportional mit der Gate-Breite.

Um die Gatter-Verzögerung der drei Schaltungen in Fig. 10A bis 10C zu vergleichen, werden sie mit gleicher Lastkapazi tät C_L und ungefähr gleicher Gesamteingangskapazität ver sehen. Die Eingangskapazität ist ungefähr proportional der Summe der Breiten aller Gates, die mit dem Eingang verbunden sind. In allen drei Schaltungen ist diese Summe 48 µm.

Tabelle 1 zeigt die simulierten Ergebnisse der worst-case Gatter-Verzögerung jeder der Schaltungen als Funktion der Lastkapazität.

Tabelle 1

Die Gatter-Verzögerung einer Schaltung ist als die Zeit für ein Signal definiert, um von ihrem Eingang zu ihrem Ausgang zu laufen. Die Zeit wird typischerweise zwischen der Ein gangs- und der Ausgangs-Wellenform gemessen und wird aufge zeichnet, wenn jede Wellenform 50% ihres endgültigen Wertes erreicht. Die Verzögerung Lo-nach-Hi bezeichnet die Gatter- Verzögerung in Pico-Sekunden, wenn der Ausgang von niedrig nach hoch übergeht. Die Verzögerung Hi-nach-Lo bezeichnet die Gatter-Verzögerung, wenn der Ausgang von hoch nach niedrig übergeht. Die durchschnittliche Verzögerung, AD (durchschnittliche Verzögerung = Average Delay = AD), be zeichnet den Durchschnitt der obigen zwei Verzögerungen. Die Versorgungsspannung liegt bei 3,6 Volt und die Temperatur beträgt 85° Celsius. Die %-Beschleunigung ist die %-Be schleunigung für den CMOS-Inverter 24 und wird wie folgt be rechnet:

%-Beschleunigung = [AD(CMOS)-AD]/AD(CMOS) (2).

Wie in Tabelle 1 gezeigt sind die BiNMOS- 30 und die NCMOS- Inverter 50 viel schneller als der CMOS-Inverter 24. Wenn die Lastkapazität klein ist, wie z. B. 0,3 pF, dann ist die eigenleitende Gatter-Verzögerung der Schaltung dominierend er, und der BiNMOS-Inverter 30 ist schneller als der NCMOS- Inverter 50. Wird die Lastkapazität größer, dann dominiert die Verzögerung aufgrund der Stromaufladung der Lastkapa zität und die Schaltgeschwindigkeit des NCMOS-Inverters 50 wird ähnlich der des BiNMOS-Inverters 30.

NCMOS-Schaltungen werden typischerweise nicht zum Treiben sehr kleiner Lastkapazitäten oder zum Treiben von Schal tungen mit nur einer Ausgangslast. Wie in Tabelle 1 gezeigt, haben der BiNMOS- und der NCMOS-Inverter bei hohen Lastkapa zitäten einen ähnlichen Geschwindigkeitsvorteil gegenüber der CMOS-Schaltung; der NCMOS-Inverter kann jedoch skaliert bzw. eingestellt werden, um sich an niedrigere Versorgungs spannungen anzugleichen und schafft die Vorteile geringerer Kosten und höherer Zuverlässigkeit als der BiNMOS-Inverter.

Ein NMOS-Transistor mit gesteuerter Schwelle besitzt eine größere Fläche auf einem Chip als ein Bipolartransistor mit ähnlichem Drain-Strom. Der NCMOS-Inverter 50 besetzt etwa 50% mehr Fläche als der BiNMOS-Inverter 30. In den meisten Fällen ist der Einfluß dieser Zunahme an Fläche minimal, da die Chipfläche durch Chaches-Speicher, Busse und Einga be/Ausgabe auf dem Chip aufgebracht wird.

Ein anderer Weg die Beschleunigungen einer NCMOS-Schaltung und einer BiNMOS-Schaltung gegenüber einer CMOS-Schaltung zu vergleichen erfolgt durch Aufbau eines Ringoszillators unter Verwendung jedes Types von Inverter und durch Messen seiner Periode der Schwingungen.

Eine Ringoszillatorschaltung 180, die drei Inverterschal tungen 160, 162 und 164 einschließt, ist in Fig. 11 gezeigt. Die drei Inverterschaltungen sind in einem seriellen Ring verbunden. Eine Kapazität ist zwischen dem Ausgang jeder Schaltung und einer Betriebserde geschaltet; z. B. ist die Kapazität 161 zwischen dem Ausgang der Inverterschaltung 160 und der Betriebserde 118 geschaltet. Die Betriebserde 118 kann der Masseanschluß oder der positive Leistungsanschluß der Inverterschaltungen sein. Typischerweise haben alle Ka pazitäten denselben Wert, z. B. 0,5 pF.

Die Geschwindigkeiten der drei Arten von Schaltungen, NCMOS, BiNMOS und CMOS, werden unter Verwendung der Ringoszilla torschaltung verglichen. Alle drei Inverter in der Oszilla torschaltung 180 sind vom selben Typ. Jede Inverterschaltung kann eine NCMOS-Schaltung, die die Erfindung ausführt, z. B. die Schaltung, die in Fig. 10C gezeigt ist, oder eine In verterschaltung gemäß des Standes der Technik, wie in den Fig. 10A und 10B gezeigt. Tabelle 2 listet die Periode der Schwingungen für jeden Typ auf.

Tabelle 2

Die %-Beschleunigungsspalte ist wiederum durch Gleichung 2 definiert, wobei allerdings die Gatter-Verzögerung durch die Periode der Schwingung ersetzt wurde. Wenn sich der Betrag der Kapazitäten erhöht, wird die %-Beschleunigung des NCMOS- Oszillators mit der des BiNMOS-Oszillators vergleichbar.

Obwohl die Oszillatorschaltung 180 aus drei Invertern be steht, kann jegliche ungerade Anzahl von Invertern verwendet werden, um die Oszillatorschaltung zu erzeugen. Die Kapa zitäten in der Oszillatorschaltung 180 können ebenfalls pa rasitäre Kapazitäten sein.

Wiederum Bezug nehmend auf Fig. 8 wird in einem anderen be vorzugten Ausführungsbeispiel der Erfindung sowohl der Pull down-Transistor 104 als auch der Pull-up-Transistor 102 mit einem Dotierungsprofil wie in Fig. 7 gezeigt, hergestellt. Folglich sind beide Transistoren durch gesteuerte Schwellen spannungen charakterisiert. Wie in Fig. 6 dargestellt, kann eine solche Konfiguration einen Masken- und einen Implanta tions-Schritt reduzieren. Überdies wird die Geschwindigkeit der Schaltung weiter verbessert.

Dieses Ausführungsbeispiel kann z. B. in einer NCMOS-Inver terschaltung, in der Art, wie in Fig. 10C dargestellt, aus geführt werden. Die Gate-Dimensionen sind 50 µm Breite auf 0,8 µm Länge für den Pull-up-Transistor 56; und 20 µm Breite auf 0,8 µm Länge für den Pull-down-Transistor 58. Tabelle 3 vergleicht das Verhalten dieser Schaltung mit den Schal tungen nach dem Stand der Technik, die in Fig. 10A und 10B gezeigt sind.

Tabelle 3

Der NCMOS-Inverter ist schneller als der BiNMOS-Inverter, wenn die Lastkapazität größer oder gleich 0,5 Pico-Farad ist. Dies ist der Fall, da der Drain-Strom, wie durch Glei chung 1 definiert, von (V_gs-V_t)² abhängt; eine kleinere Schwellenspannung führt zu einem höheren Drain-Strom, der seinerseits zu einer kürzeren Verzögerungszeit führt. Die Schwellenspannung sollte jedoch nicht 0 sein, da dies zu einem hohen Gleichstromleistungsverbrauch führen würde. Fig. 12 stellt graphisch die Ergebnisse aus Tabelle 3 mit C_L = 0,5 pF dar. Wenn ein NMOS-Transistor mit gesteuerter Schwel le eine niedrige Schwellenspannung hat und als Pull-down- Transistor verwendet wird, dann sollte die Schaltung so ent worfen sein, um jeden signifikanten Masserückprall zu ent fernen, der den Pull-down-Transistor zufällig in einen leit fähigen Zustand bringen könnte.

In einem anderen bevorzugten Ausführungsbeispiel sind alle NMOS-Transistoren in der Schaltung NMOS-Transistoren mit ge steuerter Schwelle. Dieses Ausführungsbeispiel ist besonders gut geeignet für Anwendungen, bei denen Störsignale und Masseprellen kein signifikantes Problem darstellen. Ein Transistor mit gesteuerter Schwelle kann jedoch einen höhe ren Reststrom haben als ein bekannter NMOS-Transistor und dies sollte beim Entwurf der Schaltung beachtet werden.

In einem anderen Ausführungsbeispiel werden breitere Gates, z. B. 200 bis 300 µm, für die Pull-up- und die Pull-down- Transistoren verwendet. Transistoren mit breiteren Gates können einen höheren Drainstrom führen und sind daher ge eignet, Ladungen anzusteuern, die relativ große Strombeträge ziehen. Dieses Ausführungsbeispiel wird deshalb als eine An steuerschaltung bezeichnet.

Die Prinzipien der Erfindung können in vielen Logikschal tungen verwendet werden. Zum Beispiel ist eine Logikschal tung, die die Prinzipien der Erfindung ausführt, um eine logische NAND-Operation durchzuführen, in Fig. 13 darge stellt. Die Schaltung 300 besteht aus drei NMOS-Transistoren und einem NAND-Gatter. Der erste NMOS-Transistor 222, ein NMOS-Transitor mit gesteuerter Schwelle, spricht auf ein erstes Signal an, um einen nieder-ohmigen Stromweg zwischen einem ersten Leistungsanschluß 248 und einem Schaltungsaus gang 230 herzustellen, wenn das erste Signal auf einem hohen logischen Pegel ist. Der erste NMOS-Transistor stellt einen hoch-ohmigen Stromweg zwischen dem ersten Leistungsanschluß und dem Schaltungsausgang 230 her, wenn das erste Signal ein niederes Signal ist.

Der zweite NMOS-Transistor 210 spricht auf ein zweites Sig nal 236 an, um einen nieder-ohmigen Stromweg zwischen dem Schaltungsausgang 230 und einem ersten Knoten herzustellen, wenn das zweite Signal 236 auf einem hohen logischen Pegel ist, und um einen hoch-ohmigen Stromweg zwischen dem Schal tungsausgang 230 und dem ersten Knoten herzustellen, wenn das zweite Signal auf einem niederen logischen Pegel ist.

Der dritte NMOS-Transistor 218 spricht auf ein drittes Sig nal 234 an, um einen nieder-ohmigen Stromweg zwischen dem ersten Knoten und einem zweiten Leistungsanschluß 220 herzu stellen, wenn das dritte Signal 234 auf einen hohen lo gischen Pegel ist, und um einen hoch-ohmigen Stromweg zwischen dem ersten Knoten und dem zweiten Leistungsanschluß 220 herzustellen, wenn das dritte Signal auf einem niederen logischen Pegel ist.

Das NAND-Gatter 240 führt eine NAND-Operation bezüglich des zweiten Signals 236 und des dritten Signals 234 aus, um das erste Signal an seinem Ausgang 246 derart zu erzeugen, daß der logische Pegel am Schaltungsausgang 230 der logischen NAND-Verknüpfung des zweiten und des dritten Signals ent spricht. Es ist offensichtlich, daß andere Schaltungsele mente leicht angeordnet werden können, um die gleichen lo gischen Operationen wie das NAND-Gatter 240 auszuführen.

Der Strom, der auf dem hoch-ohmigen Stromweg fließt, der durch jeden der Transistoren hergestellt wird, übersteigt einen charakteristischen Reststrom dieses Transistors nicht.

Ein unterschiedliches bevorzugtes Ausführungsbeispiel ist es, daß der zweite und der dritte NMOS-Transistor 210 und 218 NMOS-Transistoren mit gesteuerter Schwelle sind.

Obwohl die NAND-Schaltung, die in Fig. 13 gezeigt ist, nur zwei Eingänge hat, beschränkt sich die erfindungsgemäße Schaltung nicht darauf, mit NAND-Schaltungen mit zwei Ein gängen verwendet zu werden.

Fig. 14 zeigt eine NCMOS-Schaltung, die die Prinzipien der Erfindung ausführt, um eine NOR-Operation auszuführen. Die Schaltung 400 besteht aus drei NMOS-Transistoren und einem NOR-Gatter. Der erste NMOS-Transistor 322, ein Transistor mit gesteuerter Schwellenspannung, spricht auf ein erstes Signal an, um einen nieder-ohmigen Stromweg zwischen einem ersten Leistungsanschluß 348 und einem Schaltungsausgang 330 herzustellen, wenn das erste Signal auf einem hohen lo gischen Pegel ist. Wenn das erste Signal auf einem niedrigen logischen Pegel ist, dann stellt der erste Transistor 322 einen hoch-ohmigen Stromweg zwischen dem ersten Leistungsan schluß 348 und dem Schaltungsausgang 330 her.

Der zweite NMOS-Transistor 318 spricht auf ein zweites Sig nal 334 an, um einen nieder-ohmigen Stromweg zwischen einem zweiten Leistungsanschluß 320 und dem Ausgang 330 herzustel len, wenn das zweite Signal auf einem hohen logischen Pegel ist. Der zweite NMOS-Transistor 318 stellt einen hoch-ohm igen Stromweg zwischen dem zweiten Leistungsanschluß 320 und dem Schaltungsausgang 330 her, wenn das zweite Signal auf dem niederen logischen Pegel ist.

Der dritte NMOS-Transistor 310 spricht auf ein drittes Sig nal 336 an, um einen nieder-ohmigen Stromweg zwischen dem zweiten Leistungsanschluß 320 und dem Schaltungsausgang 330 herzustellen, wenn das dritte Signal 336 auf dem hohen lo gischen Pegel ist. Der dritte Transistor 310 stellt einen hoch-ohmigen Stromweg zwischen dem zweiten Leistungsanschluß 320 und dem Schaltungsausgang 330 her, wenn das dritte Signal 336 auf dem niedrigen logischen Pegel ist.

Das NOR-Gatter 340 führt eine NOR-Operation bezüglich des zweiten Signals 334 und des dritten Signals 336 durch, um das erste Signal an seinem Ausgang derart zu erzeugen, daß der logische Pegel am Schaltungsausgang der logischen NOR- Verknüpfung des zweiten und des dritten Signals entspricht. Es ist offensichtlich, daß andere Schaltungselemente leicht angeordnet werden können, um die gleichen logischen Opera tionen wie das NOR-Gatter 340 auszuführen.

Bevorzugterweise sind der zweite 310 und der dritte 318 NMOS-Transistor, wie in Fig. 14 gezeigt, NMOS-Transistoren mit gesteuerter Schwelle.

Obwohl die NOR-Schaltung, die in Fig. 14 gezeigt ist, nur zwei Eingänge hat, ist die erfindungsgemäße Schaltung nicht auf die Anwendung für NOR-Schaltungen mit zwei Eingängen be schränkt.

Fig. 15A zeigt eine NCMOS-Dreizustands-Logikschaltung, die die Prinzipien der Erfindung ausführt. Die Schaltung hat vier NMOS-Transistoren und einen Inverter. Der erste NMOS- Transistor 412, ein NMOS-Transistor mit gesteuerter Schwel le, spricht auf ein Aktivierungssignal 444 an, um einen hoch-ohmigen Stromweg zwischen einem ersten Leistungsan schluß 402 und einem Schaltungsausgang 420 herzustellen, wenn das Aktivierungssignal 444 auf dem niedrigen logischen Pegel ist.

Der zweite NMOS-Transistor 424 spricht auf ein Aktivierungs signal 444 an, um einen hoch-ohmigen Stromweg zwischen einem zweiten Leistungsanschluß 440 und dem Schaltungsausgang 420 herzustellen, wenn das Aktivierungssignal auf dem niedrigen logischen Pegel ist derart, daß der Schaltungsausgang 420 einen hohen Impedanzzustand einnimmt, wenn das Aktivierungs signal auf dem niedrigen logischen Pegel ist.

Der dritte NMOS-Transistor 404, ein NMOS-Transistor mit ge steuerter Schwelle, spricht auf ein erstes Signal an, um einen nieder-ohmigen Stromweg zwischen dem ersten Leistungs anschluß 402 und dem ersten NMOS-Transistor 412 herzustel len, wenn das erste Signal auf einem hohen logischen Pegel ist. Der dritte NMOS-Transistor 404 stellt einen hoch-ohm igen Stromweg zwischen dem ersten Leistungsanschluß 402 und dem ersten NMOS-Transistor 412 her, wenn das erste Signal auf einem niedrigen logischen Pegel ist.

Der vierte NMOS-Transistor 432 spricht auf ein zweites Sig nal 446 an, um einen nieder-ohmigen Stromweg zwischen dem zweiten Leistungsanschluß 440 und dem zweiten NMOS-Tran sistor 442 herzustellen, wenn das zweite Signal 446 auf dem hohen logischen Pegel ist. Der vierte Transistor 432 stellt einen hoch-ohmigen Stromweg zwischen dem zweiten Leistungs anschluß 440 und dem zweiten NMOS-Transistor 442 her, wenn das zweite Signal auf dem niedrigen logischen Pegel ist.

Der Inverter 442 empfängt das zweite Signal 446, um das er ste Signal derart zu erzeugen, daß das Aktivierungssignal 444 das erste und das zweite Signal 446 übergeht und den Schaltungsausgang 420 veranlaßt, den hohen Impedanzstatus einzugehen, wenn das Aktivierungssignal 444 auf dem niedri gen logischen Pegel ist.

Obwohl der dritte und der vierte Transistor, 404 und 432, mit dem Inverter 442 in der Schaltung 450 eingeschlossen sind, ist es offensichtlich, daß andere Gatter verwendet werden können, um den ersten und den zweiten Transistor, 412 und 424, mit dem ersten und dem zweiten Leistungsanschluß, 402 und 440, zu verbinden.

Der Strom, der auf dem hoch-ohmigen Stromweg fließt, der durch jeden der Transistoren hergestellt wird, überschreitet einen charakteristischen Reststrom dieses Transistors nicht.

Bevorzugterweise ist der erste und der vierte NMOS-Transi stor in der NMOS-Dreizustands-Logikschaltung NMOS-Transisto ren mit kontrollierter Schwelle.

Fig. 15B zeigt eine unterschiedliche Dreizustands-Logik schaltung, die die Prinzipien der Erfindung ausführt. Eine Schaltung 550 schließt NCMOS-Ausgangstransistoren 504 und 512 ein, die den Transistoren 102 bzw. 104, die in Fig. 8 gezeigt sind, ähnlich sind. Eine Eingangslogikschaltung, allgemein 500, spricht auf einen niedrigen logischen Pegel eines Aktivierungssignals 546 an, um den Ausgang 552 durch Veranlassen beider NMOS-Transistoren 504 und 512 hoch-ohmige Stromwege zwischen dem Schaltungsausgang 552 und den beiden Leistungsanschlüssen 502 und 520 herzustellen, in einen hohen Impedanzzustand zu setzen.

Bevorzugterweise schließt die Eingangslogikschaltung 500 eine erste Logikeinrichtung 536 zum Durchführen einer logi schen AND-Operation bezüglich des ersten Signals und des Aktivierungssignals, eine zweite Logikeinrichtung zum Durch führen einer logischen AND-Operation bezüglich des zweiten Signals und des Aktivierungssignals ein. In der dargestell ten Schaltung wird die zweite logische Einrichtung durch einen Inverter 530 geschaffen, der das Aktivierungssignal erhält und eine invertierte Version des Aktivierungssignals schafft und durch eine NOR-Schaltung 522, die das erste Signal und die invertierte Version des Aktivierungssignals empfängt. Es ist offensichtlich, daß andere Schaltungsele mente angeordnet werden können, um gleiche logische Opera tionen wie die erste und die zweite logische Einrichtung durchzuführen.

Der Strom, der auf dem hoch-ohmigen Stromweg fließt, der durch jeden der Transistoren hergestellt wird, überschreitet einen charakteristischen Reststrom des Transistors nicht.

Bevorzugterweise ist der zweite NMOS-Transistor 512 ein NMOS-Transistor mit gesteuerter Schwelle.

Ein anderes bevorzugtes Ausführungsbeispiel ist die Anwen dung eines NMOS-Transistors mit gesteuerter Schwelle in einem AND-OR-INVERT-Gatter (AOI).

Ein unterschiedliches bevorzugtes Ausführungsbeispiel ist die Anwendung eines NMOS-Transistors mit gesteuerter Schwelle in einem OR-AND-INVERT Gatter (OAI).

Die vorliegende Erfindung ist eine Familie von neuen Hoch leistungslogikschaltungen, die NMOS-Transistoren verwenden, die durch gesteuerte Schwellenspannungen charakterisiert sind. Verglichen mit CMOS-Schaltungen, sind die erfindungs gemäßen Schaltungen schneller. Verglichen mit BiNMOS- und BiCMOS-Schaltungen sind die erfindungsgemäßen Schaltungen zuverlässiger, billiger, leichter zu entwerfen und unter bestimmten Umständen sogar schneller. Überdies kann die er findungsgemäße Schaltung bezüglich des Wertes der Versor gungsspannung skaliert bzw. eingestellt werden.

Claims

1. Schaltung (100, 106; 300; 400), mit folgenden Merkmalen:
einen ersten NMOS-Transistor (102) mit einer gesteuerten Schwellenspannung, die ungleich null Volt ist, und der auf ein erstes Signal (137) anspricht, um einen nieder-ohmigen Stromweg zwischen einem ersten Leistungsanschluß (112) und einem Schaltungsausgang (116) herzustellen, wenn das erste Signal (137) einen hohen logischen Pegel annimmt, und um einen hoch-ohmigen Stromweg zwischen dem ersten Leistungsanschluß (112) und dem Schaltungsausgang (116) herzustellen, wenn das erste Signal (137) einen niederen logischen Pegel annimmt;
einen zweiten NMOS-Transistor (104) mit einer gesteuerten Schwellenspannung, der auf ein zweites Signal (122) anspricht, um einen nieder-ohmigen Stromweg zwischen einem ersten Knoten und dem Schaltungsausgang (116) herzustellen, wenn das zweite Signal den hohen logischen Pegel annimmt, und um einen hochohmigen Stromweg zwischen dem ersten Knoten und dem Schaltungsausgang (116) herzustellen, wenn das zweite Signal (122) den niederen logischen Pegel annimmt, wobei der erste Knoten mit einem zweiten Leistungsanschluß (118) verbunden ist, der eine Spannung aufweist, die niedriger ist als die Spannung an dem ersten Leistungsanschluß (112); und
einer logischen Einrichtung (139) zum in Beziehung setzen des ersten (137) und des zweiten Signals (122), um entweder einen nieder-ohmigen Stromweg zwischen dem ersten Anschluß (112) und dem Schaltungsausgang (116) und einen hoch-ohmigen Stromweg zwischen dem Schaltungsausgang (116) und dem zweiten Anschluß (118) herzustellen oder um einen hoch-ohmigen Stromweg zwischen dem ersten Anschluß und dem Schaltungsausgang (116) und einen nieder-ohmigen Stromweg zwischen dem Schaltungsausgang (116) und dem zweiten Anschluß (118) herzustellen, dadurch gekennzeichnet,
daß die Schwellenspannung von wenigstens einem (102) der NMOS-Transistoren (102, 104) derart gesteuert wird, daß sie sich von der Schwellenspannung von wenigstens einem anderen NMOS-Transistor (104) unterscheidet.

2. Schaltung (100, 106; 300, 400) nach Anspruch 1, dadurch gekennzeichnet, daß die Schwellenspannung des wenigstens einen (102) der NMOS-Transistoren (102, 104) gesteuert wird, indem die Dotierungskonzentration und/oder die Dotierungszeit eines Dotierungsstoffes des Gate-Kanal-Bereiches gesteuert wird.

3. Schaltung (100, 106; 300, 400) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß wenigstens einer (102) der NMOS-Transistoren (102, 104) eine Gate-Kanal-Struktur mit einem Gate-Kanal aufweist, welcher einen p-Kanal und einen angrenzenden p⁺-Kanal zum Festlegen einer Schwellenspannung dieses NMOS-Transistors (102) hat, die sich von der Schwellenspannung eines anderen NMOS-Transistors (104) unterscheidet.

4. Schaltung (100, 106; 300, 400) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß der erste Knoten der zweite Leistungsanschluß (118) ist; und
daß die logische Einrichtung (139) das erste (137) und das zweite (122) Signal veranlaßt, entgegengesetzte logische Pegel anzunehmen;
wodurch der nieder-ohmige Stromweg zwischen dem Schaltungsausgang (116) und dem ersten Leistungsanschluß (112) hergestellt wird, wenn das erste Signal (137) den hohen logischen Pegel annimmt, und wodurch der nieder-ohmige Stromweg zwischen dem Schaltungsausgang (116) und dem zweiten Leistungsanschluß (118) hergestellt wird, wenn das erste Signal (137) den niederen logischen Pegel annimmt.

5. Schaltung (300) nach einem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Merkmale:
einen dritten NMOS-Transistor (218), der auf ein drit tes Signal (234) anspricht, um einen nieder-ohmigen Stromweg zwischen dem ersten Knoten und dem zweiten Leistungsanschluß (220) herzustellen, wenn das dritte Signal (234) auf dem hohen logischen Pegel ist, und einen hoch-ohmigen Stromweg zwischen dem ersten Knoten und dem zweiten Leistungsanschluß (220) herstellt, wenn das dritte Signal (234) auf dem niederen logischen Pegel ist; und
wobei die logische Einrichtung (240) eine NAND-Operation bezüglich des zweiten (236) und des dritten (234) Signals durchführt, um das erste Signal derart zu er zeugen, daß der logische Pegel am Schaltungsausgang (230) der logischen NAND-Verknüpfung des zweiten (236) und des dritten (234) Signals entspricht.

6. Schaltung (400) nach Anspruch 1, ferner gekennzeichnet durch folgende Merkmale:
einen dritten NMOS-Transistor (318), der auf ein drittes Signal (334) anspricht, um einen nieder-ohmigen Stromweg zwischen dem ersten Knoten und dem Ausgang (330) herzustellen, wenn das dritte Signal (334) auf dem hohen logischen Pegel ist, und um einen hoch-ohmigen Stromweg zwischen dem ersten Knoten und dem Schaltungsausgang (330) herzustellen, wenn das dritte Signal (334) auf dem niederen logischen Pegel ist; und
wobei der erste Knoten der zweite Leistungsanschluß (320) ist; und
wobei die logische Einrichtung (340) eine NOR-Operation bezüglich des zweiten (336) und des dritten (334) Signals durchführt, um das erste Signal derart zu erzeugen, daß der logische Pegel am Schaltungsausgang (330) der logischen NOR-Verknüpfung des zweiten (336) und des dritten (334) Signals entspricht.

7. Schaltung (100) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der zweite NMOS-Transistor (104) durch eine gesteuerte Schwellenspannung charakterisiert ist.

8. Schaltung (300) nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß der zweite (210) und der dritte (218) NMOS-Transistor durch eine gesteuerte Schwellenspannung charakterisiert ist.

9. Schaltung (100) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß jeglicher Strom, der auf dem hoch-ohmigen Stromweg fließt, der durch jeden Transistor hergestellt wird, den charakteristischen Reststrom dieses Transistors nicht übersteigt.

10. Schaltung (106) nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die logische Einrichtung ein Inverter (139) ist.

11. Schaltung (300) nach Anspruch 5, dadurch gekennzeichnet, daß die logische Einrichtung ein NAND-Gatter (240) ist.

12. Schaltung (400) nach Anspruch 6, dadurch gekennzeichnet, daß die logische Einrichtung ein NOR-Gatter (340) ist.