DE3905321A1 - Ecl-zu-cmos-uebersetzer - Google Patents

Description

Die Erfindung betrifft integrierte BiMOS-Schaltungen und insbesondere integrierte BiMOS-Schaltungen, welche eine ECL(emittergekoppelte Logik)-Schaltung aufweisen, die ein Ausgangssignal an eine CMOS (Komplementär-Metalloxid-Halb­ leiter)-Schaltung abgibt.

Die Verarbeitungstechnologie auf dem Gebiet integrierter Schaltungen ist so weit entwickelt, daß die Herstellung von bipolaren und MOS-Schaltungen auf dem gleichen Baustein (bzw. Chips) möglich ist. Bipolare und MOS(Metalloxid-Halb­ leiter)-Schaltungen besitzen unterschiedliche Charakteristi­ ken, welche so ausgenützt werden können, daß sie sich gegen­ seitig ergänzen. Bipolare Schaltungen tendieren, schneller zu sein als MOS-Schaltungen, während MOS-Schaltungen zu ge­ ringerem Leistungsverbrauch als bipolare Schaltungen tendie­ ren. Der geringe Leistungsbedarf von MOS-Schaltungen ermög­ licht unter anderem mehr Transistoren auf einem Chip. Dies ist insbesondere von Vorteil bei Speichern. Bipolare und MOS-Schaltungen werden beispielsweise auf dem gleichen Chip in statischen Direktzugriffspeichern (SRAMs) miteinander kombiniert.

In einem derartigen Speicher werden die bipolaren Schal­ tungen hauptsächlich in der peripheren Schaltung für Ge­ schwindigkeit verwendet. Einige der peripheren Schaltungen sind CMOS. Das Speicherfeld selbst ist wegen der Dichte eine MOS-Schaltung. Die extern erzeugten Signale werden von der bipolaren Schaltung empfangen und dann intern den CMOS-Schaltungen zugeleitet. Hierzu muß intern eine Schal­ tung vorgesehen sein, welche den Übergang von Bipolar-Pegel- Signalen auf CMOS-Pegel-Signalen durchführt.

In dem Fall, in welchem emittergekoppelte Logik (ECL)-Schal­ tungen als bipolare Schaltungen verwendet werden, ergibt sich ein spezielles Problem bei der Pegelübersetzung, da die ECL-Logikzustände nur um etwa 1 Volt sich ändern, wäh­ rend die CMOS-Logikzustände im gesamten Bereich der Versor­ gungsspannung schwingen. Die typische Versorgungsspannung beträgt etwa 5 Volt. Daß die Differenz zwischen logisch Hoch und logisch Niedrig bei einer ECL lediglich 1 Volt beträgt, ist einer der Gründe, daß ECL-Schaltungen so schnell sind. Andererseits liegt der Grund für den niedrigen Leistungs­ bedarf bei einem CMOS teilweise darin, daß die logischen Pegel über die gesamte Versorgungsspannung schwingen. Eine der Anforderungen, welche an eine integrierte Schaltung ge­ stellt werden, bei der die Vorteile eines CMOS und einer ECL kombiniert sind, besteht darin, daß ein ECL-zu-CMOS-Über­ setzer vorhanden ist, der keine allzu hohe Verzögerung ver­ ursacht. In der Vergangenheit hat man diese Übersetzung da­ durch herbeigeführt, daß man eine P-Kanaleinrichtung, welche das ECL-Signal empfängt, vorgesehen hat. Dieses hat jedoch Schwierigkeiten hervorgerufen, da die P-Kanaleinrichtung relativ groß ausgebildet sein muß, weil der logische 1 Volt- Zustandsunterschied der ECL keinen allzu großen Gate-zu-Sour­ ce-Spannungsunterschied am P-Kanaltransistor hervorruft. Die ECL-Transistoren führen die P-Kanaltransistoren über die Prozeßänderungen hin nicht mit, so daß ferner auch ein Problem darin besteht, daß die Nichtleitfähigkeit des P-Kanaltransistors bei einem logisch Hoch-Ausgangssignal der ECL-Schaltung garantiert ist.

Aufgabe der Erfindung ist es daher, einen verbesserten ECL-zu-CMOS-Übersetzer zu schaffen.

Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst.

Durch die Erfindung wird eine integrierte Schaltung geschaf­ fen mit einer ECL-Schaltung, die ein erstes ECL-Ausgangssi­ gnal bei logisch Niedrig, insbesondere bei einer Spannung von wenigstens 2 Volt, oberhalb einer Spannung an einer ersten Versorgungsspannungsklemme und bei logisch Hoch bei einer Spannung, die größer ist als die Spannung von logisch Nied­ rig, vorsieht, und ferner mit einer Übersetzerschaltung, die eine Spannung bei oder in der Nähe des Potentials der ersten Versorgungsspannungsklemme an einem Ausgangsknotenpunkt vor­ sieht in Abhängigkeit davon, daß das ECL-Ausgangssignal auf logisch Hoch umschaltet. Die Übersetzerschaltung enthält be­ vorzugt einen ersten NPN-Transistor, eine Steuerschaltung und einen zweiten Transistor. Der erste NPN-Transistor be­ sitzt eine Basis für den Empfang des ersten ECL-Ausgangs­ signals, einen Kollektor, welcher mit einer zweiten Versor­ gungsspannungsklemme für den Empfang einer Spannung, größer als die Spannung, welche an der zweiten Versorgungsspannungs­ klemme vorhanden ist, verbunden ist, und einen Emitter. Die Steuerspannung verbindet den Emitter des ersten NPN-Transi­ stors mit einem Zwischenknotenpunkt in Abhängigkeit davon, daß das ECL-Ausgangssignal auf logisch Hoch umschaltet, und verhindert, daß der Emitter des ersten NPN-Transistors an den Zwischenknotenpunkt angeschlossen ist, wenn das ECL- Ausgangssignal bei logisch Niedrig ist. Der zweite Transistor besitzt eine Steuerelektrode, welche an dem Zwischenknoten­ punkt angeschlossen ist, eine erste Stromelektrode, welche an die erste Versorgungsspannungsklemme angeschlossen ist, und eine zweite Stromelektrode, welche an den Ausgangs­ knotenpunkt angeschlossen ist. Der Ausgangsknotenpunkt ist auf diese Weise an die erste Versorgungsspannungsklemme an­ geschlossen in Abhängigkeit davon, daß das erste ECL-Aus­ gangssignal auf logisch Hoch umschaltet.

In der beigefügten Figur ist ein Blockschaltbild einer Kom­ binationsschaltung eines ECL-zu-CMOS-Übersetzers dargestellt, welche ein bevorzugtes Ausführungsbeispiel der Erfindung ist.

Das in der einzigen Figur dargestellte Ausführungsbeispiel eines ECL-zu-CMOS-Übersetzers 10 enthält einen NPN-Transi­ stor 11, einen P-Kanal-Transistor 12, einen P-Kanal-Transi­ stor 13, einen Widerstand 14, einen Bezugsgenerator 15 zur Erzeugung einer Bezugsspannung VR, einen Widerstand 16, einen NPN-Transistor 17, einen Inverter 18, einen N-Kanal-Transi­ stor 19, eine Diode 20, einen P-Kanaltransistor 21, einen NPN-Transistor 22, einen NPN-Transistor 23, einen P-Kanal- Transistor 24, einen P-Kanal-Transistor 26, einen Widerstand 27, einen Widerstand 28, einen NPN-Transistor 29, einen Inverter 31, einen N-Kanal-Transistor 32, eine Diode 33, einen P-Kanal-Transistor 34 und einen NPN-Transistor 36.

Der Transistor 11 besitzt einen Kollektor, der mit einer positiven Versorgungsspannungsklemme VCC für den Empfang einer positiven Versorgungsspannung von beispielsweise 5 Volt verbunden ist, eine Basis zum Empfang eines wahren ECL-Ein­ gangssignals IN und einen Emitter. Der Transistor 12 besitzt eine Source, welche mit dem Emitter des Transistors 11 ver­ bunden ist, ein Gate für den Empfang der Bezugsspannung VR vom Bezugsgenerator 15 und eine Drain. Der Transistor 13 be­ sitzt eine Source, welche mit der Drain des Transistors 12 verbunden ist, ein Gate und eine Drain. Der Widerstand 14 be­ sitzt eine erste Klemme, welche mit der Drain des Transistors 13 verbunden ist, und eine zweite Klemme. Der Widerstand 16 besitzt eine erste Klemme, welche mit der zweiten Klemme des Widerstands 16 verbunden ist, und eine zweite Klemme, welche geerdet ist. Der Transistor 17 besitzt eine Basis, welche mit der ersten Klemme des Widerstands 14 verbunden ist, einen Kollektor, der mit dem Emitter des Transistors 11 verbunden ist, und einen Emitter, der mit der zweiten Klemme des Widerstands 14 verbunden ist. Der Inverter 18 besitzt einen Eingang, der mit einem Ausgangsknotenpunkt 41 verbun­ den ist, und einen Ausgang, der mit dem Gate des Transistors 13 verbunden ist. Der Transistor 19 besitzt ein Gate, das mit dem Ausgang des Inverters 18 verbunden ist, eine Drain, welche mit den Eingang des Inverters 18 verbunden ist, und eine mit Masse verbundene Source. Die Diode 20 besitzt eine Anode, welche mit der ersten Klemme des Widerstandes 14 ver­ bunden ist, und eine Kathode, welche mit dem Knotenpunkt 41 verbunden ist. Der Transistor 21 besitzt eine Source, welche an VCC angeschlossen ist, eine Drain, welche an den Knoten­ punkt 41 angeschlossen ist, und ein Gate, das an einen Aus­ gangspunkt 42 angeschlossen ist. Der Transistor 22 besitzt einen Kollektor, der an den Knotenpunkt 41 angeschlossen ist, eine Basis, die an die zweite Klemme des Widerstands 14 an­ geschlossen ist, und einen mit Masse verbundenen Emitter.

Der Transistor 23 besitzt einen Kollektor, der an VCC ange­ schlossen ist, eine Basis zum Empfangen eines komplementären ECL-Eingangssignals *IN und einen Emitter. Der Transistor 24 besitzt eine Source, die mit dem Emitter des Transistors 23 verbunden ist, ein Gate zum Empfang der Bezugsspannung VR und eine Drain. Der Transistor 26 besitzt eine Source, die mit der Drain des Transistors 24 verbunden ist, ein Gate und eine Drain. Der Widerstand 27 besitzt eine erste Klemme, welche mit der Drain des Transistors 26 verbunden ist, und eine zweite Klemme. Der Widerstand 28 besitzt eine erste Klemme, die mit der zweiten Klemme des Widerstandes 27 ver­ bunden ist, und eine zweite Klemme, die an Masse angeschlos­ sen ist. Der Transistor 29 besitzt eine Basis, welche mit der ersten Klemme des Widerstands 27 verbunden ist, einen Kollektor, der an dem Emitter des Transistors 23 angeschlos­ sen ist, und einen Emitter, der an die zweite Klemme des Widerstands 27 angeschlossen ist. Der Inverter 31 besitzt einen Eingang, der an den Ausgangsknotenpunkt 42 angeschlos­ sen ist, und einen Ausgang, der an das Gate des Transistors 26 angeschlossen ist. Der Transistor 32 besitzt ein Gate, das an den Ausgang des Inverters 31 angeschlossen ist, und eine Drain, die mit dem Eingang des Inverters 31 verbunden ist, und eine Source, die an Masse gelegt ist. Die Diode 33 besitzt eine Anode, die mit der ersten Klemme des Wider­ stands 27 verbunden ist, und eine Kathode, die mit dem Kno­ tenpunkt 42 verbunden ist. Der Transistor 34 besitzt eine Source, die an VCC angeschlossen ist, eine Drain, die an den Knotenpunkt 42 angeschlossen ist, und ein an den Aus­ gangsknotenpunkt 41 angeschlossenes Gate. Der Transistor 36 besitzt einen an den Knotenpunkt 42 angeschlossenen Kollek­ tor, einen an die zweite Klemme des Widerstands 27 ange­ schlossenen Kollektor, einen an die zweite Klemme des Wider­ stands 27 angeschlossene Basis und einen an Masse gelegten Emitter.

Der Übersetzer 10 kann in der Weise betrachtet werden, daß er einen wahr ansprechenden Schaltkreis 51 und einen komple­ mentär ansprechenden Schaltkreis 52 aufweist. Der Schalt­ kreis 51 empfängt als Eingangssignal ein wahres Signal IN, und der Schaltkreis 52 empfängt ein komplementäres Signal *IN als Eingangssignal. Der Schaltkreis 51 enthält Transi­ storen 11, 12, 13, 17, 19, 21 und 22, Widerstände 14 und 16, den Inverter 18 und die Diode 20. Der Schaltkreis 52 enthält die Transistoren 23, 24, 26, 29, 32, 34 und 36, die Wider­ stände 27 und 28, den Inverter 31 und die Diode 33.

Im Betrieb sind die Signale IN und *IN komplementäre Signale, die von einer ECL-Schaltung erzeugt werden. Die Knotenpunkte 41 und 42 sind die Knoten, an denen komplementäre Signale *F und F als Vollschienensignale erzeugt werden, und die damit geeignet sind für die Verwendung durch eine CMOS-Schal­ tung. Die Steuerung der Schaltung an den Emittern der Tran­ sistoren 11 und 23 sowie des an den bezeichneten Knoten­ punkten 43 und 44 ist in hohem Maße von Belang auf den Betrieb des Übersetzers 10.

Wenn das Signal IN logisch hoch ist, treibt der Transistor 11 den Knotenpunkt 43 auf einen Basis-Emitter-Spannungs­ abfall (Vbe) unterhalb der Spannung des Signals IN. Die Be­ zugsspannung VR ist so gewählt, daß der Transistor 12 leit­ fähig wird, wenn der Knotenpunkt 43 eine Vbe unterhalb der logisch hohen ECL-Spannung liegt. Vorausgesetzt, daß das Aus­ gangssignal *F den Zustand in Abhängigkeit vom Signal IN, das auf logisch Hoch sich ändert, seinen Zustand ändern wird, ist dann anzunehmen, das das Signal *F logisch hoch ist. Bei logisch hohem Signal *F liefert der Inverter 18 ein logisch niedriges Signal zum Transistor 13, wodurch der Transistor 13 leitfähig wird. Bei leitfähigen Transistoren 12 und 13 fließt Strom durch die Transistoren 12 und 13 und die Widerstände 14 und 16. An den Widerständen 14 und 16 entsteht ein Spannungsabfall und ein Spannungsanstieg an der Basis des Transistors 22, bis der Transistor 22 leit­ fähig wird. Wenn der Transistor 22 leitfähig wird, verrin­ gert sich am Knotenpunkt 41 die Spannung. Der Spannungs­ anstieg an den Widerständen 14 und 16 bewirkt ferner, daß der Transistor 17 noch mehr Strom an die Basis des Transi­ stors 22 hindurchläßt, wodurch der Transistor 22 noch rascher die Spannung am Knotenpunkt 41 verringert. Durch die Verringerung der Spannung am Knotenpunkt 41 wird der Inver­ ter 18 veranlaßt, ein logisch Hoch abzugeben, so daß der Transistor 13 nichtleitend wird. Sobald der Transistor 13 nichtleitend wird, hört der Strom auf, durch die Widerstände 14 und 16 zu fließen, so daß die Spannung an den Basen der Transistoren 17 und 22 verringert wird, bis die Transistoren 17 und 22 nichtleitend werden. Die Diode 20 verhindert fer­ ner, daß der Transistor 22 gesättigt wird, wenn der Transi­ stor 22 leitfähig ist, und beschleunigt so rasch, wie die Transistoren 17 und 22 vollständig nichtleitend werden. Der Transistor 19 zieht den Knotenpunkt 41 an Masse und stellt sicher, daß der Knotenpunkt auf logisch Niedrig gehalten wird, nachdem der Transistor 22 nichtleitend geworden ist. Das logisch Niedrig am Knotenpunkt 41 bewirkt, daß der Tran­ sistor 34 leitend wird und den Knotenpunkt 42 auf ein logisch Hoch treibt. Demnach reagiert der Schaltkreis 51 auf ein Signal IN, welches auf logisch Hoch umschaltet durch Umschal­ ten des Signals *F auf logisch Niedrig, wodurch bewirkt wird, daß das Signal F auf ein logisch Hoch schaltet.

Für den Fall, daß das Signal IN auf ein logisch Niedrig von logisch Hoch schaltet, ist der Anfangszustand am Knoten­ punkt 43 bei ein Vbe unterhalb dem logisch hohen Zustand des Signales IN, so daß der Transistor 12 leitfähig ist. Der Transistor 13 ist nichtleitend, weil der Inverter 18 ein logisch Hoch in Abhängigkeit vom logisch Niedrig des Signals *F abgibt. Wenn das Signal IN auf logisch Niedrig schaltet, sinkt die Spannung am Knotenpunkt 43 zunächst langsam ab aufgrund der Basis-Kapazität des Transi­ stors 11. Jedoch existiert andererseits zunächst kein An­ sprechen auf das Signal IN, wenn dieses auf logisch Niedrig schaltet. Das Signal *F wird auf logisch Hoch geschaltet in Abhängigkeit vom Schaltkreis 52, der das Signal F auf logisch Niedrig schaltet in Abhängigkeit vom Signal *IN, welches auf logisch Hoch schaltet. Da es sich um komplementäre Signale handelt, ist es bekannt, daß dann, wenn das Signal IN auf logisch Niedrig schaltet, das Signal *IN auf logisch Hoch schaltet. Der Schaltkreis 52 arbeitet so, daß das Signal F bei logisch Niedrig vorgesehen wird in Abhängigkeit davon, daß das Signal *IN auf logisch Hoch schaltet, und zwar in der gleichen Weise, wie es für den Schaltkreis 51 beschrie­ ben ist, welcher das Signal *F bei logisch Niedrig in Ab­ hängigkeit davon vorsieht, daß das Signal IN auf logisch Hoch schaltet. Wenn das Signal F auf logisch Niedrig schal­ tet, wird bewirkt, daß der Transistor 21 leitfähig wird. Hierdurch erhöht sich am Knotenpunkt 41 die Spannung. Der Transistor 21 ist ziemlich groß in bezug auf die Verstärkung im Vergleich zu der des Transistors 19, welcher lediglich eine Halteeinrichtung darstellt, so daß der Transistor 21 den Transistor 19 leicht übersteuert, um den Knotenpunkt 41 auf höhere Spannung zu bringen, so daß das Signal *F logisch Hoch wird. Wenn am Knotenpunkt 41 die Spannung ansteigt, spricht der Inverter 18 hierauf durch Abgabe von logisch Niedrig an. Dies bewirkt, daß der Transistor 13 leitfähig wird. Bei leitfähigen Transistoren 12 und 13 verringert sich die Spannung am Knotenpunkt 43, bis der Transistor 12 nicht­ leitend wird. Der Transistor 12 wird nichtleitend, wenn die Spannung am Knotenpunkt 43 auf eine P-Kanal-Schwellenwert­ spannung oberhalb der Bezugsspannung VR verringert ist. Der Transistor 11 ist nichtleitend, so daß die Spannung am Kno­ tenpunkt 43 gehalten wird aufgrund der Kapazität der Source des Transistors 12, des Emitters des Transistors 11 und des Kollektors des Transistors 17. Daher ist die Ladungsmenge, welche vom Knotenpunkt 43 zur Verringerung der Spannung am Knotenpunkt 43 auf eine P-Kanal-Schwellenwertspannung gezo­ gen wird, äußerst gering, und die Zeit, welche zur Verringe­ rung der Spannung am Knotenpunkt 43 auf eine P-Kanal-Schwel­ lenwertspannung erforderlich ist, ist ebenfalls äußerst gering. Daher zeigen die Transistoren 17 und 22 keine Reak­ tion auf die Folge, daß der Transistor 13 leitfähig wird in Abhängigkeit vom Schalten des Signals *F auf logisch Hoch.

Daß der Transistor 13 in Abhängigkeit vom logisch hohen Zustand des Signals *F leitfähig ist, ist wesentlich für den Betrieb des Schaltkreises 51. Wenn der Transistor 13 leitfähig ist, hat man einen Anfangszustand für den Fall, bei welchem das Signal IN auf logisch Hoch schaltet. Wenn daher das Signal IN auf logisch Hoch schaltet, wird der daraus folgende Anstieg der Spannung am Knotenpunkt 43 un­ mittelbar an die Basen der Transistoren 17 und 23 gelegt, so daß das Signal *F auf logisch Niedrig mit minimaler Ver­ zögerung schaltet. Außerdem sind die Stromwege abgebrochen, nachdem das Signal *F auf logisch Niedrig geschaltet hat, so daß keine Gleichstromwege zwischen VCC und Masse vorhan­ den sind, nachdem die logischen Zustände der Signale F und *F sich eingestellt haben. Insbesondere bei raschen Zyklus­ zeiten zwischen den Änderungen bei den Signalen IN und *IN bleibt der Knotenpunkt 43 nahe der logisch hohen Spannung, selbst wenn das Signal IN logisch niedrig ist. Demnach braucht die Spannung am Knotenpunkt 43 nur langsam beim Schalten des Signals IN auf logisch Hoch erhöht werden. Dies ist ebenfalls von Vorteil im Hinblick auf die Geschwin­ digkeit. Die Spannung am Knotenpunkt 43 kann nur um 1 Vbe unter das logisch niedrige ECL-Signal abfallen. Der Transistor 11 wird leitfähig, so daß jegliches Absinken unter 1 Vbe unterhalb von logisch Niedrig des Signals IN verhin­ dert wird.

Die Bezugsspannung VR ist so gewählt, daß gewährleistet ist, daß der Transistor 12 nichtleitend ist für den Fall, bei welchem der Transistor 11 mit logisch Niedrig leitfähig sein kann, jedoch leitfähig ist für den Fall, bei welchem das Signal IN ein logisches Hoch ist. Der Transistor 11 ist nichtleitend, bis der Knotenpunkt 43 auf ein Vbe unter die Basis des Transistors 11 abfällt. Demnach kann für den Fall, bei welchem das Signal IN ein logisches Niedrig ist, ver­ hindert werden, daß der Transistor 13 gleichzeitig mit dem leitfähig werdenden Transistor 11 leitfähig wird durch Wahl der Bezugsspannung VR größer als eine P-Kanalschwellenwert­ spannung unter ein Vbe unterhalb von dem logischen ECL-Nied­ rig. Die Spannung am Knotenpunkt 43 ist dann nicht ausrei­ chend größer als die Spannung am Gate des Transistors 12, um den Transistor 12 leitend zu machen, wenn das Signal IN ein logisches ECL-Niedrig ist. Andererseits muß der Transistor 12 leitfähig sein für den Fall, daß das Signal IN ein logi­ sches ECL-Hoch ist. Die Spannung am Knotenpunkt 43 ist ein Vbe unterhalb dem logisch ECL-Hoch, wenn das Signal IN ein logisch Hoch ist. Folglich muß die Bezugsspannung VR gerin­ ger sein als eine P-Kanalschwellenwertspannung unter einem Vbe unterhalb dem logisch ECL-Hoch. Da etwa 1 Volt Unter­ schied zwischen einem logisch ECL-Hoch und einem logisch ECL-Niedrig herrscht, ist die Bezugsspannung VR so gewählt, daß sie einige zehn Volt unter einer P-Kanalschwellenwert­ spannung unter 1 Vbe unterhalb der Spannung, welche das logisch ECL-Hoch ist, liegt. Die logische ECL-Hoch-Spannung, die Vbe und die P-Kanalschwellenwertspannung sind alles Be­ zugsgrößen, die in der speziellen integrierten Schaltung verfügbar sind, so daß der Bezugsgenerator 15, welcher die Bezugsspannung VR innerhalb der gewünschten Grenzwertbedin­ gungen liefert, unter Anwendung der Bandabstandbezugstechnik ohne weiteres realisiert werden kann.

Die anhand eines Ausführungsbeispiels erläuterte Erfindung kann auf verschiedene Art und Weise modifiziert werden und auch in anderen Ausführungsbeispielen verkörpert sein als bei dem oben beschriebenen. Beispielsweise kann die Spannung am Gate des Transistors getaktet sein anstelle einer konstan­ ten Bezugsspannung, so lange wie der Transistor 12 nicht­ leitend war, wenn das Signal IN ein logisch Niedrig war und leitend war, wenn das Signal IN ein logisch Hoch war. Ein Vorteil des Taktens des Gates des Transistors 12 würde sein, daß der Transistor 12 mehr leitfähig sein könnte, wenn das Signal IN ein logisch Hoch war. In Kauf genommen werden muß jedoch eine erhöhte Schaltungskomplexität. Ein anderes Bei­ spiel für eine mögliche Abänderung ist die Verwendung von PNP-Transistoren anstelle von P-Kanaltransistoren 12 und 24.

Claims (10)

1. ECL(emittergekoppelte Logik)-zu-CMOS(Komplementär-Metall­ oxid-Halbleiter)-Übersetzer zum Empfang erster und zweiter komplementärer ECL-Eingangssignale und Liefern eines ersten Ausgangssignals bei CMOS-Pegeln, gekennzeichnet durch

• - erste Steuermittel (11, 12) zum Anschließen des ersten ECL-Eingangssignals an einen ersten Knotenpunkt, wenn das erste ECL-Eingangssignal sich in einem ersten logi­ schen Zustand befindet und zum Verhindern, daß das erste ECL-Eingangssignal an den ersten Knotenpunkt angeschlossen ist, wenn das erste ECL-Eingangssignal sich in einem zwei­ ten logischen Zustand befindet;
• - erste Kopplungsmittel (13, 18, 19), die an einen zweiten Knotenpunkt und an die ersten Steuermittel angeschlossen sind, zum Anschließen des ersten Knotenpunktes an einen dritten Knotenpunkt in Abhängigkeit davon, daß am zweiten Knotenpunkt der erste logische Zustand vorhanden ist;
• - einen ersten Transistor (22) mit einer Steuerelektrode, die an den dritten Knotenpunkt angeschlossen ist, einer ersten Stromelektrode, die an eine erste Versorgungs­ spannungsklemme angeschlossen ist, und einer zweiten Stromelektrode, die an den zweiten Knotenpunkt (41) ange­ schlossen ist, wobei der erste Transistor (22) das erste Ausgangssignal am zweiten Knotenpunkt bei dem zweiten logischen Zustand in Abhängigkeit davon vorsieht, daß der dritte Knotenpunkt das erste ECL-Eingangssignal beim ersten logischen Zustand empfängt;
• - zweite Steuermittel (23, 24) zum Anschließen des zweiten ECL-Eingangssignals an einen vierten Knotenpunkt, wenn das zweite ECL-Eingangssignal sich in einem ersten logi­ schen Zustand befindet, und zum Verhindern, daß das zweite ECL-Eingangssignal an den vierten Knotenpunkt angeschlos­ sen ist, wenn das zweite ECL-Eingangssignal sich in einem zweiten logischen Zustand befindet;
• - zweite Kopplungsmittel (26, 31, 32), welche an einen fünf­ ten Knotenpunkt und die zweiten Steuermittel angeschlos­ sen sind, zum Anschließen des vierten Knotenpunktes an einen sechsten Knotenpunkt in Abhängigkeit davon, daß der erste logische Zustand am fünften Knotenpunkt vorhanden ist;
• - einen zweiten Transistor (36) mit einer Steuerelektrode, die mit dem sechsten Knotenpunkt verbunden ist, einer ersten Stromelektrode, die mit der ersten Versorgungs­ spannungsquelle verbunden ist und einer zweiten Strom­ elektrode, die mit dem fünften Knotenpunkt verbunden ist; und
• - einen dritten Transistor (21) mit einer Steuerelektrode, die an den fünften Knotenpunkt angeschlossen ist, einer ersten Stromelektrode, die an eine zweite Versorgungs­ spannungsklemme angeschlossen ist und einer zweiten Strom­ elektrode, die an den zweiten Knotenpunkt angeschlossen ist, wobei der dritte Transistor (21) das Ausgangssignal im zweiten logischen Zustand am zweiten Knotenpunkt vor­ sieht in Abhängigkeit vom Empfang des ersten logischen Zustands am fünften Knotenpunkt.

2. Übersetzer nach Anspruch 1, gekennzeichnet ferner durch

• - einen vierten Transistor (34) mit einer Steuerelektrode, die mit dem zweiten Knotenpunkt verbunden ist, einer ersten Stromelektrode, die mit der zweiten Versorgungs­ spannungsklemme verbunden ist, und einer zweiten Strom­ elektrode, die mit dem fünften Knotenpunkt verbunden ist.

3. Übersetzer nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die ersten und zweiten Transistoren (22, 36) NPN-Transistoren sind.

4. Übersetzer nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß der dritte und vierte Transistor (21, 34) P-Kanal-Transistoren sind.

5. Integrierte Schaltung mit einer ECL-Schaltung, welche ein erstes ECL-Ausgangssignal bei logisch Niedrig mit einer Spannung von wenigstens 2 Volt über einer Spannung an einer ersten Versorgungsspannungsklemme vorsieht und ein logisch Hoch bei einer Spannung vorsieht, die größer als die Span­ nung von logisch Niedrig ist, und einer Übersetzerschaltung, welche eine Spannung bei oder in der Nähe des Potentials der ersten Versorgungsspannungsklemme an einem Ausgangs­ knotenpunkt in Abhängigkeit vom Umschalten des ECL-Ausgangs­ signals auf logisch Hoch vorsieht, gekennzeichnet durch

• - einen ersten NPN-Transistor (11) mit einer Basis zum Emp­ fang des ersten ECL-Ausgangssignals, einem Kollektor, der an eine zweite Versorgungsspannungsklemme zum Empfang einer Spannung angeschlossen ist, die größer ist als die Spannung, welche an der zweiten Versorgungsspannungsklemme vorhanden ist, und mit einem Emitter
• - ein erstes Steuermittel (12) zum Anschließen des Emitters des ersten NPN-Transistors an einen Zwischenknotenpunkt in Abhängigkeit vom Umschalten des ersten ECL-Ausgangs­ signals auf logisch Hoch und zum Verhindern, daß der Emit­ ter des ersten NPN-Transistors an den Zwischenknotenpunkt angeschlossen ist, wenn das erste ECL-Ausgangssignal bei logisch Niedrig liegt; und
• - einen zweiten Transistor (22) mit einer Steuerelektrode, die an den Zwischenknotenpunkt angeschlossen ist, einer ersten Stromelektrode, die an die erste Versorgungsspan­ nungsklemme angeschlossen ist, und einer zweiten Strom­ elektrode, die an den Ausgangsknotenpunkt angeschlossen ist, wobei der Ausgangsknotenpunkt in Abhängigkeit vom Umschalten des ersten ECL-Ausgangssignals auf logisch Hoch an die erste Versorgungsspannungsklemme angeschlossen ist.

6. Übersetzerschaltung nach Anspruch 5, gekennzeichnet ferner durch Entkopplungsmittel (13, 18, 19), welche zwischen dem Zwischenknotenpunkt und der Steuerelektrode des ersten NPN-Transistors (11) vorgesehen sind zur Entkopplung des Zwischenknotenpunkts von der Steuerelektrode des zweiten Transistors (22) in Abhängigkeit davon, daß die Spannung am Ausgangsknotenpunkt auf eine Spannung umschaltet, welche an der ersten Versorgungsspannungsklemme vorhanden ist oder in der Nähe dieser Spannung liegt.

7. Übersetzerschaltung nach Anspruch 5 oder 6, dadurch ge­ kennzeichnet, daß das erste Steuermittel (12) ein P-Kanal­ transistor (12) ist mit einer ersten Stromelektrode, die mit dem Emitter des ersten NPN-Transistors (11) verbunden ist, einer Steuerelektrode zum Empfang einer Bezugsspannung und einer zweiten Stromelektrode, die mit dem Zwischenknoten­ punkt verbunden ist.

8. Übersetzerschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß der erste NPN-Transistor (11) durch einen Basis-Emitterspannungsabfall (Vbe) charakteri­ siert ist und der P-Kanaltransistor (12) durch eine P-Kanal­ schwellenwertspannung charakterisiert ist und das erste Steuermittel (12) ferner einen Bezugsgenerator (15) aufweist zur Erzeugung einer Bezugsspannung bei einer Spannung, die größer ist als ein Basis-Emitterspannungsabfall (Vbe) unter der P-Kanalschwellenwertspannung unterhalb der Spannung von logisch Niedrig des ersten ECL-Ausgangssignals und geringer ist als ein Basis-Emitterspannungsabfall (Vbe) unter der P-Kanalschwellenwertspannung unterhalb der spannung von logisch Hoch des ersten ECL-Ausgangssignals.

9. Übersetzerschaltung nach einem der Ansprüche 5 bis 8, gekennzeichnet ferner durch ein Logisch-Hoch-Mittel (21) zum Empfang eines zweiten ECL-Ausgangssignals, das komple­ mentär zum ersten ECL-Ausgangssignal ist, und zum Verbinden der zweiten Versorgungsspannungsklemme mit dem Ausgangs­ knotenpunkt in Abhängigkeit vom Umschalten des zweiten ECL-Ausgangssignals auf logisch Hoch.

10. Integrierte Schaltung mit einer ECL-Schaltung, welche ein erstes ECL-Ausgangssignal bei logisch Niedrig bei wenig­ stens 2 Volt über einem Potential an einer ersten Versor­ gungsspannungsklemme und ein logisch Hoch bei einer Span­ nung, die größer ist als die Spannung von logisch Niedrig, vorsieht, und einer Übersetzerschaltung, welche eine Span­ nung bei dem Potential an der ersten Versorgungsspannungs­ klemme oder in der Nähe davon an einem Ausgangsknotenpunkt in Abhängigkeit vom Umschalten des ECL-Ausgangssignals auf logisch Hoch vorsieht, gekennzeichnet durch

• - einen ersten NPN-Transistor (11) mit einer Basis zum Empfang des ersten ECL-Ausgangssignals, einem Kollektor, der an eine zweite Versorgungsspannungsklemme angeschlos­ sen ist zum Empfang einer Spannung, die größer ist als die Spannung, welche an der ersten Versorgungsspannungs­ klemme vorhanden ist, und mit einem Emitter
• - einem ersten P-Kanaltransistor (12) mit einer ersten Stromelektrode, die an den Emitter des ersten NPN-Transi­ stors (11) angeschlossen ist, einer Steuerelektrode für den Empfang einer Bezugsspannung und einer zweiten Strom­ elektrode;
• - einen zweiten P-Kanaltransistor (13) mit einer ersten Stromelektrode, die an die zweite Stromelektrode des ersten P-Kanaltransistors angeschlossen ist, einer Steuerelektrode und einer zweiten Stromelektrode;
• - einen ersten Widerstand (14) mit einer ersten Klemme, die mit der zweiten Stromelektrode des zweiten P-Kanaltransi­ stors (13) verbunden ist, und einer zweiten Klemme;
• - einen zweiten NPN-Transistor (22) mit einer Basis, die an die zweite Klemme des ersten Widerstands (14) ange­ schlossen ist, einem Emitter, der an die erste Versor­ gungsspannungsklemme angeschlossen ist, und einem Kollek­ tor, der mit dem Ausgangsknotenpunkt verbunden ist; und
• - einen Inverter (18) mit einem Eingang, der an den Ausgangs­ knotenpunkt angeschlossen ist, und einem Ausgang, der an die Steuerelektrode des zweiten P-Kanaltransistors (13) angeschlossen ist.