JPH029221A - Ｅｃｌ―ｃｍｏｓ変換器 - Google Patents

Ｅｃｌ―ｃｍｏｓ変換器

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JPH029221A
JPH029221A JP1036418A JP3641889A JPH029221A JP H029221 A JPH029221 A JP H029221A JP 1036418 A JP1036418 A JP 1036418A JP 3641889 A JP3641889 A JP 3641889A JP H029221 A JPH029221 A JP H029221A
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ecl
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signal
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JP1036418A
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Iii Perry H Pelley
ペリー・エイチ・ペリー・ザサード
Ruey J Yu
ルエイ・ジェイ・ユウ
Scott G Nogle
スコット・ジー・ノグル
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Motorola Inc
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    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
    • H—ELECTRICITY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

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  • Logic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バイＭＯ８（８１ＭＯ８）集積回路に関し、
より詳細には、０Ｍ０８回路に信号を出力するＥＣＬ回
路を有するバイＭＯＳ集積回路に関する。
［従来の技術］ 集積回路のプロセス技術が進歩して同じダイまたはチッ
プ上にバイポーラおよび８０３回路が形成できるように
なってきた。バイポーラおよび８０３回路は互いを補い
合うために使用できる異った特性を有している。バイポ
ーラはＭＯ８回路よりも高速である傾向があり、一方Ｍ
Ｏ３回路は、バイポーラ回路よりも消費電力が少ないと
いう傾向がある。
ＭＯＳの低消費電力はとりわけチップ上に多くのトラン
ジスタの配置を許容する。これは特にメモリにおいて好
都合である。バイポーラおよびＭＯ８回路は例えばスタ
ティック・ランダムアクセス・メモリ（ＳＲＡＭ）にお
いて同じチップ上に組合されている。
このようなメモリにおいては、バイポーラ回路は主とし
てスピードの点から周辺回路に使用されている。周辺回
路のいくつかはＣＭＯＳである。メモリアレイそれ自体
は密度の関係からＭＯ８回路である。外部で発生された
信号はバイポーラ回路で受けられ次に内部的に０Ｍ０８
回路に供給される。従って、内部的にバイポーラレベル
の信号をＣＭＯＳレベルの信号に変換するための回路が
提供されなければならない。
エミッタ結合論理（ＥＣＬ）回路がバイポーラ回路とし
て使用される場合には、ＥＣＬの論理状態が約１ボルト
だけ変化するのに対しＣＭＯＳの論理状態は電源電圧の
全範囲に変化するためレベル変換に関して特別の問題が
存在する。典型的な電源電圧は約５ボルトである。ＥＣ
Ｌにおいて論理的高レベルおよび論理的低レベルの間の
差が１ボルトにすぎないのはＥＣＬ回路が非常に高速で
あるという理由のためでもある。一方ＣＭＯ８が低電力
であるという理由の一つは論理レベルが全電源電圧に亘
り変化するということである。従って、ＣＭＯＳとＥＣ
Ｌの利点を組合せる集積回路の要求の一つは過剰な遅延
を生じないＥＣＬからＣＭＯＳへの変換器があることで
ある。過去においては、この変換はＥＣＬ信号を受ける
Ｐチャネル装置を設けることによって達成されてきた。
［発明が解決しようとする課題］ このような方式においては、ＥＣＬの１ボルトの論理状
態の差によってはｐチャネルトランジスタに充分大きな
ゲート−ソース電圧差を生成できないためＰチャネル装
置を非常に大きなものにしなければならなかった。ＥＣ
Ｌのトランジスタはプロセスの変動に際しＰチャネルト
ランジスタに追従するものでなかったため、Ｐチャネル
トランジスタがＥＣＬ回路の論理的高出力に対して非導
通となることを推奨する上で問題があった。
本発明の目的は、改良されたＥＣＬからＣＭＯＳへの変
換器を提供することである。
［課題を解決するための手段および作用〕この目的およ
びその他の目的は、第１の電源端子の電圧より少なくと
も２ボルト高い電圧の論理的低１ノベルおよび該論理的
低レベルの電圧よりも高い電圧を有する論理的高レベル
の第１のＥＣＬ出力信号を提供するＥＣＬ回路を有し、
さらに該ＥＣＬ出力信号が論理的高レベルに切換わるこ
とに応答して出力ノードに第１の電源端子の電圧あるい
はそれに近い電圧を提供する変換器回路を有する集積回
路によって達成される。該変換器回路は、第１のＮＰＮ
　トランジスタ、制御回路、そして第２のトランジスタ
を具備する。第１のＮＰＮトランジスタは、第１のＥＣ
Ｌ出力信号を受けるためのベース、第２の電源端子に存
在する電圧よりも大きな電圧を受けるための第２の電源
端子に結合されたコレクタ、そしてエミッタを有する。
前記制御回路は、前記ＥＣＬ出力信号が論理的高レベル
に切換わることに応答して該第１のＮＰＮ　トランジス
タのエミッタを中間ノードに結合し、かつ該ＥＣＬ出力
信号が論理的低レベルにあるときは該第１のＮＰＮ　ト
ランジスタのエミッタが該中間ノードに結合されること
を防止する。第２のトランジスタは、前記中間ノードに
結合された制御電極、第１の電源端子に結合された第１
の電流電極、そして出力ノードに結合された第２の電流
電極を有する。該出力ノードは従って第１のＥＣＬ出力
信号が論理的高レベルに切換わることに応答して第１の
電源端子に結合される。
［実施例〕 添付された単一の図面には、ＮＰＮ　トランジスタ１１
、Ｐチャネルトランジスタ１２、Ｐチャネルトランジス
タ１３、抵抗１４、基準電圧ＶＲを発生する基準発生器
１５、抵抗１θ、ＮＰＮ　トランジスタ１７、インバタ
１８、Ｎチャネルトランジスタ１９、ダイオード２０、
Ｐチャネルトランジスタ２１、ＮＰＮトランジスタ２２
、ＮＰＮ　トランジスタ２３、Ｐチャネルトランジスタ
２４、Ｐチャネルトランジスタ２Ｂ、抵抗２７、抵抗２
８、ＮＰＮ　トランジスタ２９、インバータ３Ｌ　　Ｎ
チャネルトランジスタ３２、ダイオード３３、Ｐチャネ
ルトランジスタ３４、そしてＮＰＮ　トランジスタ３６
を具備するＥＣＬ−ＣＭＯＳ変換器１０が示されている
。
トランジスタ１１は、例えば５ボルトの正の電源電圧を
受けるための正電源電圧端子Ｖｃｃに結合されたコレク
タ、真のＥＣＬ入力信号ＩＮを受けるためのベース、そ
してエミッタを有する。トランジスタ１２は、トランジ
スタ１１のエミッタに接続されたソース、基準電圧発生
器１５から基準電圧ＶＲを受けるためのゲート、そして
ドレインを有する。トランジスタ１３は、トランジスタ
１２のドレインに接続されたソース、ゲート、そしてド
レインを有する。
抵抗１４はトランジスタ１３のドレインに接続された第
１の端子、および第２の端子を有する。抵抗１６は、抵
抗１４の第２の端子に接続された第１の端子、およびグ
ランドに接続された第２の端子を有する。
トランジスタ１７は、抵抗１４の第１の端子に接続され
たベース、トランジスタ１１のエミッタに接続されたコ
レクタ、そして抵抗１４の第２の端子に接続されたエミ
ッタを有する。インバータ１８は、出力ノード４１に接
続された入力と、トランジスタ１３のゲートに接続され
た出力とを有する。トランジスタ１９はインバータ１８
の出力に接続されたゲート、インバータ１８の入力に接
続されたドレイン、そしてグランドに接続されたソース
を有する。ダイオード２０は、抵抗１４の第１の端子の
に接続されたアノード、およびノード４１に接続された
カソードを有する。トランジスタ２１は、ｖＣＣに接続
されたソース、ノード４１に接続されたドレイン、そし
て出力ノード４２に接続されたゲートを有する。トラン
ジスタ２２は、ノード４１に接続されたコレクタ、抵抗
１４の第２の端子に接続されたベース、およびグランド
に接続されたエミッタを有する。
トランジスタ２３は、Ｖｃｃに接続されたコレクタ、相
補ＥＣＬ人力信号＊ＩＮを受けるためのベース、そして
エミッタを有する。トランジスタ２４はトランジスタ２
３のエミッタに接続されたソース、基準電圧ＶＲを受け
るためのゲート、およびドレインを有する。トランジス
タ２Ｂは、トランジスタ２４のドレインに接続されたソ
ース、ゲート、およびドレインを有する。抵抗２７は、
トランジスタ２６のドレインに接続された第１の端子、
および第２の端子を有する。抵抗２８は、抵抗２７の第
２の端子に接続された第１の端子、およびグランドに接
続された第２の端子を有する。トランジスタ２９は、抵
抗２７の第１の端子に接続されたベース、トランジスタ
２３のエミッタに接続されたコレクタ、そして抵抗２７
の第２の端子に接続されたエミッタを有する。インバー
タ３１は、出力ノード４２に接続された入力、およびト
ランジスタ２６のゲートに接続された出力を有する。ト
ランジスタ３２は、インバータ３１の出力に接続された
ゲート、インバータ３１の入力に接続されたドレイン、
そしてグランドに接続されたソースを有する。ダイオー
ド３３は、抵抗２７の第１の端子に接続されたアノード
、およびノード４２に接続されたカソードを有する。ト
ランジスタ３４は、ｖｃｃに接続されたソース、ノード
４２に接続されたドレイン、そして出力ノード４１に接
続されたゲートを有する。トランジスタ３Ｂは、ノード
４２に接続されたコレクタ、抵抗２７の第２の端子に接
続されたベース、そしてグランドに接続されたエミッタ
を有する。
変換器ｌＯは真の（ｔｒｕｅ）応答回路５１および相補
（ｃｏｍｐｌｅｍｅｎｔａｒｙ）応答回路５２を有する
ものと考えることができる。回路５１は、入力として真
の信号ＩＮを受け、一方回路５２は入力として相補信号
＊ＩＮを受ける。回路５１は、トランジスタ１１．１２
．１３．１７゜１９．２１および２２、抵抗１４および
１６、インバータ１８、およびダイオード２０を具備す
る。回路５２は、トランジスタ２３，２４．２Ｂ、２９
，３２．３４および３Ｂ、抵抗２７および２８、インバ
ータ３１、そしてダイオード３３を具備する。
動作においては、信号ＩＮおよび本ＩＮはＥＣＬ回路に
よって発生される相補信号である。ノード４１および４
２はそれぞれ相補信号＊ＦおよびＦが全電源信号として
発生されるノードであり、従って０Ｍ０８回路に使用す
るのに適している。トランジスタ１１および２３のエミ
ッタ、すなわちそれぞれノード４３および４４と称され
る点、の電圧の制御は変換器ｌＯの動作に非常に関連が
ある。
信号ＩＮが論理的高レベルである場合は、トランジスタ
１１はノード４３を信号ＩＮの電圧のベース−エミッタ
降下電圧（Ｖｂｅ）　１つ分の電圧だけ低い電圧に駆動
する。基準電圧ＶＲはノード４３がＥＣＬの論理的高レ
ベルの電圧より■ｂ８１個分だけ低い場合にトランジス
タ１２が導通ずるように選択される。出力信号零Ｆが信
号ＩＮが論理的高レベルに切換ったことに応答して状態
を換えなければならないものとすると、信号零Ｆはその
時論理的高レベルであるものと仮定される。信号零Ｆが
論理的高レベルであると、インバータ１８はトランジス
タ１３に論理的低レベルを出力し、それによりトランジ
スタ１３を導通させる。トランジスタ１２および１３が
導通すると、電流がトランジスタ１２およびＩＢと抵抗
Ｉ４およびＩＢを流れ、抵抗１４およびＩＢに電圧降下
を生じトランジスタ２２が導通するまで該トランジスタ
２２のベース電圧が上昇する。トランジスタ２２が導通
するとノード４１の電圧が低下する。抵抗１４および１
６の電圧が上昇するとトランジスタ１７をも導通させト
ランジスタ２２のベースにさらに多くの電流を流し、そ
れによりトランジスタ２２がさらに急速にノード４１の
電圧を低下するようにされる。ノード４１の電圧が低下
するとインバータ１８は論理的高レベルを出力すること
によって応答しトランジスタ１３を非導通にする。トラ
ンジスタ１３が非導通になると、抵抗１４および１６を
流れる電流が停止しトランジスタ１７および２２のベー
ス電圧が低下し、ついには該トランジスタ１７および２
２が非導通になる。ダイオード２０もトランジスタ２２
が導通している時該トランジスタ２２が飽和することを
防止し、トランジスタ１７および２２が完全に非導通に
なる速度を上昇させる。トランジスタ１９はノード４１
をグランドに引き込みかつトランジスタ２２が非導通に
なった後ノード４１が論理的低レベルに確実に保持され
るようにする。ノード４１の論理的低レベルはトランジ
スタ３４を導通させノード４２を論理的高レベルに駆動
する。このようにして、回路５１は論理的高レベルに切
換わる信号ＩＮに応答して信号零Ｆを論理的低レベルに
切換えそれにより信号Ｆを論理的高レベルに切換える。
信号ＩＮが論理的高レベルから論理的低レベルに切換わ
る場合には、ノード４３の初期状態は信号ＩＮの論理的
高レベル状態よりＶｂｅ−つ分だけ低くなっており、従
ってトランジスタ１２は導通している。
トランジスタ１３は信号＊Ｆの論理的低レベルに応答し
てインバータ１８が論理的高レベルを出力するから非導
通である。信号ＩＮが論理的低レベルに切換わると、ノ
ード４３はトランジスタ１１のベース−エミッタ容量の
ため最初少しだけ低下するが、それ以外には最初には信
号ＩＮが論理的低レベルに切換わっても応答はない。信
号零Ｆは信号＊ＩＮが論理的高レベルに切換わることに
応答して回路５２が信号Ｆを論理的低レベルに切換える
ことに応答して論理的高レベルに切換えられる。相補信
号として、もし信号ＩＮが論理的低レベルに切換わると
、信号＊ＩＮは論理的高レベルに切換わることがわかる
。
回路５２は信号ＩＮが論理的高レベルに切換わることに
応答して論理的低レベルの信号社を提供する回路５１に
ついて述べたと同様にして、信号＊ＩＮが論理的高レベ
ルに切換わることに応答して論理的低レベルの信号Ｆを
提供するよう動作する。信号Ｆが論理的低レベルに切換
わるとトランジスタ２１が導通しノード４１の電圧を上
昇させる。トランジスタ２１は、単に保持用装置である
トランジスタ１９のゲインに比較して非常に大きなゲイ
ンを有するから、該トランジスタ２１は容易にトランジ
スタ１９をオーバドライブしノード４１の電圧を上昇さ
せ、それにより信号＊Ｆは論理的高レベルになる。ノー
ド４１の電圧が上昇すると、インバータ１８は論理的低
レベルを出力することによって応答しトランジスタ１３
を導通させる。トランジスタ１２および１３が導通する
と、ノード４３の電圧はトランジスタ１２が非導通にな
るまで低下する。トランジスタ１２はノード４３の電圧
が基準電圧ＶＲよりもＰチャネルしきい電圧１つ分だけ
高い電圧まで低下すると非導通になる。トランジスタ１
１が非導通になり、それによリノード４３の電圧がトラ
ンジスタ１２のソース、トランジスタ１１のエミッタ、
およびトランジスタ１７のコレクタの容量のため保持さ
れる。このようにして、ノード４３の電圧をＰチャネル
しきい電圧１つ分に低下させるためにノード４３から引
き込まれる電荷の量は非常に少なく、かつノード４３の
電圧をＰチャネルしきい電圧１つ分の電圧に迄低下させ
るに必要な時間は非常に短くなる。従って、トランジス
タ１７および２２は信号＊Ｆが論理的高レベルに切換わ
ることに応答して導通するトランジスタ１３に何等の重
大な反作用を与えない。
信号零Ｆが論理的高レベルになることに応答して導通す
るトランジスタ１３は回路５１の動作にとって重要であ
る。導通しているトランジスタ１３は次に信号ＩＮが論
理的高レベルに切換わる場合について初期状態となる。
従って、信号ＩＮが論理的高レベルに切換わるとき、そ
れに続くノード４３の電圧の上昇は直にトランジスタ１
７および２２のベースに結合され、それにより信号零Ｆ
が最少の遅延で論理的低レベルに切換わる。さらに、信
号零Ｆが論理的低レベルに切換わった後電流経路が終端
され、それにより信号Ｆおよび零Ｆの論理状態が確立さ
れた後Ｖｃｃとグランドの間にＤＣ経路がなくなる。特
に、信号ＩＮおよび＊ＩＮの変化の間の急速なサイクル
タイムの間はノード４３は信号が論理的低レベルであっ
ても論理的高レベルの電圧に非常に近い状態を保持する
。従って、ノード４３は信号ＩＮが論理的高レベルに切
換わることに応答してその電圧が僅かだけ上昇すればよ
い。このことは又速度の点からも有利である。ノード４
３はＥＣＬの論理的低レベルよりＶｂｅ１つ分だけ低い
電圧だけ降下することができる。トランジスタ１１は導
通して信号ＩＮの論理的低レベルよりＶｂｅ１つ分だけ
低い電圧以下に低下することを防止する。
基準電圧ＶＲは、トランジスタ１２が論理的低レベルの
入力でトランジスタ１１が導通することができる場合に
導通しないが信号ＩＮが論理的高レベルの場合に導通す
ることを補償するするよう選択される。トランジスタ１
１はノード４３がトランジスタＵのベースよりＶｂｅ　
１つ分だけ低い電圧まで低下するまで導通しない。従っ
て、信号ＩＮが論理的低レベルである場合は、基準電圧
ＶＲをＥＣＬの論理的低レベルよりもＶｂｅ　１つ分だ
け低い電圧よりもＰチャネルしきい電圧１つ分だけ低い
電圧より大きく選択することにより、トランジスタ１１
が導通すると同時にトランジスタ１３が導通ずるのを防
止することができる。ノード４３の電圧はその場合信号
ＩＮがＥＣＬの論理的低レベルであるときトランジスタ
１２が導通するためにトランジスタ１２のゲートの電圧
よりも充分に大きくはない。一方、トランジスタ１２は
、信号ＩＮがＥＣＬの論理的高レベルの場合に導通しな
ければならない。ノード４３は、信号ＩＮが論理的高レ
ベルの場合にＥＣＬの論理的高レベルよりもＶｂｅ　１
つだけ低くなる。従って、基■電圧Ｖｌ？はＥＣＬの論
理的高レベルよりもＶｂｅ　１つだけ低い電圧よりもＰ
チャネルしきい電圧１つ分だけ低い電圧よりも低くなけ
ればならない。ＥＣＬの論理的高レベルとＥＣＬの論理
的低レベルとの間には約１ボルトの差があるから、基準
電圧ＶＲはｌ’：Ｃ１，の論理的高レベルの電圧よりも
Ｖｂｅ　１つ分だけ低い電圧よりもＰチャネルしきい電
圧１つ分だけ低い電圧よりも１０分の数（ａ　ｆ’ｅｖ
　ｔｅｎｔｈｓ）ボルト低い電圧に選択される。ＥＣＬ
の論理的高レベルの電圧、Ｖｂｅ。
およびＰチャネルしきい電圧は全て特定の集積回路にお
いて容易に得られるものであり、従って所望の制約の中
で基準電圧ＶＲを提供する基準発生器１５はバンドギャ
ップ基準技術を使用することにより容易に達成できる。
なお、当業者にとっては開示された発明は数多くの方法
により修正できかつ特に上に記載したもの以外の多くの
実施例があることは明らかであろう。例えば、トランジ
スタのゲートにかかる電圧はトランジスタ１２が信号Ｉ
Ｎが論理的低レベルのとき非導通となり信号ＩＮが論理
的高レベルのとき導通となる限り、一定の基準電圧であ
る代りに刻時信号とすることができる。トランジスタ１
２のゲートをクロック電圧とすることの利点は信号ＩＮ
が論理的高レベルの時にトランジスタ１２がより導通的
になるということである。不利な点は回路の複雑さが増
すということである。他の可能な変形例としてはＰチャ
ネルトランジスタ１２および２４に換えてＰＮＰ　トラ
ンジスタを使用することである。従って、添付の請求の
範囲は本発明の精神および範囲内に属する発明の全ての
変形を含むことを意図している。
【図面の簡単な説明】
添付の図面は、本発明の好ましい実施例に係わるＥＣＬ
−ＣＭＯＳ変換器のブロック回路図である。 １０　、　　ＥＣＬ−ＣＭＯＳ変換器、１１、　１７，
２２．　２３，２９，３６゜ＮＰＮ　トランジスタ、 １２．１３，２１，２４，２６．３４；ｐチャネルトラ
ンジスタ、 １９．３２；Ｎチャネルトランジスタ、１４．１６，２
７，２８；抵抗、 １５；基準発生器、　１８，３１．インバータ、２０．
３３．　　、ダイオード。

Claims (1)

  1. 【特許請求の範囲】 １、第１および第２の相補ＥＣＬ入力信号を受け、ＣＭ
    ＯＳレベルの第１の出力信号を提供するＥＣＬ−ＣＭＯ
    Ｓ変換器であって、該変換器は 前記第１のＥＣＬ入力信号が第１の論理状態にあれば該
    第１のＥＣＬ入力信号を第１のノードに結合し、かつ該
    第１のＥＣＬ入力信号が第２の論理状態にあれば該第１
    のＥＣＬ入力信号が第１のノードに結合されることを防
    止する第１の制御手段、第２のノードおよび前記第１の
    制御手段に結合され、該第２のノードが第１の論理状態
    になったことに応答して前記第１のノードを第３のノー
    ドに結合する第１の結合手段、 前記第３のノードに結合された制御電極と、第１の電源
    端子に結合された第１の電流電極と、前記第２のノード
    に結合された第２の電流電極とを具備し、前記第３のノ
    ードに前記第１の論理状態にある前記第１のＥＣＬ入力
    信号を受けたことに応答して前記第２のノードに第２の
    論理状態にある前記第１の出力信号を提供する第１のト
    ランジスタ、 前記第２のＥＣＬ入力信号が第１の論理状態にあれば該
    第２のＥＣＬ入力信号を第４のノードに結合し、かつ該
    第２のＥＣＬ入力信号が第２の論理状態にあれば該第２
    のＥＣＬ入力信号が第４のノードに結合されることを防
    止する第２の制御手段、第５のノードおよび第２の制御
    手段に結合され、第５のノードが第１の論理状態になっ
    たことに応答して第４のノードを第６のノードに結合す
    る第２の結合手段、 前記第６のノードに結合された制御電極と、第１の電源
    端子に結合された第１の電流電極と、第５のノードに結
    合された第２の電流電極とを有する第２のトランジスタ
    、および 第５のノードに結合された制御電極と、第２の電源端子
    に結合された第１の電流電極と、第２のノードに結合さ
    れた第２の電流電極とを有し、前記第５のノードに第１
    の論理状態の信号を受けたことに応答して前記第２のノ
    ードに第２の論理状態にある前記出力信号を提供する第
    ３のトランジスタ、 を具備することを特徴とするＥＣＬ−ＣＭＯＳ変換器。 ２、第１の電源端子の電圧より少なくとも２ボルト高い
    電圧にある論理的低レベルかつ該論理的低レベルの電圧
    よりも大きな電圧にある論理的高レベルの第１のＥＣＬ
    出力信号を提供するＥＣＬ回路を有する集積回路におけ
    る、前記ＥＣＬ出力信号が論理的高レベルに切換ったこ
    とに応答して出力ノードに前記第１の電源端子の電位ま
    たは該電位に近い電位の電圧を提供する変換器回路であ
    って、第１のＥＣＬ出力信号を受けるためのベースと、
    第２の電源端子の電圧より大きな電圧を受けるために第
    ２の電源端子に結合されたコレクタと、エミッタとを有
    する第１のＮＰＮトランジスタ、前記第１のＥＣＬ出力
    信号が論理的高レベルに切換わるのに応じて第１のＮＰ
    Ｎトランジスタのエミッタを中間ノードに結合し、かつ
    前記第１のＥＣＬ出力信号が論理的低レベルのとき第１
    のＮＰＮトランジスタの前記エミッタが該中間ノードに
    結合されないようにする第１の制御手段、および 前記中間ノードに結合された制御電極と、第１の電源端
    子に結合された第１の電流電極と、前記出力ノードに結
    合された第２の電流電極とを有し、それにより第１のＥ
    ＣＬ出力信号が論理的高レベルに切換わることに応答し
    て出力ノードが第１の電源端子に結合される、第２のト
    ランジスタ、を具備することを特徴とする変換器回路。 ３、さらに、前記中間ノードと第１のＮＰＮトランジス
    タの制御電極の間に挿入され、出力ノードが第１の電源
    端子の電圧または該電圧に近い電圧に切換わることに応
    答して前記中間ノードを第２のトランジスタの制御電極
    から切離すデカップル手段を具備する請求項２に記載の
    変換器回路。
JP1036418A 1988-02-26 1989-02-17 Ｅｃｌ―ｃｍｏｓ変換器 Pending JPH029221A (ja)

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