JPS61165900A - シフトレジスタ用フリップフロップ回路 - Google Patents
シフトレジスタ用フリップフロップ回路Info
- Publication number
- JPS61165900A JPS61165900A JP60006081A JP608185A JPS61165900A JP S61165900 A JPS61165900 A JP S61165900A JP 60006081 A JP60006081 A JP 60006081A JP 608185 A JP608185 A JP 608185A JP S61165900 A JPS61165900 A JP S61165900A
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- JP
- Japan
- Prior art keywords
- inverter
- circuit
- shift
- shift register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ５形半導体素子で構成したライトシフト、
レフトシフトレジスタ用のＤタイプ７リツプフ鴛ツブ回
路に関する。
レフトシフトレジスタ用のＤタイプ７リツプフ鴛ツブ回
路に関する。
〔従来の技術つ
従来、データの左右転送の切り替えが可能なライトシフ
ト、レフトシフトレジスタの回路構成において、相補形
ＭＯ５論塩回路で拡第２図に示すようにＤタイプ７リツ
グフロツク４１の出力から、左設及び有段のＤタイプフ
リップ７０ッグの入力へ信号を送プ、選択回路４２によ
シ、どちらか一方の信号を選択することによシデータの
左右転送を可能くしている。
ト、レフトシフトレジスタの回路構成において、相補形
ＭＯ５論塩回路で拡第２図に示すようにＤタイプ７リツ
グフロツク４１の出力から、左設及び有段のＤタイプフ
リップ７０ッグの入力へ信号を送プ、選択回路４２によ
シ、どちらか一方の信号を選択することによシデータの
左右転送を可能くしている。
上述したように１従来のライトシフト、レフトシフトレ
ジスタは左右へのデータの切シ替えのために選択回路４
２が必要であシ、又、第２図からも明らかなように左右
両方向にシフトレジスタの人、出力配線を引き回す必要
があシ高集積化の障害になっている。
ジスタは左右へのデータの切シ替えのために選択回路４
２が必要であシ、又、第２図からも明らかなように左右
両方向にシフトレジスタの人、出力配線を引き回す必要
があシ高集積化の障害になっている。
本発明の目的は左右のデータ切シ替えのための選択回路
を必要とせず、又、レイアウト設計上での配線の接続を
容易にし、高集積化が可能な、ライトシフト、レフトシ
フトレジスタ用のＤタイプの７リノブフロツプを提供す
ることにある。
を必要とせず、又、レイアウト設計上での配線の接続を
容易にし、高集積化が可能な、ライトシフト、レフトシ
フトレジスタ用のＤタイプの７リノブフロツプを提供す
ることにある。
本発明のフリップフロップは、第１の入力信号を受ける
第１のインバータとこの第１のインバータの出力を受け
る第２のインバータとで形成される第１のダイナミック
フリップフロップ部分と、第２の入力信号を受ける第３
のインバータとこの第３のインバーターの出力を受ける
第４のインバータとで形成される第２のダイナミックフ
リップフロップ部分と、第１のインバータの出力と第２
のインバータの入力との接続点とｊｇ４のインバータの
出力との間に接続された２つのインバータを逆並列に接
続した第１の回路手段と、第２のインバータの出力と第
３のインバータの出力と第４のインバータの入力との接
続点との間に接続された２つのインバータを逆並列に接
続した第２の回路部分とを含んでいる。
第１のインバータとこの第１のインバータの出力を受け
る第２のインバータとで形成される第１のダイナミック
フリップフロップ部分と、第２の入力信号を受ける第３
のインバータとこの第３のインバーターの出力を受ける
第４のインバータとで形成される第２のダイナミックフ
リップフロップ部分と、第１のインバータの出力と第２
のインバータの入力との接続点とｊｇ４のインバータの
出力との間に接続された２つのインバータを逆並列に接
続した第１の回路手段と、第２のインバータの出力と第
３のインバータの出力と第４のインバータの入力との接
続点との間に接続された２つのインバータを逆並列に接
続した第２の回路部分とを含んでいる。
次に、図面を参照して本発明を説明する。
第１図に本発明の一実施例によるライトシフト、レフト
シフトレジスタ用のＤタイプの７リツプフロツプをコン
トロール回路を含めて示す。クロックコントロール入力
端３１が論理レベル“Ｏ”及びライトシフト、レフトシ
フトコントロールｆｉ３２が論理レベル“１″のとき、
Ｐｃｈ ＭＯＳ ） ：１７ンジスタ（以降ＰＭＯ５と
呼ぶ）１７と、Ｎｃｈ ＭＯＳ ）ランジスタ（以降Ｎ
ＭＯ８と呼ぶ）１６がＯＮＫなシＰＭＯ３ＩとＮＭＯＳ
２はインバータとして動作し、データ入力端３０からの
信号はインバータ回路５．６で構成されるラッチ回路に
保持される。 こＯ時ＰＭＯ５１５，１９，２１，ＮＭ
ＯＳ１４．１８゜２０はＯＦＦであシ、ＰＭＯＳ ３．
９．１１． ＮＭＯＳ４．１０．１２は動作できずその
出力はハイインピーダンスになる。
シフトレジスタ用のＤタイプの７リツプフロツプをコン
トロール回路を含めて示す。クロックコントロール入力
端３１が論理レベル“Ｏ”及びライトシフト、レフトシ
フトコントロールｆｉ３２が論理レベル“１″のとき、
Ｐｃｈ ＭＯＳ ） ：１７ンジスタ（以降ＰＭＯ５と
呼ぶ）１７と、Ｎｃｈ ＭＯＳ ）ランジスタ（以降Ｎ
ＭＯ８と呼ぶ）１６がＯＮＫなシＰＭＯ３ＩとＮＭＯＳ
２はインバータとして動作し、データ入力端３０からの
信号はインバータ回路５．６で構成されるラッチ回路に
保持される。 こＯ時ＰＭＯ５１５，１９，２１，ＮＭ
ＯＳ１４．１８゜２０はＯＦＦであシ、ＰＭＯＳ ３．
９．１１． ＮＭＯＳ４．１０．１２は動作できずその
出力はハイインピーダンスになる。
次ニクロックコントロールｆｉ３１ＪＥ論理レベル“１
″及ヒライトシフト、レフトシフトコントロール端３２
が論理レベル１のときＰＭＯ３１５゜ＮＭＯＳ１４がＯ
Ｎになシ、ＰＭＯ５３とＮＭＯＳ４はインバータとして
動作し、インバータ回路５゜６で構成されるラッチ回路
の保持データを出力する。このとき、ＰＭＯ５１７，１
９，２Ｌ ＮＭＯＳ１６、１８．２０はＯＦＦになシ、
ＰＭＯ５ｌ、 ９．１１゜ＮＭＯＳ２，１０．１２は動
作できずその出力はハイインピーダンスになる。従りて
ライトシフト、レフトシフトコントロール端子３２が論
理レベ、ル“１″のときはシフトレジストはライトシフ
トとして動作する。
″及ヒライトシフト、レフトシフトコントロール端３２
が論理レベル１のときＰＭＯ３１５゜ＮＭＯＳ１４がＯ
Ｎになシ、ＰＭＯ５３とＮＭＯＳ４はインバータとして
動作し、インバータ回路５゜６で構成されるラッチ回路
の保持データを出力する。このとき、ＰＭＯ５１７，１
９，２Ｌ ＮＭＯＳ１６、１８．２０はＯＦＦになシ、
ＰＭＯ５ｌ、 ９．１１゜ＮＭＯＳ２，１０．１２は動
作できずその出力はハイインピーダンスになる。従りて
ライトシフト、レフトシフトコントロール端子３２が論
理レベ、ル“１″のときはシフトレジストはライトシフ
トとして動作する。
又、クロックコントロール入力端子３１が論理レベル″
０”、ライトシフト、レフトシフトコントロール端子３
２が論理レベル“０′のとき、ＰＭＯ３１９、！−ＮＭ
Ｏ５１８＞ＥＯＮＫＩ）、ＰＭＯ５ＩＩと、ＮＭＯＳ１
２はインバータとして動作し、データ入力端３３からの
信号はインバータ回路７゜８で構成されるラッチ回路に
保持される。この時ＰＭＯ５１５，１７，２１，ＮＭＯ
８１４，１６，２０ｔｄ。
０”、ライトシフト、レフトシフトコントロール端子３
２が論理レベル“０′のとき、ＰＭＯ３１９、！−ＮＭ
Ｏ５１８＞ＥＯＮＫＩ）、ＰＭＯ５ＩＩと、ＮＭＯＳ１
２はインバータとして動作し、データ入力端３３からの
信号はインバータ回路７゜８で構成されるラッチ回路に
保持される。この時ＰＭＯ５１５，１７，２１，ＮＭＯ
８１４，１６，２０ｔｄ。
０ＦＦＫＩ）、ＰＭＯＳ ｌ、 ３．９． ＮＭＯＳ
２．４゜１０は動作できず、その出力はハイインーダン
スになる。
２．４゜１０は動作できず、その出力はハイインーダン
スになる。
次に、グロックコントロール入力端３１が論理レベル“
１”、ライトシフト、し７ト７ノトコントロール端子３
２が論理レベル“０”のとき、ＰＭＯ５２１とＮＭＯＳ
２０がＯＮになプ、ＰＭＯ５９とＮＭＯ５ＩＯはインバ
ータとして動作し、インバータ回路７，８で＃成されて
いるラッチ回路に保持されたデータを出力する。
１”、ライトシフト、し７ト７ノトコントロール端子３
２が論理レベル“０”のとき、ＰＭＯ５２１とＮＭＯＳ
２０がＯＮになプ、ＰＭＯ５９とＮＭＯ５ＩＯはインバ
ータとして動作し、インバータ回路７，８で＃成されて
いるラッチ回路に保持されたデータを出力する。
このように２イトン７ト、レフトシフトコントロール端
子３２が論理レベル“０”のときはシフトレジスタはレ
フトシフトとして動作する。
子３２が論理レベル“０”のときはシフトレジスタはレ
フトシフトとして動作する。
ここで、本発明によるＤタイプ７リツプノロツプの素子
数が、従来のＤタイプの７リツグ７０ツクの素子数と同
じであることに留意ｔ＊する。
数が、従来のＤタイプの７リツグ７０ツクの素子数と同
じであることに留意ｔ＊する。
以上説明したように本発明は、シフトレジスタを構成す
る、Ｄタイプの７リツプフロツプの回路構成をライトシ
フト、レフトシフト可能とすることにより、データの切
）替えのための選択回路を必要とせず、又レイアウト設
計上での配線の接続を容易にし高集積化を可能とする。
る、Ｄタイプの７リツプフロツプの回路構成をライトシ
フト、レフトシフト可能とすることにより、データの切
）替えのための選択回路を必要とせず、又レイアウト設
計上での配線の接続を容易にし高集積化を可能とする。
第１図＾は本発明の一実施例によるライトシフト、レフ
トシフトレジスタ、同図０は同図（ハ）の動作を制御す
るコントロール回路のブロック図である。 第２図は従来のライトシフト、レフトシフトレジスタの
ブロック図である。 １・・・・・・ＰＭＯ８１２・・・・・・ＮＭＯ５１３
・・・・・・ＰＭＯＳ１４・・・・・・ＮＭＯ５，５・
・・・・・インバータ回路、６・・・・・・インバータ
回路、７・・・・・・インバータ回路、８・・・・・・
インバータ回路、９・・・・・・ＰＭＯ８，１０・・・
・・・ＮＭＯＳ、１１・・・・・・ＰＭＯ３，１２・・
・・・・ＮＭＯＳ、１３・・曲インバータ回路、１４・
・・・・・ＮＭＯ５，１５・・・・・・ＰＭＯ５，１６
・・・・・・ＮＭＯ３，１７・・・・・・ＰＭＯ３゜１
８・・・・・・ＮＭＯ５，１９・・・・・・ＰＭＯ５，
２０・・・・・・ＮＭＯ５，２１・・・・・・ＰＭＯ３
，２２・・・・・・ＮＯＲ回路、２３・・・・・・ＮＡ
ＮＤ回路、２４・・・・・・ＮＯＲ回路、２５・・・・
・・ＮＡＮＤ回路、２６・・・・・・ＮＯＲ回路、２７
・・・・・・ＮＡＮＤ回路、２８・・・・・・ＮＯＲ回
路、２９・・・・・・ＮＡＮＤ回路、３０・・・・・・
データ入力端、３１・・・・・・クロックコントロール
端、３２・・・・・・ライトシフト、レフトシフトコン
トロール端、４１・・・・・・Ｄタイプフリップフロッ
プ、４２・・・・・・ライトシフト、レフトシフト制御
回路。 て、ごｊ八にり、′
トシフトレジスタ、同図０は同図（ハ）の動作を制御す
るコントロール回路のブロック図である。 第２図は従来のライトシフト、レフトシフトレジスタの
ブロック図である。 １・・・・・・ＰＭＯ８１２・・・・・・ＮＭＯ５１３
・・・・・・ＰＭＯＳ１４・・・・・・ＮＭＯ５，５・
・・・・・インバータ回路、６・・・・・・インバータ
回路、７・・・・・・インバータ回路、８・・・・・・
インバータ回路、９・・・・・・ＰＭＯ８，１０・・・
・・・ＮＭＯＳ、１１・・・・・・ＰＭＯ３，１２・・
・・・・ＮＭＯＳ、１３・・曲インバータ回路、１４・
・・・・・ＮＭＯ５，１５・・・・・・ＰＭＯ５，１６
・・・・・・ＮＭＯ３，１７・・・・・・ＰＭＯ３゜１
８・・・・・・ＮＭＯ５，１９・・・・・・ＰＭＯ５，
２０・・・・・・ＮＭＯ５，２１・・・・・・ＰＭＯ３
，２２・・・・・・ＮＯＲ回路、２３・・・・・・ＮＡ
ＮＤ回路、２４・・・・・・ＮＯＲ回路、２５・・・・
・・ＮＡＮＤ回路、２６・・・・・・ＮＯＲ回路、２７
・・・・・・ＮＡＮＤ回路、２８・・・・・・ＮＯＲ回
路、２９・・・・・・ＮＡＮＤ回路、３０・・・・・・
データ入力端、３１・・・・・・クロックコントロール
端、３２・・・・・・ライトシフト、レフトシフトコン
トロール端、４１・・・・・・Ｄタイプフリップフロッ
プ、４２・・・・・・ライトシフト、レフトシフト制御
回路。 て、ごｊ八にり、′
Claims (1)
- 第１の入力端子と、該第１の入力端子に入力端が接続
された第１のインバータと、該第１のインバータの出力
端に入力端が接続された第２のインバータと、該第２の
インバータの出力端に接続された第１の出力端子と、第
２の入力端子と、該第２の入力端子に入力端が接続され
た第３のインバータと、該第３のインバータの出力端に
入力端が接続された第４のインバータと、該第４のイン
バータの出力端に接続された出力端子と、前記第１のイ
ンバータの入力端と前記第２のインバータの出力端との
接続点と前記第２の出力端子との間に接続された２つの
インバータの第１の逆並列回路と、前記第３のインバー
タの出力端と前記第４のインバータの入力端との接続点
と前記第１の出力端子との間に接続された２つのインバ
ータの第２の逆並列回路とを含むことを特徴とするフリ
ップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006081A JPS61165900A (ja) | 1985-01-17 | 1985-01-17 | シフトレジスタ用フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006081A JPS61165900A (ja) | 1985-01-17 | 1985-01-17 | シフトレジスタ用フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165900A true JPS61165900A (ja) | 1986-07-26 |
| JPH0422320B2 JPH0422320B2 (ja) | 1992-04-16 |
Family
ID=11628602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006081A Granted JPS61165900A (ja) | 1985-01-17 | 1985-01-17 | シフトレジスタ用フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504703A (en) * | 1995-02-01 | 1996-04-02 | Loral Federal Systems Company | Single event upset hardened CMOS latch circuit |
-
1985
- 1985-01-17 JP JP60006081A patent/JPS61165900A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504703A (en) * | 1995-02-01 | 1996-04-02 | Loral Federal Systems Company | Single event upset hardened CMOS latch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422320B2 (ja) | 1992-04-16 |
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