JPH0422320B2 - - Google Patents
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- Publication number
- JPH0422320B2 JPH0422320B2 JP60006081A JP608185A JPH0422320B2 JP H0422320 B2 JPH0422320 B2 JP H0422320B2 JP 60006081 A JP60006081 A JP 60006081A JP 608185 A JP608185 A JP 608185A JP H0422320 B2 JPH0422320 B2 JP H0422320B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- input terminal
- circuit
- output
- terminal
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS形半導体素子で構成したライト
シフト、レフトシフトレジスタ用のＤタイプフリ
ツプフロツプ回路に関する。
シフト、レフトシフトレジスタ用のＤタイプフリ
ツプフロツプ回路に関する。
従来、データの左右転送の切り替えが可能なラ
イトシフト、レフトシフトレジスタの回路構成に
おいて、相補形MOS論理回路では第２図に示す
ようにＤタイプフリツプフロツプ４１の出力か
ら、左段及び右段のＤタイプフリツプフロツプの
入力へ信号を送り、選択回路４２により、どちら
か一方の信号を選択することによりデータの左右
転送を可能にしている。
イトシフト、レフトシフトレジスタの回路構成に
おいて、相補形MOS論理回路では第２図に示す
ようにＤタイプフリツプフロツプ４１の出力か
ら、左段及び右段のＤタイプフリツプフロツプの
入力へ信号を送り、選択回路４２により、どちら
か一方の信号を選択することによりデータの左右
転送を可能にしている。
上述したように、従来のライトシフト、レフト
シフトレジスタは左右へのデータの切り替えのた
めに選択回路４２が必要であり、又、第２図から
も明らかなように左右両方向にシフトレジスタの
入、出力配線を引き回す必要があり高集積化の障
害になつている。
シフトレジスタは左右へのデータの切り替えのた
めに選択回路４２が必要であり、又、第２図から
も明らかなように左右両方向にシフトレジスタの
入、出力配線を引き回す必要があり高集積化の障
害になつている。
本発明の目的は左右のデータ切り替えのための
選択回路を必要とせず、又、レイアウト設計上で
の配線の接続を容易にし、高集積化が可能な、ラ
イトシフト、レフトシフトレジスタ用のＤタイプ
のフリツプフロツプを提供することにある。
選択回路を必要とせず、又、レイアウト設計上で
の配線の接続を容易にし、高集積化が可能な、ラ
イトシフト、レフトシフトレジスタ用のＤタイプ
のフリツプフロツプを提供することにある。
〔問題点を解決するための手段〕
本発明のフリツプフロツプは、第１の入力信号
を受ける第１のインバータとこの第１のインバー
タの出力を受ける第２のインバータとで形成され
る第１のダイナミツクフリツプフロツプ部分と、
第２の入力信号を受ける第３のインバータとこの
第３のインバーターの出力を受ける第４のインバ
ータとで形成される第２のダイナミツクフリツプ
フロツプ部分と、第１のインバータの出力と第２
のインバータの入力との接続点と第４のインバー
タの出力との間に接続された２つのインバータを
逆並列に接続した第１の回路手段と、第２のイン
バータの出力と第３のインバータの出力と第４の
インバータの入力との接続点との間に接続された
２つのインバータを逆並列に接続した第２の回路
部分とを含んでいる。
を受ける第１のインバータとこの第１のインバー
タの出力を受ける第２のインバータとで形成され
る第１のダイナミツクフリツプフロツプ部分と、
第２の入力信号を受ける第３のインバータとこの
第３のインバーターの出力を受ける第４のインバ
ータとで形成される第２のダイナミツクフリツプ
フロツプ部分と、第１のインバータの出力と第２
のインバータの入力との接続点と第４のインバー
タの出力との間に接続された２つのインバータを
逆並列に接続した第１の回路手段と、第２のイン
バータの出力と第３のインバータの出力と第４の
インバータの入力との接続点との間に接続された
２つのインバータを逆並列に接続した第２の回路
部分とを含んでいる。
次に、図面を参照して本発明を説明する。
第１図に本発明の一実施例によるライトシフ
ト、レフトシフトレジスタ用のＤタイプのフリツ
プフロツプをコントロール回路を含めて示す。ク
ロツクコントロール入力端３１が論理レベル
“０”及びライトシフト、レフトシフトコントロ
ール端３２が論理レベル“１”のとき、Pch
MOSトランジスタ（以降PMOSと呼ぶ）１７と、
Nch MOSトランジスタ（以降NMOSと呼ぶ）
１６がONになりPMOS１とNMOS２はインバー
タとして動作し、データ入力端３０からの信号は
インバータ回路５，６で構成されるラツチ回路に
保持される。この時PMOS１５，１９，２１，
NMOS１４，１８，２０はOFFであり、PMOS
３，９，１１，NMOS４，１０，１２は動作で
きずその出力はハイインピーダンスになる。
ト、レフトシフトレジスタ用のＤタイプのフリツ
プフロツプをコントロール回路を含めて示す。ク
ロツクコントロール入力端３１が論理レベル
“０”及びライトシフト、レフトシフトコントロ
ール端３２が論理レベル“１”のとき、Pch
MOSトランジスタ（以降PMOSと呼ぶ）１７と、
Nch MOSトランジスタ（以降NMOSと呼ぶ）
１６がONになりPMOS１とNMOS２はインバー
タとして動作し、データ入力端３０からの信号は
インバータ回路５，６で構成されるラツチ回路に
保持される。この時PMOS１５，１９，２１，
NMOS１４，１８，２０はOFFであり、PMOS
３，９，１１，NMOS４，１０，１２は動作で
きずその出力はハイインピーダンスになる。
次にクロツクコントロール端３１が論理レベル
“１”及びライトシフト、レフトシフトコントロ
ール端３２が論理レベル１のときPMOS１５，
NMOS１４がONになり、PMOS３とNMOS４
はインバータとして動作し、インバータ回路５，
６で構成されるラツチ回路の保持データを出力す
る。このとき、PMOS１７，１９，２１，
NMOS１６，１８，２０はOFFになり、PMOS
１，９，１１，NMOS２，１０，１２は動作で
きずその出力はハイインピーダンスになる。従つ
てライトシフト、レフトシフトコントロール端子
３２が論理レベル“１”のときはシフトレジスト
はライトシフトとして動作する。
“１”及びライトシフト、レフトシフトコントロ
ール端３２が論理レベル１のときPMOS１５，
NMOS１４がONになり、PMOS３とNMOS４
はインバータとして動作し、インバータ回路５，
６で構成されるラツチ回路の保持データを出力す
る。このとき、PMOS１７，１９，２１，
NMOS１６，１８，２０はOFFになり、PMOS
１，９，１１，NMOS２，１０，１２は動作で
きずその出力はハイインピーダンスになる。従つ
てライトシフト、レフトシフトコントロール端子
３２が論理レベル“１”のときはシフトレジスト
はライトシフトとして動作する。
又、クロツクコントロール入力端子３１が論理
レベル“０”、ライトシフト、レフトシフトコン
トロール端子３２が論理レベル“０”のとき、
PMOS１９とNMOS１８がONになり、PMOS
１１と、NMOS１２はインバータとして動作し、
データ入力端３３からの信号はインバータ回路
７，８で構成されるラツチ回路に保持される。こ
の時PMOS１５，１７，２１，NMOS１４，１
６，２０はOFFになり、PMOS１，３，９，
NMOS２，４，１０は動作できず、その出力は
ハイインピーダンスになる。
レベル“０”、ライトシフト、レフトシフトコン
トロール端子３２が論理レベル“０”のとき、
PMOS１９とNMOS１８がONになり、PMOS
１１と、NMOS１２はインバータとして動作し、
データ入力端３３からの信号はインバータ回路
７，８で構成されるラツチ回路に保持される。こ
の時PMOS１５，１７，２１，NMOS１４，１
６，２０はOFFになり、PMOS１，３，９，
NMOS２，４，１０は動作できず、その出力は
ハイインピーダンスになる。
次に、クロツクコントロール入力端３１が論理
レベル“１”、ライトシフト、レフトシフトコン
トロール端子３２が論理レベル“０”のとき、
PMOS２１とNMOS２０がONになり、PMOS
９とNMOS１０はインバータとして動作し、イ
ンバータ回路７，８で構成されているラツチ回路
に保持されたデータを出力する。
レベル“１”、ライトシフト、レフトシフトコン
トロール端子３２が論理レベル“０”のとき、
PMOS２１とNMOS２０がONになり、PMOS
９とNMOS１０はインバータとして動作し、イ
ンバータ回路７，８で構成されているラツチ回路
に保持されたデータを出力する。
このようにライトシフト、レフトシフトコント
ロール端子３２が論理レベル“０”のときはシフ
トレジスタはレフトシフトとして動作する。
ロール端子３２が論理レベル“０”のときはシフ
トレジスタはレフトシフトとして動作する。
ここで、本発明によるＤタイプフリツプフロツ
プの素子数が、従来のＤタイプのフリツプフロツ
プの素子数と同じであることに留意を要する。
プの素子数が、従来のＤタイプのフリツプフロツ
プの素子数と同じであることに留意を要する。
以上説明したように本発明は、シフトレジスタ
を構成する、Ｄタイプのフリツプフロツプの回路
構成をライトシフト、レフトシフト可能とするこ
とにより、データの切り替えのための選択回路を
必要とせず、又レイアウト設計上での配線の接続
を容易にし高集積化を可能とする。
を構成する、Ｄタイプのフリツプフロツプの回路
構成をライトシフト、レフトシフト可能とするこ
とにより、データの切り替えのための選択回路を
必要とせず、又レイアウト設計上での配線の接続
を容易にし高集積化を可能とする。
第１図Ａは本発明の一実施例によるライトシフ
ト、レフトシフトレジスタ、同図Ｂは同図Ａの動
作を制御するコントロール回路のブロツク図であ
る。第２図は従来のライトシフト、レフトシフト
レジスタのブロツク図である。 １…PMOS、２…NMOS、３…PMOS、４…
NMOS、５…インバータ回路、６…インバータ
回路、７…インバータ回路、８…インバータ回
路、９…PMOS、１０…NMOS、１１…PMOS、
１２…NMOS、１３…インバータ回路、１４…
NMOS、１５…PMOS、１６…NMOS、１７…
PMOS、１８…NMOS、１９…PMOS、２０…
NMOS、２１…PMOS、２２…NOR回路、２３
…NAND回路、２４…NOR回路、２５…
NAND回路、２６…NOR回路、２７…NAND
回路、２８…NOR回路、２９…NAND回路、３
０…データ入力端、３１…クロツクコントロール
端、３２…ライトシフト、レフトシフトコントロ
ール端、４１…Ｄタイプフリツプフロツプ、４２
…ライトシフト、レフトシフト制御回路。
ト、レフトシフトレジスタ、同図Ｂは同図Ａの動
作を制御するコントロール回路のブロツク図であ
る。第２図は従来のライトシフト、レフトシフト
レジスタのブロツク図である。 １…PMOS、２…NMOS、３…PMOS、４…
NMOS、５…インバータ回路、６…インバータ
回路、７…インバータ回路、８…インバータ回
路、９…PMOS、１０…NMOS、１１…PMOS、
１２…NMOS、１３…インバータ回路、１４…
NMOS、１５…PMOS、１６…NMOS、１７…
PMOS、１８…NMOS、１９…PMOS、２０…
NMOS、２１…PMOS、２２…NOR回路、２３
…NAND回路、２４…NOR回路、２５…
NAND回路、２６…NOR回路、２７…NAND
回路、２８…NOR回路、２９…NAND回路、３
０…データ入力端、３１…クロツクコントロール
端、３２…ライトシフト、レフトシフトコントロ
ール端、４１…Ｄタイプフリツプフロツプ、４２
…ライトシフト、レフトシフト制御回路。
Claims (1)
- １ 第１の入力端子と、該第１の入力端子に入力
端が接続された第１のインバータと、該第１のイ
ンバータの出力端に入力端が接続された第２のイ
ンバータと、該第２のインバータの出力端に接続
された第１の出力端子と、第２の入力端子と、該
第２の入力端子に入力端が接続された第３のイン
バータと、該第３のインバータの出力端に入力端
が接続された第４のインバータと、該第４のイン
バータの出力端に接続された第２の出力端子と、
前記第１のインバータの出力端と前記第２のイン
バータの入力端との接続点と前記第２の出力端子
との間に接続された２つのインバータの第１の逆
並列回路と、前記第３のインバータの出力端と前
記第４のインバータの入力端との接続点と前記第
１の出力端子との間に接続された２つのインバー
タの第２の逆並列回路とを含み、前記第１の入力
端子から前記第１の出力端子に信号をシフトする
時には前記第１および第２のインバータへ電源電
圧を印加して動作せしめ、前記第３および第４の
インバータへ印加する電源電圧により不動作状態
とし、一方前記第２の入力端子から前記第２の出
力端子に信号をシフトする時には前記第１および
第２のインバータへ印加する電源電圧により不動
作状態とし、前記第３および第４のインバータへ
電源電圧を印加して動作せしめることを特徴とす
るシフトレジスタ用フリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006081A JPS61165900A (ja) | 1985-01-17 | 1985-01-17 | シフトレジスタ用フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006081A JPS61165900A (ja) | 1985-01-17 | 1985-01-17 | シフトレジスタ用フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165900A JPS61165900A (ja) | 1986-07-26 |
| JPH0422320B2 true JPH0422320B2 (ja) | 1992-04-16 |
Family
ID=11628602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006081A Granted JPS61165900A (ja) | 1985-01-17 | 1985-01-17 | シフトレジスタ用フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165900A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504703A (en) * | 1995-02-01 | 1996-04-02 | Loral Federal Systems Company | Single event upset hardened CMOS latch circuit |
-
1985
- 1985-01-17 JP JP60006081A patent/JPS61165900A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61165900A (ja) | 1986-07-26 |
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