JP2010192590A - 多電源システム、半導体集積回路、及び電源制御回路 - Google Patents

Abstract

【課題】 本発明は、電源電圧の動的な変更時においても、電源電圧の変更シーケンスを調整することで、回路ブロック間の同期動作を可能とする多電源システム及び半導体集積回路、及び電源電圧変更シーケンスを調整する電源制御回路を提供することを目的とする。
【解決手段】 本発明は、電源電圧を変更する際に、電源制御回路（３０１）が電圧値の変更シーケンスを実行する。この実行は、電圧変更許可回路（１）が出力する電圧変更許可信号（ＰＣＥＮ）に応じて行われる。電圧変更許可回路（１）は、複数の回路ブロック（２０、３１）の各々に供給されるクロック信号（Ｃｋ１、ＣＫ２）間の位相の検出に基づいて電圧変更許可信号（ＰＣＥＮ）を出力する。位相の検出は、位相比較回路（５）による位相比較により行われる。
【選択図】図２

Description

本発明は、複数の回路ブロックに給電される電源電圧を動的に変更する多電源システム、半導体集積回路、及び電源制御回路に関するものである。

近年、半導体集積回路を搭載する携帯電話機等の電子機器では、小型化、低消費電力化が進められている。半導体集積回路に対しても消費電力を低減することが要求されている。消費電力の低減を目的として、回路ブロックごとに異なる電源電圧を供給することがある。

図１に示す多電源システム１００は、回路ブロックごとに異なる電源電圧が供給されている半導体集積回路２００、及び電源制御回路３００を有している。半導体集積回路２００は、第１電源電圧（ＰＤ１）を使用している第１回路ブロック２０と第２電源電圧（ＰＤ２）を使用している第２回路ブロック３０とが混在している。ここで、第１電源電圧（ＰＤ１）は可変の設定、第２電源電圧（ＰＤ２）は固定の設定とする。第１電源電圧（ＰＤ１）の制御は、電源制御回路３００が行っている。

第１電源電圧（ＰＤ１）で動作している第１回路ブロック２０にはプロセッサコア４０が含まれている。プロセッサコア４０は演算処理を行うＣＰＵの中核部分であり、バッファ５０とフリップフロップ回路６０とを有している。

第２電源電圧（ＰＤ２）で動作している第２回路ブロック３０には、ＰＬＬ回路８０、機能回路７０、位相比較回路５、及び制御回路８５が含まれている。機能回路７０は、バッファ５５とフリップフロップ回路６５とを有している。

位相比較回路５には、フリップフロップ回路６０に入力される第１クロック信号（ＣＫ１）とフリップフロップ回路６５に入力される第２クロック信号（ＣＫ２）とが入力される。フリップフロップ回路６０は第１クロック信号（ＣＫ１）に、フリップフロップ回路６５は第２クロック信号（ＣＫ２）に同期動作する。位相比較回路５は、入力される両信号の位相差を比較して比較結果信号（ＣＫＡ１）、（ＣＫＡ２）を出力する。比較結果信号（ＣＫＡ１）、（ＣＫＡ２）に応じて、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を制御回路８５が調整する。

制御回路８５が位相差を調整する理由は、フリップフロップ回路６０からフリップフロップ回路６５へデータ（ＤＡＴＡ）の受け渡しをする際に、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差があるとデータ（ＤＡＴＡ）の受け渡し時に、タイミングがずれ、受け渡しを行うことができない可能性を生じるからである。

特開２００８−２２７３９７

プロセッサコア４０の処理負荷が変化し、第１電源電圧（ＰＤ１）が変動する場合を考える。第１電源電圧（ＰＤ１）が変動すると、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が生じる。この位相差は、単位時間における電圧変動に比例する。位相差の程度によっては、第１電源電圧（ＰＤ１）が供給されているフリップフロップ回路６０から第２電源電圧（ＰＤ２）が供給されているフリップフロップ回路６５へデータ（ＤＡＴＡ）の受け渡しができない可能性が生じる。

第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を位相比較回路５が検出し、制御回路８５が調整することで、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差は小さくなる。

制御回路８５が、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を小さくするには、有限の時間が必要である。この有限の時間は位相差に比例し単位時間における第１電源電圧（ＰＤ１）の変動に比例する。

単位時間における第１電源電圧（ＰＤ１）が変動し、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が生ずると、第１電源電圧（ＰＤ１）が供給されているフリップフロップ回路６０から第２電源電圧（ＰＤ２）が供給されているフリップフロップ回路（６５）へデータ（ＤＡＴＡ）の受け渡しができない可能性が生ずるおそれがあり問題である。

本発明は、上記の課題に鑑み提案されたものであり、電源電圧の動的な変更時においても、電源電圧の変更シーケンスを調整することで、回路ブロック間の同期動作を可能とする多電源システム及び半導体集積回路を提供すること、および電源電圧変更シーケンスを調整する電源制御回路を提供することを目的とする。

本願に開示する多電源システムは、互いに異なる電源電圧が供給される複数の回路ブロックと、電源電圧を供給する回路であって、電源電圧を変更する場合に、電圧変更許可信号に応じて電圧値の変更シーケンスを実行する電源制御回路と、複数の回路ブロックの各々に供給されるクロック信号間の位相を比較する位相比較回路と、位相比較回路による位相の検出に応じて、電圧変更許可信号を出力する電圧変更許可回路とを備える。

電源電圧を変更する際に、電源制御回路が電圧値の変更シーケンスを実行する。この実行は、電圧変更許可回路が出力する電圧変更許可信号に応じて行われる。電圧変更許可回路は、複数の回路ブロックの各々に供給されるクロック信号間の位相の検出に基づいて電圧変更許可信号を出力する。位相の検出は、位相比較回路による位相比較により行われる。

本願に開示する半導体集積回路は、互いに異なる電源電圧が供給される複数の回路ブロックと、複数の回路ブロックの各々に供給されるクロック信号間の位相を比較する位相比較回路と、位相比較回路による位相の検出に応じて、電源電圧の電圧値の変更を受け入れ可能であることを報知する電圧変更許可信号を出力する電圧変更許可回路とを備える。

回路ブロックに個別に供給される電源電圧が変更される際に、電圧変更許可回路は、複数の回路ブロックの各々に供給されるクロック信号間の位相の検出に応じて、電圧変更許可信号を出力する。電圧変更許可信号の出力により、電源電圧の電圧値の変更を受け入れ可能な状態であることを報知する。ここで、位相の検出は、位相比較回路による位相比較により行われる。

本願に開示する電源制御回路は、電源電圧の電圧値を変更するにあたり、電圧値の変更シーケンスの実行許可を指示する電圧変更許可信号が入力される制御端子を備えている。当該電源制御回路は、電源電圧が互いに別個な複数の回路ブロックを備える多電源動作装置に対して電源電圧を供給する。

電源制御回路は、制御端子に入力される電圧値の変更シーケンスの実行許可を指示する電圧変更許可信号に基づき、電源電圧の電圧値を動的に変更する。動的に変更される電源電圧は、電源電圧が互いに別個な複数の回路ブロックを備える多電源動作装置に供給される。

本願によれば、互いに異なる電源電圧が供給される複数の回路ブロックがある場合、何れかの電源電圧の変更時においても、電源電圧の変更シーケンスを調整することで、電源電圧の異なる回路ブロック間での位相のずれを抑制し同期動作を可能とする。電源電圧の変更時においても、異なる電源電圧で動作する回路ブロック間の同期動作を確保することができる。

回路ブロック間の同期動作が確保されれば、電源電圧の変更時においても、異なる電源電圧で動作する回路ブロック間でのデータの受け渡しを行うことができる。

背景技術の多電源システムのブロック図 第１実施形態の多電源システムのブロック図 第１実施形態の電圧変更許可回路の回路図 電源制御回路のブロック図 カウンタクロック生成回路の回路図 比較回路の回路図 レギュレータ回路の回路図 電源制御回路内部にある各信号の波形図 第１電源電圧を１.２Ｖから０.６Ｖまでに変動させる時の第１実施形態の作用を示したフローチャート 対象電圧設定信号と第１電源電圧との対応関係を示した表 電圧切り替え信号、スイッチ素子、及び第１電源電圧の対応関係を示した表 第２実施形態の電圧変更許可回路の回路図

本願に開示される実施形態は、動的電圧・周波数制御（Dynamic Voltage and Frequency Scaling）（以下、ＤＶＦＳと称する））に適用して好適なものである。ＤＶＦＳとは、プロセッサコア等に供給される電源電圧とクロック信号の周波数とを可変制御することである。プロセッサコアが演算処理を行う時に処理速度に応じて最適な電源電圧とクロック信号の周波数を供給することにより、不必要な電力供給を抑止し、消費電力を削減することを目的としている。

プロセッサコアを有する半導体集積回路においてＤＶＦＳを実現するため、複数の電源系統を有しており、その少なくとも一系統の電源電圧を可変制御することを可能とする設計（以下、「多電源設計」と記す。）を行うことがある。

図２を参照し、第１実施形態の構成について説明する。図２は、第１実施形態のブロック図である。

図２に示す多電源システム１０１は、半導体集積回路２０１と電源制御回路３０１とを有している。半導体集積回路２０１は多電源設計がされている半導体集積回路である。半導体集積回路２０１内部にある第１および第２回路ブロック２０、３１は、各々、第１電源電圧（ＰＤ１）と第２電源電圧（ＰＤ２）とが供給されている。ここで、第１電源電圧（ＰＤ１）は可変であり、第２電源電圧（ＰＤ２）は固定である。

図２において、第１回路ブロック２０とは、ブロック内にある回路が第１電源電圧（ＰＤ１）を給電されて動作することを示し、第２回路ブロック３１とは、ブロック内にある回路が第２電源電圧（ＰＤ２）を給電されて動作することを示す。

半導体集積回路２０１の外部から供給される元クロック信号（ＣＫ００）が、第２回路ブロック３１に備えられているＰＬＬ回路８０に入力される。ＰＬＬ回路８０はクロック信号（ＣＫ０）を出力する。ＰＬＬ回路８０により、クロック信号（ＣＫ０）の周波数は元クロック信号（ＣＫ００）に同期する。クロック信号（ＣＫ０）は、第２回路ブロック３１に備えられている制御回路８５に入力される。

制御回路８５は、第１元クロック信号（ＣＫ０１）と第２元クロック信号（ＣＫ０２）とを出力する。第１元クロック信号（ＣＫ０１）は、第１回路ブロック２０に備えられているプロセッサコア４０内部にあるバッファ５０に入力される。第２元クロック信号（ＣＫ０２）は、第２回路ブロック３１に備えられている機能回路７０内部にあるバッファ５５に入力される。

バッファ５０は第１クロック信号（ＣＫ１）を出力する。また、バッファ５５は第２クロック信号（ＣＫ２）を出力する。第１クロック信号（ＣＫ１）は、プロセッサコア４０内部にあるフリップフロップ回路６０、及び第２回路ブロック３１に備えられている位相比較回路５に入力される。第２クロック信号（ＣＫ２）は、機能回路７０内部にあるフリップフロップ回路６５、電圧変更許可回路１、及び位相比較回路５に入力される。フリップフロップ回路６０はフリップフロップ回路６５にデータ（ＤＡＴＡ）を転送する。

位相比較回路５は、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を比較して、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）を出力する。

第１クロック信号（ＣＫ１）の位相が第２クロック信号（ＣＫ２）の位相よりも進んでいる場合には、位相比較回路５は、位相比較結果信号（ＣＫＡ１）をハイレベルで、位相比較結果信号（ＣＫＡ２）をローレベルで出力する。

第１クロック信号（ＣＫ１）の位相が第２クロック信号（ＣＫ２）の位相よりも遅れている場合には、位相比較回路５は、位相比較結果信号（ＣＫＡ１）をローレベルで、位相比較結果信号（ＣＫＡ２）をハイレベルで出力する。

第１クロック信号（ＣＫ１）の位相と第２クロック信号（ＣＫ２）の位相とが実質的に一致している場合には、位相比較回路５は、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）を共にローレベルで出力する。

ここで、実質的に一致とは、第１クロック信号（ＣＫ１）の位相と第２クロック信号（ＣＫ２）の位相との位相差が、フリップフロップ回路６０からフリップフロップ回路６５へのデータ（ＤＡＴＡ）の受け渡しに支障を生じない範囲内での位相差である。

位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）は、制御回路８５及び電圧変更許可回路１に入力される。制御回路８５は、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）に応じて第１元クロック信号（ＣＫ０１）及び第２元クロック信号（ＣＫ０２）の位相を調整する。

具体的には、位相比較結果信号（ＣＫＡ１）がハイレベルで、位相比較結果信号（ＣＫＡ２）がローレベルで入力される場合には、制御回路８５は、第１元クロック信号（ＣＫ０１）の位相を遅らせる。位相比較結果信号（ＣＫＡ１）がローレベルで、位相比較結果信号（ＣＫＡ２）がハイレベルで入力される場合には、制御回路８５は第２元クロック信号（ＣＫ０２）の位相を遅らせる。位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルで入力される場合には、制御回路８５は、第１元クロック信号（ＣＫ０１）の位相及び第２元クロック信号（ＣＫ０２）の位相を維持する。

なお、クロック（ＣＫ１）は元クロック（ＣＫ０１）に、クロック（ＣＫ２）は元クロック（ＣＫ０２）に同期する。クロック（ＣＫ１）及び元クロック（ＣＫ０１）は、各々、バッファ５０の出力信号及び入力信号であり、クロック（ＣＫ２）及び元クロック（ＣＫ０２）は、各々、バッファ５５の出力信号及び入力信号であるからである。よって、元クロック（ＣＫ０１）、（ＣＫ０２）の位相が調整されることにより、クロック（ＣＫ１）、（ＣＫ２）の位相が調整される。

電圧変更許可回路１は、電圧変更許可信号（ＰＣＥＮ）を出力する。電圧変更許可信号（ＰＣＥＮ）は、電源制御回路３０１に入力される。更に電源制御回路３０１には、イネーブル信号（ＥＮ）、切り替え信号（ＵＰＤＮ）、クロック信号（ＣＬＫ）、及び対象電圧設定信号（ＴＧ）が入力される。電源制御回路３０１からは、第１電源電圧（ＰＤ１）及び比較結果信号（ＣＭＰ）が出力される。比較結果信号（ＣＭＰ）は外部コントローラ（不図示）に入力される。

イネーブル信号（ＥＮ）、切り替え信号（ＵＰＤＮ）、及び対象電圧設定信号（ＴＧ）は、外部コントローラ（不図示）から出力される信号である。イネーブル信号（ＥＮ）は、第１電源電圧（ＰＤ１）の電圧変動を許可する信号である。イネーブル信号（ＥＮ）がハイレベルに維持されている時に第１電源電圧（ＰＤ１）の電圧変動が可能となる。

切り替え信号（ＵＰＤＮ）は、第１電源電圧（ＰＤ１）を増加するのか又は低下するのかを指示する信号である。切り替え信号（ＵＰＤＮ）がハイレベルに維持されている時に第１電源電圧（ＰＤ１）の増加が可能となる。切り替え信号（ＵＰＤＮ）がローレベルに維持されている時に第１電源電圧（ＰＤ１）の低下が可能となる。

対象電圧設定信号（ＴＧ）は、電源制御回路３０１が出力する第１電源電圧（ＰＤ１）の電圧値を指示する信号である。ここでは、対象電圧設定信号（ＴＧ）は、例えば１０ビットの信号である。

図３を参照し、電圧変更許可回路１について説明する。図３全体が、電圧変更許可回路１の一例である。

位相比較結果信号（ＣＫＡ１）は、否定論理和回路ＮＯＲの一端子に入力される。位相比較結果信号（ＣＫＡ２）は、否定論理和回路ＮＯＲの他端子に入力される。否定論理和回路ＮＯＲの出力端子は、Ｄ型フリップフロップ回路ＤＦＦ１の入力端子Ｄ１に接続されている。Ｄ型フリップフロップ回路ＤＦＦ１のクロック入力端子Ｎ１には第２クロック信号（ＣＫ２）が入力される。Ｄ型フリップフロップ回路ＤＦＦ１は、第２クロック信号（ＣＫ２）に同期動作する。Ｄ型フリップフロップ回路ＤＦＦ１の出力端子Ｑ１から出力される信号が、電圧変更許可信号（ＰＣＥＮ）である。

位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルの状態で、第２クロック信号（ＣＫ２）がローレベルからハイレベルに遷移すると、否定論理和回路ＮＯＲから出力されるハイレベル信号がＤ型フリップフロップ回路ＤＦＦ１に取り込まれる。これにより、Ｄ型フリップフロップ回路ＤＦＦ１の出力端子Ｑ１からハイレベル信号が出力される。電圧変更許可信号（ＰＣＥＮ）がハイレベルになる。位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）の何れかがハイレベルの状態で第２クロック信号（ＣＫ２）がローレベルからハイレベルに遷移すると、電圧変更許可信号（ＰＣＥＮ）はローレベルになる。電圧変更許可信号（ＰＣＥＮ）がハイレベルに維持されていることが、第１電源電圧（ＰＤ１）が変動する条件の一つである。

図４を参照し、電源制御回路３０１の内部構成について説明する。図４全体が電源制御回路３０１の一例である。

電圧変更許可信号（ＰＣＥＮ）とクロック信号（ＣＬＫ）とが、カウンタクロック生成回路６に入力される。カウンタクロック生成回路６は、カウンタクロック信号（ＣＣＫ）を出力する。カウンタクロック信号（ＣＣＫ）は電圧制御回路７に入力される。電圧制御回路７はカウンタクロック信号（ＣＣＫ）に同期動作する。また、更に電圧制御回路７には、イネーブル信号（ＥＮ）及び切り替え信号（ＵＰＤＮ）が入力される。イネーブル信号（ＥＮ）がハイレベルを維持していることが、電圧切り替え信号（ＣＶ）の論理値を可変する条件の１つである。切り替え信号（ＵＰＤＮ）がハイレベルを維持していることが、電圧切り替え信号（ＣＶ）に１を加算する条件の１つである。切り替え信号（ＵＰＤＮ）をローレベルに維持していることが、電圧制御電圧切り替え信号（ＣＶ）に１を減算する条件の１つである。

電圧制御回路７は、電圧切り替え信号（ＣＶ）を出力する。電圧切り替え信号（ＣＶ）は、対象電圧設定信号（ＴＧ）と同じビット列で構成される（ここでは、例えば１０ビット）信号である。電圧切り替え信号（ＣＶ）は、比較回路８及びレギュレータ回路９に入力される。更に比較回路８には、対象電圧設定信号（ＴＧ）が入力される。比較回路８は、電圧切り替え信号（ＣＶ）の論理値と対象電圧設定信号（ＴＧ）の論理値とを比較し、比較結果信号（ＣＭＰ）を出力する。レギュレータ回路９から出力される信号が第１電源電圧（ＰＤ１）である。

図５を参照し、カウンタクロック生成回路６の内部構成について説明する。図５全体がカウンタクロック生成回路６の一例である。

電圧変更許可信号（ＰＣＥＮ）がラッチ回路ＬＡＴＣＨに入力される。更に、ラッチ回路ＬＡＴＣＨにはクロック信号（ＣＬＫ）が入力される。ラッチ回路ＬＡＴＣＨは、クロック信号（ＣＬＫ）に同期動作する。ラッチ回路ＬＡＴＣＨは、クロック信号（ＣＬＫ）が、例えば、ローレベルからハイレベルに遷移した時における電圧変更許可信号（ＰＣＥＮ）の論理状態を保持する。そして、保持した論理状態の信号を出力する。クロック信号（ＣＬＫ）がローレベルからハイレベルに遷移するときに、電圧変更許可信号（ＰＣＥＮ）がハイレベルを維持していると、ラッチ回路ＬＡＴＣＨはハイレベルを出力する。逆に、電圧変更許可信号（ＰＣＥＮ）がローレベルを維持していると、ラッチ回路ＬＡＴＣＨはローレベルを出力する。

ここで、ラッチ回路ＬＡＴＣＨは、クロック信号（ＣＬＫ）が、ローレベルからハイレベルに遷移した時の電圧変更許可信号（ＰＣＥＮ）の論理状態を保持するとした。しかし、これに限られない。クロック信号が、ハイレベルからローレベルに遷移した時の電圧変更許可信号（ＰＣＥＮ）の論理状態を保持するとしても良い。クロック信号（ＣＬＫ）により、ラッチ回路ＬＡＴＣＨにおける電圧変更許可信号（ＰＣＥＮ）のラッチのタイミングがとれれば良いのである。

ラッチ回路ＬＡＴＣＨの出力端子は論理積回路ＡＮＤ１の一端子に接続されている。論理積回路ＡＮＤ１の他端子にはクロック信号（ＣＬＫ）が入力される。論理積回路ＡＮＤ１の出力端子から出力される信号が、カウンタクロック信号（ＣＣＫ)である。

カウンタクロック生成回路６は、電圧変更許可信号（ＰＣＥＮ）がハイレベルを維持している時のみ、クロック信号（ＣＬＫ）と同相の信号をカウンタクロック信号（ＣＣＫ)として出力する。

図６を参照し、比較回路８の内部構成について説明する。図６全体が比較回路８の一例である。

電圧切り替え信号（ＣＶ)の各ビット（ＣＶ１からＣＶ１０）が、各ビット（ＣＶ１からＣＶ１０）に対応した否定排他的論理和回路（ＥＮＯＲ１からＥＮＯＲ１０）の一入力端子に入力される。

同様に、対象電圧設定信号（ＴＧ）の各ビット（ＴＧ１からＴＧ１０）が、各ビット（ＴＧ１からＴＧ１０）に対応した否定排他的論理和回路（ＥＮＯＲ１からＥＮＯＲ１０）の他入力端子に入力される。各ビット（ＴＧ１からＴＧ１０）に対応した否定排他的論理和回路ＥＮＯＲ１からＥＮＯＲ１０の他入力端子とは、例えば、対象電圧設定信号（ＴＧ）の最下位ビット（ＴＧ１）ならば否定排他的論理和回路ＥＮＯＲ１の他入力端子である。

なお、ここでは、電圧切り替え信号（ＣＶ）の最下位ビットは（ＣＶ１）、電圧切り替え信号（ＣＶ）の最下位ビットから１ビット上位のビットは（ＣＶ２）、以下順次上位のビットに移るごとに大きな数字となるようし、最上位ビットは（ＣＶ１０）と表記する。対象電圧設定信号（ＴＧ）についても同様である。ＣＶ及びＴＧの後につく数字が、最下位ビットから最上位ビットに向かったビット位置を示すように表されている。

否定排他的論理和回路ＥＮＯＲ１からＥＮＯＲ１０の各出力端子は、論理積回路ＡＮＤ２の各入力端子に接続されている。論理積回路ＡＮＤ２の出力端子から出力される信号が比較結果信号（ＣＭＰ）である。

比較回路８は、電圧切り替え信号（ＣＶ)の論理値と対象電圧設定信号（ＴＧ）の論理値とが同一である時のみ、比較結果信号（ＣＭＰ）をハイレベルとして出力する。ここで論理値が同一とは、例えば、電圧切り替え信号（ＣＶ）が００００００００００である場合に、対象電圧設定信号（ＴＧ）も同様に００００００００００であることを指す。

図７を参照し、レギュレータ回路９の内部構成について説明する。図７全体がレギュレータ回路９の一例である。

電源電圧（ＶＤＤ）が、抵抗素子Ｒ１の一端子とスイッチ素子ＳＷ１の一端子に入力されている。抵抗素子Ｒ１の他端子は抵抗素子Ｒ２の一端子に接続されている。抵抗素子Ｒ２の他端子は抵抗素子Ｒ３の一端子に接続されている。以下同様に、抵抗素子Ｒｎ（ｎ＝３乃至１０２４）の他端子が、抵抗素子Ｒ（ｎ＋１）（ｎ＝３乃至１０２４）の一端子に接続されている状態が、抵抗素子Ｒ１０２４まで続く。抵抗素子Ｒ１０２４の他端子は接地されている。

抵抗素子Ｒ１の一端子は、スイッチ素子ＳＷ１の一端子に接続されている。抵抗素子Ｒ２の一端子は、スイッチ素子ＳＷ２の一端子に接続されている。以下同様に、抵抗素子Ｒｎ（ｎ＝３乃至１０２４）の一端子は、スイッチ素子ＳＷｎ（ｎ＝３乃至１０２４）の一端子に接続されている状態が、抵抗素子Ｒ１０２４まで続く。

スイッチ素子ＳＷ１からスイッチ素子ＳＷ１０２４の各々の他端子は互いに接続されている。この接続点に、スイッチ素子ＳＷ１乃至スイッチ素子ＳＷ１０２４の何れかを介して出力される電圧が基準電圧（ＶＲＥＦ）である。この接続点は、増幅器ＡＭＰ１の非反転入力端子に接続されており、増幅器ＡＭＰ１の非反転入力端子に基準電圧（ＶＲＥＦ）が入力される。

ここで、抵抗素子Ｒ１から抵抗素子Ｒ１０２３までの抵抗値は同じである。また、抵抗素子Ｒ１０２４の抵抗値は、抵抗素子Ｒ１から抵抗素子Ｒ１０２３までの抵抗素子の抵抗値をすべて加算した抵抗値である。抵抗素子Ｒ１から抵抗素子Ｒ１０２４までの接続関係は分圧回路の一例である。これにより、電源電圧（ＶＤＤ）の電圧値をＶＤＤとすると、抵抗素子Ｒｎの一端子に出力される電圧値は、ＶＤＤ−（（（ＶＤＤ/２）/１０２３）×（ｎ−１））になる。

スイッチ素子ＳＷ１からスイッチ素子ＳＷ１０２４までの制御端子には、電圧切り替え信号（ＣＶ）がデコードされて入力される。電圧切り替え信号（ＣＶ）に含まれる論理値が、スイッチ素子ＳＷ１からスイッチ素子ＳＷ１０２４の導通、非導通に対応する。すなわち、電圧切り替え信号（ＣＶ）がデコードされた１０２４の信号により、スイッチ素子ＳＷ１からスイッチ素子ＳＷ１０２４までの何れか一つのスイッチが導通状態に制御される。

具体的には、２進数表記で表されている電圧切り替え信号（ＣＶ）の論理値を１０進数表記に変換して１を加算した数値を有するスイッチ素子ＳＷｍ（ｍ＝１乃至１０２４）が導通する。例えば、電圧切り替え信号（ＣＶ）の論理値が、００００００００００である場合には、スイッチ素子ＳＷ１のみ導通し、他のスイッチ素子はすべて非導通となる。

図７に例示するレギュレータ回路９の回路接続により、基準電圧（ＶＲＥＦ）の電圧値は、電源電圧（ＶＤＤ）の電圧値から電源電圧（ＶＤＤ）の半分の電圧値までを１０２４段階に分圧した電圧値の何れかとなる。

基準電圧（ＶＲＥＦ）は増幅器ＡＭＰ１の非反転入力端子に入力される。増幅器ＡＭＰ１の出力端子は、増幅器ＡＭＰ１の反転入力端子に接続されており、増幅器ＡＭＰ１は電圧フォロワ回路として作用する。よって、増幅器ＡＭＰ１の出力端子から出力される第１電源電圧（ＰＤ１）の電圧値は、基準電圧（ＶＲＥＦ）の電圧値となる。

レギュレータ回路９は、電圧切り替え信号（ＣＶ）に含まれる論理値に基づいて、抵抗素子Ｒ１から抵抗素子Ｒ１０２４によって分圧されている各分圧点の何れか１つを増幅器ＡＭＰ１の非反転入力端子と接続する。これにより、第１基準電圧（ＰＤ１）を可変し、出力する。

図８と図９を参照し、第１実施形態の作用について説明する。

ここでは説明の都合上、電源電圧（ＶＤＤ）の電圧値を１.２Ｖと仮定する。しかしながら第１実施形態の作用はこれに限られない。また、わかりやすく説明するため、第１電源電圧（ＰＤ１）の電圧値を、電源電圧（ＶＤＤ）の電圧値である１.２Ｖの半分の電圧値０.６Ｖまで変動すると仮定する。

図８は、第１電源電圧（ＰＤ１）が変動している時における電源制御回路３０１内部の各信号を表した波形図である。なお、図８では対象電圧設定信号（ＴＧ）の論理値と電圧切り替え信号（ＣＶ）の論理値とを１０進数表記で表すことにした。図９は、第１電源電圧（ＰＤ１）の電圧値を１.２Ｖから０.６Ｖまで変動する時の第１実施形態の作用を表したフローチャートである。

第１電源電圧（ＰＤ１）を変更する前である初期状態（図８中のＴ１）において、第１電源電圧（ＰＤ１）は電源電圧（ＶＤＤ）と同値である。この状態では、対象電圧設定信号（ＴＧ）の論理値は００００００００００であり、電圧切り替え信号（ＣＶ）の論理値も同じ００００００００００である。

対象電圧設定信号（ＴＧ）の論理値及び電圧切り替え信号（ＣＶ）の論理値が同じである。そのため、比較回路８にある各否定排他的論理和回路ＥＮＯＲ１からＥＮＯＲ１０の各々において、一入力端子及び他入力端子に入力される信号の論理レベルは同じである。各否定排他的論理和回路ＥＮＯＲ１からＥＮＯＲ１０はハイレベルを出力していて、比較結果信号（ＣＭＰ）はハイレベルに維持されている。

外部コントローラ（不図示）が、クロック信号（ＣＬＫ）がハイレベルに遷移するタイミング（図８中のＴ２）で、対象電圧設定信号（ＴＧ）の論理値を変更する（図９のＳ１）。ここでは、００００００００００から１１１１１１１１１１に変更する。この１１１１１１１１１１は、第１電源電圧（ＰＤ１）を０.６Ｖにまで変更する論理値である。

ここで、対象電圧設定信号（ＴＧ）の論理値と第１電源電圧（ＰＤ１）との対応関係を図１０に示す。対象電圧設定信号（ＴＧ）の論理値００００００００００が、第１電源電圧（ＰＤ１）の１.２Ｖに対応する。対象電圧設定信号（ＴＧ）が００００００００００から対象電圧設定信号（ＴＧ）に１が加算されるごとに、第１電源電圧（ＰＤ１）の電圧値が１.２Ｖから約０.０００６Ｖごと低下する。

外部コントローラ（不図示）によって変更された対象電圧設定信号（ＴＧ）は、電源制御回路３０１に入力される。電源制御回路３０１は、対象電圧設定信号（ＴＧ）が変更されても電圧切り替え信号（ＣＶ）を直ちに変更することはなく、図９の処理に従って電圧値の変更シーケンスを実行する。対象電圧設定信号（ＴＧ）の論理値が変更されることにより（図９のＳ１）、対象電圧設定信号（ＴＧ）の論理値と電圧切り替え信号（ＣＶ）の論理値とに差異が生じる。比較回路８にある各否定排他的論理和回路ＥＮＯＲ１からＥＮＯＲ１０の各々において、一入力端子及び他入力端子に入力される信号の論理レベルに差異が生じる。各否定排他的論理和回路ＥＮＯＲ１からＥＮＯＲ１０の各々がローレベルを出力することにより、比較結果信号（ＣＭＰ）はローレベルに遷移する。

外部コントローラが、比較結果信号（ＣＭＰ）のローレベル遷移を検知すると、クロック信号（ＣＬＫ）がハイレベルに遷移するタイミング（図８中のＴ３）で、切り替え信号（ＵＰＤＮ）がローレベルに遷移する（図９中のＳ２）。このローレベル信号は、電源制御回路３０１に入力される。そして次に、クロック信号（ＣＬＫ）がハイレベルに遷移するタイミング（図８中のＴ４）で、イネーブル信号（ＥＮ）がハイレベルに遷移する（図９中のＳ３）。このハイレベル信号は、電源制御回路３０１に入力される。

処理（図９中のＳ１）から処理（図９中のＳ３）までの作用が行われている間にも、位相比較回路５は、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を比較し、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）を出力する。第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が、実質的に一致していると、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルとして出力される。この状態で、第２クロック信号（ＣＫ２）がハイレベルに遷移すると、電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移する。図８では、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差の一致比較は、第１電源電圧（ＰＤ１）の変更前の初期状態（図８中のＴ１以前）において行われており、電圧変更許可信号（ＰＣＥＮ）がハイレベルに維持されている。

電圧変更許可信号（ＰＣＥＮ）がハイレベルに維持されている（図９中のＳ４：ＹＥＳ）場合、クロック信号（ＣＬＫ）がハイレベルに遷移すると、ラッチ回路ＬＡＴＣＨにはハイレベルの電圧変更許可信号（ＰＣＥＮ）がラッチされる。ラッチ回路ＬＡＴＣＨはハイレベル信号を出力する。ラッチ回路ＬＡＴＣＨによるハイレベル出力は、電圧変更許可信号（ＰＣＥＮ）がローレベルに遷移するまで継続する。

ラッチ回路ＬＡＴＣＨがハイレベルを出力し、クロック信号（ＣＬＫ）が論理和回路ＡＮＤ１に入力されると、１クロックのカウンタクロック信号（ＣＣＫ）が出力される（図９中のＳ５）。

１クロックのカウンタクロック信号（ＣＣＫ）がハイレベルに遷移するタイミング（図８中のＴ５）で、電圧切り替え信号（ＣＶ）に１が加算される（図９中のＳ６）。１が加算されるとは、例えば、電圧切り替え信号（ＣＶ）の論理値が、００００００００００から０００００００００１になることを意味する。

電圧切り替え信号（ＣＶ）に１が加算される（図９中のＳ６）とそれに対応して、各スイッチ素子ＳＷ１からＳＷ１０２４の導通・非導通状態が切り替わる。例えば、電圧切り替え信号（ＣＶ）の論理値が００００００００００から０００００００００１になると、スイッチ素子ＳＷ１が導通であり他のスイッチ素子ＳＷ２からＳＷ１０２４が非導通である状態から、スイッチ素子ＳＷ２が導通でありスイッチ素子ＳＷ２を除く他のスイッチ素子ＳＷ１からＳＷ１０２４が非導通である状態になる。

これにより、基準電圧（ＶＲＥＦ）の電圧値が低下する。また、基準電圧（ＶＲＥＦ）の電圧値と第１電源電圧（ＰＤ１）の電圧値は同値であるため、第１電源電圧（ＰＤ１）の電圧値も低下する。なお、低下する電圧値は、電源電圧（ＶＤＤ）の電圧値の半分を１０２３で除算した電圧値である（図９中のＳ７）。

対象電圧設定信号（ＴＧ）の論理値と電圧切り替え信号（ＣＶ）の論理値とを比較し（図９中のＳ８）、一致していなければ（図９中のＳ８：ＮＯ）、処理（図９中のＳ４）に戻って、一致するまで（図９中のＳ８：ＹＥＳ）処理を繰り返す。

図１１に、電圧切り替え信号（ＣＶ）の論理値に対応して導通するスイッチ素子（ＳＷ１乃至ＳＷ１０２４のうちの何れか一つ）と、スイッチ素子（ＳＷ１乃至ＳＷ１０２４のうちの何れか一つ）が導通することにより、出力される第１電源電圧（ＰＤ１）の電圧値との関係を示す。

処理（図９中のＳ５）から処理（図９中のＳ７）までの作用は、カウンタクロック信号（ＣＣＫ）の１周期内で行われる。また、処理（図９中のＳ５）から処理（図９中のＳ７）までの作用は、電圧変更許可信号（ＰＣＥＮ）がローレベルで出力される（図８中のＴ６）（図９中のＳ４：ＮＯ）まで繰り返し継続する。第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が実質的に一致していないと、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）のどちらかがハイレベルとして出力される。この状態で、Ｄ型フリップフロップ回路ＤＦＦに入力される第２クロック信号（ＣＫ２）がハイレベルに遷移すると、電圧変更許可信号（ＰＣＥＮ）がローレベルに遷移する（図８中のＴ６）（図９中のＳ４：ＮＯ）。

なお、電圧変更許可信号（ＰＣＥＮ）がローレベルにある場合には、第１電源電圧（ＰＤ1）の電圧値の変更シーケンスは中断する（図９中のＳ４：ＮＯ）。この場合は、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が実質的に一致しているとはいえない場合である。第１電源電圧（ＰＤ１）の電圧値の変更シーケンスを止めて、フリップフロップ回路６０からフリップフロップ回路６５へデータ（ＤＡＴＡ）の受け渡しができなくなる事態を防止する。

電圧変更許可信号（ＰＣＥＮ）がローレベルを維持している場合、クロック信号（ＣＬＫ）がハイレベルに遷移すると、ラッチ回路ＬＡＴＣＨにはローレベルの電圧変更許可信号（ＰＣＥＮ）がラッチされる。ラッチ回路ＬＡＴＣＨはローレベル信号を出力する。ラッチ回路ＬＡＴＣＨによるローレベル出力は、電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移するまで継続する。

ラッチ回路ＬＡＴＣＨがローレベルを出力していると、処理（図９中のＳ５）から処理（図９中のＳ７）までは行われない。これは、ラッチ回路ＬＡＴＣＨがローレベルを出力している状態においては、クロック信号（ＣＬＫ）の論理レベルがどのように遷移しても、カウンタクロック信号（ＣＣＫ）はローレベルに維持されるからである。

電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移し、カウンタクロック信号（ＣＣＫ）がハイレベルに遷移する（図８中のＴ７）（図９中のＳ４：ＹＥＳ）と、処理（図９中のＳ５）から処理（図９中のＳ７）が再び開始される。

処理（図９中のＳ５）から処理（図９中のＳ７）までは、電圧変更許可信号（ＰＣＥＮ）がハイレベルにあることを条件として（図９中のＳ４：ＹＥS）、対象電圧設定信号（ＴＧ）の論理値が、電圧切り替え信号（ＣＶ）の論理値と同じになるまで継続する。

対象電圧設定信号（ＴＧ）の論理値が電圧切り替え信号（ＣＶ）の論理値と同じになる（図８中のＴ８）（図９中のＳ８：ＹＥＳ）と、論理積回路ＡＮＤ２が比較結果信号（ＣＭＰ）をハイレベルで出力する。外部コントローラは、比較結果信号（ＣＭＰ）がハイレベルに遷移することに応じて、イネーブル信号（ＥＮ）をローレベルに遷移する。イネーブル信号（ＥＮ）がローレベルになると、電源制御回路３０１は、第１電源電圧（ＰＤ１）の電圧変動を停止させる。

第１実施形態の効果について説明する。

第１回路ブロック２０と第２回路ブロック３１とを有する多電源システム１０１の第１電源電圧（ＰＤ１）が変動する際に、位相比較回路５が、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相を比較する。位相比較回路５によって、第１クロック信号（ＣＫ１）の位相と第２クロック信号（ＣＫ２）の位相が一致しているとみなされれば、電圧変更許可回路１は、電圧変更許可信号（ＰＣＥＮ）をハイレベルで出力する。電圧変更許可信号（ＰＣＥＮ）がハイレベルを維持している時、電源制御回路３０１は、第１電源電圧（ＰＤ１）を変動させる。第１電源電圧（ＰＤ１）の変動シーケンスは段階的に行われる。これは、比較回路５によって、第１クロック信号（ＣＫ１）の位相と第２クロック信号（ＣＫ２）の位相が一致しているとみなされている間継続する。

第１クロック信号（ＣＫ１）の位相と第２クロック信号（ＣＫ２）の位相とが実質的に一致する状態が維持された上で、第１電源電圧（ＰＤ１）の電圧値の変更が段階的に行われる。従って、第１電源電圧（ＰＤ１）の電圧値が急峻に変動して第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が大きくなり、フリップフロップ回路６０とフリップフロップ回路６５とのデータの受け渡しができなくなるという事態を防止することができる。

第１電源電圧（ＰＤ１）の電圧値が動的に変更される変更シーケンスの期間においても、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）とは同期して動作をすることができ、電源電圧の変動中でも、フリップフロップ回路６０とフリップフロップ回路６５とのデータの受け渡しを行うことができる。

位相比較回路５により、第１クロック信号（ＣＫ１）の位相と第２クロック信号（ＣＫ２）の位相が一致していないとみなされれば、電圧変更許可回路１は、電圧変更許可信号（ＰＣＥＮ）をローレベルに遷移する。電圧変更許可信号（ＰＣＥＮ）がローレベルを維持していると、電源制御回路３０１は、第１電源電圧（ＰＤ１）の変動を停止する。そして、次に電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移するまで、現状の第１電源電圧（ＰＤ１）の電圧値を維持させる。

電圧変更許可信号（ＰＣＥＮ）がローレベルの場合には、第１電源電圧（ＰＤ１）の変更シーケンスは中断される。これにより、第１電源電圧（ＰＤ１）の電圧値が急激に変動して、第１クロック信号（ＣＫ1）と第２クロック信号（ＣＫ２）との位相差が大きくなってしまうことを防止することができる。電圧変更許可信号（ＰＣＥＮ）のローレベルへの遷移は、第１クロック信号（ＣＫ1）と第２クロック信号（ＣＫ２）との位相差が許容値を超えた場合に行われるので、第１クロック信号（ＣＫ1）と第２クロック信号（ＣＫ２）との位相差が許容値を超えてしまうような第１電源電圧（ＰＤ１）の変動を抑止することができる。

第１電源電圧（ＰＤ１）の電圧変動が中断している時においても、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差調整は行われる。そして、再び、位相差比較回路５により、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）の位相が一致しているとみなされれば、電圧変更許可回路１によって、電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移する。電圧変更許可信号（ＰＣＥＮ）がハイレベルを維持していると、電源制御回路３０１が、第１電源電圧（ＰＤ１）を変動させる。

第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）とに位相差が生じたら、第１電源電圧（ＰＤ１）の変動が中断する。すなわち、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）の位相が実質的に一致する許容範囲の中で第１電源電圧（ＰＤ１）の電圧値が動的に変動する変更シーケンスが進行する。第１電源電圧（ＰＤ１）の電圧値が動的に変更されている期間中においても、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差は一定の範囲に維持される。

ここで、一定に維持される位相差の範囲は、フリップフロップ回路６０とフリップフロップ回路６５とのデータ（ＤＡＴＡ）の受け渡しが可能な範囲である。

第２実施形態について説明する。第２実施形態は、第１実施形態における電圧変更許可回路１に代えて、電圧変更許可回路２を備えている。以下の説明では、電圧変更許可回路２について説明する。

図１２を参照し、電圧変更許可回路２について説明する。図１２全体が、電圧変更許可回路２の一例である。

位相比較結果信号（ＣＫＡ１）は、否定論理和回路ＮＯＲ２の一端子に入力される。位相比較結果信号（ＣＫＡ２）は、否定論理和回路ＮＯＲ２の他端子に入力される。否定論理和回路ＮＯＲ２の出力端子は、Ｄ型フリップフロップ回路ＤＦＦ２の入力端子Ｄ２に接続されている。

Ｄ型フリップフロップ回路ＤＦＦ２のクロック入力端子Ｎ２には第２クロック信号（ＣＫ２）が入力される。Ｄ型フリップフロップ回路ＤＦＦ２は、第２クロック信号（ＣＫ２）に同期動作する。Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２は、Ｄ型フリップフロップ回路ＤＦＦ３の入力端子Ｄ３に接続されている。

Ｄ型フリップフロップ回路ＤＦＦ３のクロック入力端子Ｎ３には第２クロック信号（ＣＫ２）が入力される。Ｄ型フリップフロップ回路ＤＦＦ３は、第２クロック信号（ＣＫ２）に同期動作する。Ｄ型フリップフロップ回路ＤＦＦ３の出力端子Ｑ３は、Ｄ型フリップフロップ回路ＤＦＦ４の入力端子Ｄ４に接続されている。

Ｄ型フリップフロップ回路ＤＦＦ４のクロック入力端子Ｎ４には第２クロック信号（ＣＫ２）が入力される。Ｄ型フリップフロップ回路ＤＦＦ４は、第２クロック信号（ＣＫ２）に同期動作する。

Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２、Ｄ型フリップフロップ回路ＤＦＦ３の出力端子Ｑ３、及びＤ型フリップフロップ回路ＤＦＦ４の出力端子Ｑ４は、論理積回路ＡＮＤ３の各入力端子に接続されている。第２実施形態において、論理積回路ＡＮＤ３の出力端子から出力される信号が、電圧変更許可信号（ＰＣＥＮ）である。

電圧変更許可回路２の作用について説明する。

位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルの状態で、第２クロック信号（ＣＫ２）がローレベルからハイレベルに遷移すると、否定論理和回路ＮＯＲ２から出力されるハイレベル信号が、Ｄ型フリップフロップ回路ＤＦＦ２に取り込まれる。これにより、Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２からハイレベル信号が出力される。

位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルの状態が継続している間に、第２クロック信号（ＣＫ２）が再度ローレベルからハイレベルに遷移すると、否定論理和回路ＮＯＲ２から出力されるハイレベル信号がＤ型フリップフロップ回路ＤＦＦ２に、Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２から出力されるハイレベル信号がＤ型フリップフロップ回路ＤＦＦ３に取り込まれる。これにより、Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２及びＤ型フリップフロップ回路ＤＦＦ３の出力端子Ｑ３からハイレベル信号が出力される。

更に、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルの状態が継続して、第２クロック信号（ＣＫ２）が再度ローレベルからハイレベルに遷移すると、否定論理和回路ＮＯＲ２から出力されるハイレベル信号がＤ型フリップフロップ回路ＤＦＦ２に、Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２から出力されるハイレベル信号がＤ型フリップフロップ回路ＤＦＦ３に、Ｄ型フリップフロップ回路ＤＦＦ３の出力端子Ｑ３から出力されるハイレベル信号がＤ型フリップフロップ回路ＤＦＦ４に取り込まれる。これにより、Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２、Ｄ型フリップフロップ回路ＤＦＦ３の出力端子Ｑ３、及びＤ型フリップフロップ回路ＤＦＦ４の出力端子Ｑ４からハイレベル信号が出力される。

Ｄ型フリップフロップ回路ＤＦＦ２の出力端子Ｑ２、Ｄ型フリップフロップ回路ＤＦＦ３の出力端子Ｑ３、及びＤ型フリップフロップ回路ＤＦＦ４の出力端子Ｑ４からハイレベル信号が出力される場合、電圧変更許可信号（ＰＣＥＮ）がハイレベルで出力される。言い換えれば、第２クロック信号（ＣＫ２）が３サイクルの間、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルの状態にある場合に、電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移する。

電圧変更許可回路２の効果について説明する。

第２クロック信号（ＣＫ２）が３サイクルの間、位相比較結果信号（ＣＫＡ１）、（ＣＫＡ２）が共にローレベルの状態が維持される場合に、電圧変更許可信号（ＰＣＥＮ）がハイレベルに遷移する。すなわち、第２クロック信号（ＣＫ２）が３サイクルという期間に、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が実質的に一致するという状態が安定して継続していることを検出することができる。このような安定期間に電圧変更許可信号（ＰＣＥＮ）としてハイレベル信号を出力して、第１電源電圧（ＰＤ１）の電圧値の変更シーケンスを実行することができる。第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との同期を確保しながら、第１電源電圧（ＰＤ１）の電圧値の変更を行うことができる。

ここで、第１電源電圧（ＰＤ１）及び第２電源電圧（ＰＤ２）は、請求項の電源電圧の一例である。電源制御回路３０１は、請求項の電源制御回路の一例である。電圧変更許可信号（ＰＣＥＮ）は、請求項の電圧変更許可信号の一例である。第１クロック信号（ＣＫ１）及び第２クロック信号（ＣＫ２）は、請求項の各々に供給されるクロック信号の一例である。位相比較回路５は、請求項の位相比較回路の一例である。電圧変更許可回路１、２は、請求項の電圧変更許可回路の一例である。多電源システム１０１は、請求項の多電源システムの一例である。Ｄ型フリップフロップ回路ＤＦＦ２乃至４は、請求項の複数のフリップフロップ回路の一例である。論理積回路ＡＮＤ３は、請求項のゲート回路の一例である。半導体集積回路２０１は、請求項の半導体集積回路及び多電源動作装置の一例である。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、本願に開示する第１実施形態の作用では、第１電源電圧（ＰＤ１）の電圧値が低下する場合のみを説明した。しかしながら、本願はこの場合に限定されない。第１電源電圧（ＰＤ１）の電圧値が増加する場合についても、同様の作用効果を奏するものである。第１電源電圧（ＰＤ１）が増加する場合には、電圧切り替え信号（ＵＰＤＮ）がハイレベルになる。また、第１電源電圧（ＰＤ１）に代えてあるいは第１電源電圧（ＰＤ１）と共に、第２電源電圧（ＰＤ２）の電圧値が動的に変動する場合にも、本願が同様に適用できることは言うまでもない。

以上に述べた実施形態によれば、電源電圧の動的な変更時においても、電源電圧の変更シーケンスを調整することで、回路ブロック間の同期動作を可能とする多電源システム及び半導体集積回路を提供すること、および電源電圧変更シーケンスを調整する電源制御回路を提供することができる。

１ 第１実施形態の電圧変更許可回路
２ 第２実施形態の電圧変更許可回路
５ 位相比較回路
８５ 制御回路
１０１ 多電源システム
２０１ 半導体集積回路
３０１ 電源制御回路
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３ 論理積回路
ＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦ４ Ｄ型フリップフロップ回路
（ＣＫ１） 第１クロック信号
（ＣＫ２） 第２クロック信号
（ＰＣＥＮ） 電圧変更許可信号
（ＰＤ１） 第１電源電圧
（ＰＤ２） 第２電源電圧

Claims (7)

1. 互いに異なる電源電圧が供給される複数の回路ブロックと、
   前記電源電圧を供給する回路であって、前記電源電圧を変更する場合に、電圧変更許可信号に応じて電圧値の変更シーケンスを実行する電源制御回路と、
   前記複数の回路ブロックの各々に供給されるクロック信号間の位相を比較する位相比較回路と、
   前記位相比較回路による位相の検出に応じて、前記電圧変更許可信号を出力する電圧変更許可回路とを備えることを特徴とする多電源システム。
2. 前記電源制御回路は、前記電圧変更許可信号が出力されない場合には、前記電源電圧を前記電圧値の変更シーケンスで設定されるその時点での電圧値に保持することを特徴とする請求項１に記載の多電源システム。
3. 前記電源制御回路における前記電圧値の変更シーケンスは、電圧値を段階的に変更することを特徴とする請求項１または２に記載の多電源システム。
4. 前記電圧変更許可回路は、前記位相比較回路による位相の一致検出が所定期間継続することに応じて前記電圧変更許可信号を出力することを特徴とする請求項１乃至３の少なくとも何れか１項に記載の多電源システム。
5. 前記電圧変更許可回路は、
   多段に接続された複数のフリップフロップ回路と、
   前記複数のフリップフロップ回路の出力信号を論理積するゲート回路とを備えることを特徴とする請求項４に記載の多電源システム。
6. 互いに異なる電源電圧が供給される複数の回路ブロックと、
   前記複数の回路ブロックの各々に供給されるクロック信号間の位相を比較する位相比較回路と、
   前記位相比較回路による位相の検出に応じて、前記電源電圧の電圧値の変更を受け入れ可能であることを報知する電圧変更許可信号を出力する電圧変更許可回路とを備えることを特徴とする半導体集積回路。
7. 電源電圧の電圧値を変更するにあたり、電圧値の変更シーケンスの実行許可を指示する電圧変更許可信号が入力される制御端子を備え、
   前記電源電圧が互いに異なる複数の回路ブロックを備える多電源動作装置に対して該電源電圧を供給することを特徴とする電源制御回路。

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