JP4190839B2 - 低スキュークロック分配回路、及び、低スキュークロック分配方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロックスキューを低減する低スキュークロック分配回路に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）プロセスばらつき、電源電圧変動、周囲温度変化等の使用環境に起因する出力の遅延変動（クロックスキュー）を低減するような回路が知られている（例えば、特許文献１、特許文献２参照。）。そこで、ＬＳＩと汎用ＩＣとの同期インタフェースにおいて、クロックスキューを低減するための低スキュークロック分配回路１００を図４に示す。
【０００３】
図４に示されるように、従来の低スキュークロック分配回路１００は、ＬＳＩ１１０と、汎用ＩＣ１０８−１〜１０８−ｎ（ｎは正数）とを具備する。汎用ＩＣ１０８−１〜１０８−ｎとしてはフリップフロップ、メモリ等が例示される。ＬＳＩ１１０は、入力バッファ１０１、１０４、１０９、ＬＳＩ内ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０２、１０７、ＬＳＩ内ＩＣ１０３、出力バッファ１０５、１０６−１〜１０６−ｎを備えている。ＬＳＩ内ＩＣ１０３としてはフリップフロップが例示される。
【０００４】
ＬＳＩ内ＰＬＬ回路１０２は、入力バッファ１０１の出力端子と、ＬＳＩ内ＩＣ１０３の入力端子とに接続されている。ＬＳＩ内ＰＬＬ回路１０７は、入力バッファ１０４の出力端子と、入力バッファ１０９の出力端子と、出力バッファ１０５の入力端子と、出力バッファ１０６−１〜１０６−ｎの入力端子とに接続されている。出力バッファ１０６−１〜１０６−ｎの出力端子には、汎用ＩＣ１０８−１〜１０８−ｎの入力端子が接続されている。
【０００５】
入力バッファ１０１、１０９には、外部からのリファレンスクロックＲＣＫ１００が入力される。ＬＳＩ内ＰＬＬ回路１０２は、入力バッファ１０１からのリファレンスクロックＲＣＫ１００をＬＳＩ内ＩＣ１０３に出力し、ＬＳＩ内フィードバッククロックＦＣＫ１０１を自己に帰還させる。ＬＳＩ内ＰＬＬ回路１０７は、入力バッファ１０９からのリファレンスクロックＲＣＫ１００を出力バッファ１０６−１〜１０６−ｎに出力し、入力バッファ１０４からのＬＳＩ内フィードバッククロックＦＣＫ１０２を出力バッファ１０５に出力する。出力バッファ１０６−１〜１０６−ｎは、ＬＳＩ内ＰＬＬ回路１０７からのリファレンスクロックＲＣＫ１００を汎用ＩＣ１０８−１〜１０８−ｎに出力し、出力バッファ１０５は、ＬＳＩ内ＰＬＬ回路１０７からのＬＳＩ内フィードバッククロックＦＣＫ１０２を入力バッファ１０４に出力する。
【０００６】
ＬＳＩ内ＰＬＬ回路１０２は、入力バッファ１０１からのリファレンスクロックＲＣＫ１００とＬＳＩ内フィードバッククロックＦＣＫ１０１との位相を調整し、ＬＳＩ内ＰＬＬ回路１０７は、入力バッファ１０９からのリファレンスクロックＲＣＫ１００と入力バッファ１０４からのＬＳＩ内フィードバッククロックＦＣＫ１０２との位相を調整する。これにより、従来の低スキュークロック分配回路１００では、汎用ＩＣ１０８−１〜１０８−ｎへのリファレンスクロックＲＣＫ１００と、ＬＳＩ内ＩＣ１０３へのリファレンスクロックＲＣＫ１００との位相を合わせることができる。
【０００７】
しかしながら、従来の低スキュークロック分配回路１００では、リファレンスクロックＲＣＫ１００を分配すべき汎用ＩＣ１０８−１〜１０８−ｎが多数ある場合（ｎが２以上ある場合）、リファレンスクロックＲＣＫ１００を汎用ＩＣ１０８−１〜１０８−ｎに出力するためのＬＳＩ１１０のピン数がｎ本必要になる。すなわち、このＬＳＩ１１０のピン数とは、出力バッファ１０６−１〜１０６−ｎの出力端子に対応する。そこで、ＬＳＩ１１０のピン数を削減するために、クロック部品としてクロックバッファ２０６を用いた低スキュークロック分配回路２００を図５に示す。
【０００８】
図５に示されるように、従来の低スキュークロック分配回路２００は、ＬＳＩ２１０と、クロックバッファ２０６と、汎用ＩＣ２０８−１〜２０８−ｎ（ｎは正数）とを具備する。汎用ＩＣ２０８−１〜２０８−ｎとしてはフリップフロップ、メモリ等が例示される。ＬＳＩ２１０は、入力バッファ２０１、２０４、２０９、ＬＳＩ内ＰＬＬ回路２０２、２０７、ＬＳＩ内ＩＣ２０３、出力バッファ２０５を備えている。ＬＳＩ内ＩＣ２０３としてはフリップフロップが例示される。
【０００９】
ＬＳＩ内ＰＬＬ回路２０２は、入力バッファ２０１の出力端子と、ＬＳＩ内ＩＣ２０３の入力端子とに接続されている。ＬＳＩ内ＰＬＬ回路２０７は、入力バッファ２０４の出力端子と、入力バッファ２０９の出力端子と、出力バッファ２０５の入力端子とに接続されている。出力バッファ２０５の出力端子には、汎用ＩＣ２０８−１〜２０８−ｎの入力端子が接続されている。
【００１０】
入力バッファ２０１、２０９には、外部からのリファレンスクロックＲＣＫ２００が入力される。ＬＳＩ内ＰＬＬ回路２０２は、入力バッファ２０１からのリファレンスクロックＲＣＫ２００をＬＳＩ内ＩＣ２０３に出力し、ＬＳＩ内フィードバッククロックＦＣＫ２０１を自己に帰還させる。ＬＳＩ内ＰＬＬ回路２０７は、入力バッファ２０９からのリファレンスクロックＲＣＫ２００と入力バッファ２０４からのＬＳＩ内フィードバッククロックＦＣＫ２０２とを入力し、リファレンスクロックＲＣＫ２００を出力バッファ２０５に出力する。出力バッファ２０５は、ＬＳＩ内ＰＬＬ回路２０７からのリファレンスクロックＲＣＫ２００をクロックバッファ２０６に出力する。クロックバッファ２０６は、出力バッファ２０５からのリファレンスクロックＲＣＫ２００を汎用ＩＣ２０８−１〜２０８−ｎと入力バッファ２０４とに出力する。入力バッファ２０４に出力されるリファレンスクロックＲＣＫ２００は、入力バッファ２０４へのＬＳＩ内フィードバッククロックＦＣＫ２０２として使われる。
【００１１】
ＬＳＩ内ＰＬＬ回路２０２は、入力バッファ２０１からのリファレンスクロックＲＣＫ２００とＬＳＩ内フィードバッククロックＦＣＫ２０１との位相を調整し、ＬＳＩ内ＰＬＬ回路２０７は、入力バッファ２０９からのリファレンスクロックＲＣＫ２００と入力バッファ２０４からのＬＳＩ内フィードバッククロックＦＣＫ２０２との位相を調整する。これにより、従来の低スキュークロック分配回路２００では、汎用ＩＣ２０８−１〜２０８−ｎへのリファレンスクロックＲＣＫ２００と、ＬＳＩ内ＩＣ２０３へのリファレンスクロックＲＣＫ２００との位相を合わせることができる。
【００１２】
従来の低スキュークロック分配回路２００では、リファレンスクロックＲＣＫ２００を分配すべき汎用ＩＣ２０８−１〜２０８−ｎが多数ある場合（ｎが２以上ある場合）でも、リファレンスクロックＲＣＫ２００を汎用ＩＣ２０８−１〜２０８−ｎに出力するためのＬＳＩ２１０のピン数が１本あればよい。すなわち、このＬＳＩ２１０のピン数とは、出力バッファ２０５の出力端子に対応する。このように、従来の低スキュークロック分配回路２００では、上記のＬＳＩ１１０のピン数に比べて、ＬＳＩ２１０のピン数を削減できる。
【００１３】
しかし、従来の低スキュークロック分配回路２００では、ＬＳＩ内ＩＣ２０３へのリファレンスクロックＲＣＫ２００と汎用ＩＣ２０８−１〜２０８−ｎへのリファレンスクロックＲＣＫ２００との位相を合わせるためのＬＳＩ内ＰＬＬ回路２０７がＬＳＩ２１０内に内蔵されている必要がある。このため、従来の低スキュークロック分配回路２００では、アナログ回路（ＬＳＩ内ＰＬＬ回路２０７）が依然必要になり、ＬＳＩ２１０のチップ面積は、上記のＬＳＩ１１０のチップ面積に比べて、大きいものになってしてしまう。
【００１４】
【特許文献１】
特開２０００−３４７７６４号公報
【特許文献２】
特開平１１−１１００６６号公報
【００１５】
【発明が解決しようとする課題】
本発明の目的は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる低スキュークロック分配回路、及び、低スキュークロック分配方法を提供することにある。
【００１６】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の低スキュークロック分配回路（１０）は、ＰＬＬ回路（７）と、ＬＳＩ（１１）とを具備する。ＰＬＬ回路（７）は、ｎ個（ｎは正数）の汎用ＩＣ（８−１〜８−ｎ）に接続されている。ＬＳＩ（１１）は、リファレンスクロック（ＲＣＫ）とフィードバッククロック（ＦＣＫ２）とをＰＬＬ回路（７）に出力する。ＰＬＬ回路（７）は、ＬＳＩ（１１）からのリファレンスクロック（ＲＣＫ）を分配してｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力し、ＬＳＩ（１１）からのフィードバッククロック（ＦＣＫ２）をＬＳＩ（１１）に出力する。ＰＬＬ回路（７）からｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力されるリファレンスクロック（ＲＣＫ）は、ｎ個の汎用ＩＣ（８−１〜８−ｎ）へのクロックとして使われる。
本発明の低スキュークロック分配回路（１０）では、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ（８−１〜８−ｎ）が多数ある場合（ｎが２以上ある場合）でも、リファレンスクロック（ＲＣＫ）を汎用（ＩＣ８−１〜８−ｎ）に出力するためのＬＳＩ（１１）のピン数が１本あればよい。このように、本発明の低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のピン数に比べて、ＬＳＩ（１１）のピン数を削減できる。
また、本発明の低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられている。このため、低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）を外付けにすることにより、アナログ回路｛ＬＳＩ内ＰＬＬ回路（２０７）｝がＬＳＩ（１１）内に不要になる。すなわち、本発明の低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のチップ面積や、従来の低スキュークロック分配回路（２００）のＬＳＩ（２１０）のチップ面積に比べて、ＬＳＩ（１１）のチップ面積を縮小することができる。
【００１８】
このように、本発明の低スキュークロック分配回路（１０）は、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００１９】
本発明の低スキュークロック分配回路（１０）において、ＬＳＩ（１１）は、第１入力バッファ（１）と、第１出力バッファ（６）と、ＬＳＩ内ＰＬＬ回路（２）と、第２入力バッファ（４）と、第２出力バッファ（５）とを備えている。ＬＳＩ内ＰＬＬ回路（２）は、ＬＳＩ（１１）内に設けられたＬＳＩ内ＩＣ（３）に接続されている。第１入力バッファ（１）は、外部からのリファレンスクロック（ＲＣＫ）を入力する。第１出力バッファ（６）は、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＰＬＬ回路（７）に出力する。ＬＳＩ内ＰＬＬ回路（２）は、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＬＳＩ内ＩＣ（３）に出力し、ＬＳＩ内フィードバッククロック（ＦＣＫ１）を自己に帰還させる。第２入力バッファ（４）は、ＰＬＬ回路（７）からのフィードバッククロック（ＦＣＫ２）を入力する。第２出力バッファ（５）は、第２入力バッファ（４）からのフィードバッククロック（ＦＣＫ２）をＰＬＬ回路（７）に出力する。ＬＳＩ内ＰＬＬ回路（２）からＬＳＩ内ＩＣ（３）に出力されるリファレンスクロック（ＲＣＫ）は、ＬＳＩ内ＩＣ（３）へのクロックとして使われる。
本発明の低スキュークロック分配回路（１０）において、上述のＬＳＩ（１１）のピン数とは、出力バッファ（６）の出力端子に対応する。また、本発明の低スキュークロック分配回路（１０）では、ＬＳＩ内ＩＣ（３）へのリファレンスクロック（ＲＣＫ）と汎用ＩＣ（８−１〜８−ｎ）へのリファレンスクロック（ＲＣＫ）との位相を合わせるためのＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられているため、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００２０】
本発明の低スキュークロック分配方法は、ｎ個（ｎは正数）の汎用ＩＣ（８−１〜８−ｎ）に接続されたＰＬＬ回路（７）と、ＬＳＩ（１１）とを具備する低スキュークロック分配回路（１０）を用いた方法である。本発明の低スキュークロック分配方法では、ＬＳＩ（１１）が、リファレンスクロック（ＲＣＫ）とフィードバッククロック（ＦＣＫ２）とをＰＬＬ回路（７）に出力するステップと、ＰＬＬ回路（７）が、ＬＳＩ（１１）からのリファレンスクロック（ＲＣＫ）を分配するステップと、分配されたリファレンスクロック（ＲＣＫ）をｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力し、ＬＳＩ（１１）からのフィードバッククロック（ＦＣＫ２）をＬＳＩ（１１）に出力するステップとを具備する。ＰＬＬ回路（７）からｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力されるリファレンスクロック（ＲＣＫ）は、ｎ個の汎用ＩＣ（８−１〜８−ｎ）へのクロックとして使われる。
本発明に用いられる低スキュークロック分配回路（１０）では、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ（８−１〜８−ｎ）が多数ある場合（ｎが２以上ある場合）でも、リファレンスクロック（ＲＣＫ）を汎用（ＩＣ８−１〜８−ｎ）に出力するためのＬＳＩ（１１）のピン数が１本あればよい。このように、低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のピン数に比べて、ＬＳＩ（１１）のピン数を削減できる。
また、本発明に用いられる低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられている。このため、低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）を外付けにすることにより、アナログ回路｛ＬＳＩ内ＰＬＬ回路（２０７）｝がＬＳＩ（１１）内に不要になる。すなわち、低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のチップ面積や、従来の低スキュークロック分配回路（２００）のＬＳＩ（２１０）のチップ面積に比べて、ＬＳＩ（１１）のチップ面積を縮小することができる。
【００２１】
このように、本発明の低スキュークロック分配方法は、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００２２】
本発明の低スキュークロック分配方法において、ＬＳＩ（１１）は、第１入力バッファ（１）と、第１出力バッファ（６）と、ＬＳＩ内ＰＬＬ回路（２）と、第２入力バッファ（４）と、第２出力バッファ（５）とを備えている。ＬＳＩ内ＰＬＬ回路（２）は、ＬＳＩ（１１）内に設けられたＬＳＩ内ＩＣ（３）に接続されている。本発明の低スキュークロック分配方法では、第１入力バッファ（１）が、外部からのリファレンスクロック（ＲＣＫ）を入力するステップと、第１出力バッファ（６）が、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＰＬＬ回路（７）に出力するステップと、ＬＳＩ内ＰＬＬ回路（２）が、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＬＳＩ内ＩＣ（３）に出力し、ＬＳＩ内フィードバッククロック（ＦＣＫ１）を自己に帰還させるステップと、第２入力バッファ（４）が、ＰＬＬ回路（７）からのフィードバッククロック（ＦＣＫ２）を入力するステップと、第２出力バッファ（５）が、第２入力バッファ（４）からのフィードバッククロック（ＦＣＫ２）をＰＬＬ回路（７）に出力するステップとを備えている。ＬＳＩ内ＰＬＬ回路（２）からＬＳＩ内ＩＣ（３）に出力されるリファレンスクロック（ＲＣＫ）は、ＬＳＩ内ＩＣ（３）へのクロックとして使われる。
本発明の低スキュークロック分配方法において、上述のＬＳＩ（１１）のピン数とは、出力バッファ（６）の出力端子に対応する。また、本発明に用いられる低スキュークロック分配回路（１０）では、ＬＳＩ内ＩＣ（３）へのリファレンスクロック（ＲＣＫ）と汎用ＩＣ（８−１〜８−ｎ）へのリファレンスクロック（ＲＣＫ）との位相を合わせるためのＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられているため、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００２３】
【発明の実施の形態】
添付図面を参照して、本発明による低スキュークロック分配回路の実施の形態を以下に説明する。
【００２４】
図１は、本発明の低スキュークロック分配回路１０の構成を示す。図１に示されるように、低スキュークロック分配回路１０は、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）１１と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路７と、ｎ個（ｎは正数）の汎用ＩＣ８−１〜８−ｎとを具備する。汎用ＩＣ８−１〜８−ｎとしてはフリップフロップ、メモリ等が例示される。ＬＳＩ１１は、入力バッファ１、４、ＬＳＩ内ＰＬＬ回路２、ＬＳＩ内ＩＣ３、出力バッファ５、６を備えている。ＬＳＩ内ＩＣ３としてはフリップフロップが例示される。
【００２５】
ＬＳＩ内ＰＬＬ回路２は、入力バッファ１の出力端子と、ＬＳＩ内ＩＣ３の入力端子とに接続されている。出力バッファ６の入力端子には、入力バッファ１の出力端子が接続されている。出力バッファ５の入力端子には、入力バッファ４の出力端子が接続されている。ＰＬＬ回路７は、出力バッファ５、６の出力端子と、入力バッファ４の入力端子と、汎用ＩＣ８−１〜８−ｎの入力端子とに接続されている。
【００２６】
低スキュークロック分配回路１０では、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ８−１〜８−ｎが多数ある場合（ｎが２以上ある場合）でも、リファレンスクロックＲＣＫを汎用ＩＣ８−１〜８−ｎに出力するためのＬＳＩ１１のピン数が１本あればよい。すなわち、このＬＳＩ１１のピン数とは、出力バッファ６の出力端子に対応する。このように、低スキュークロック分配回路１０では、従来の低スキュークロック分配回路１００のＬＳＩ１１０のピン数に比べて、ＬＳＩ１１のピン数を削減できる。
【００２７】
また、低スキュークロック分配回路１０では、ＬＳＩ内ＩＣ３へのリファレンスクロックＲＣＫと汎用ＩＣ８−１〜８−ｎへのリファレンスクロックＲＣＫとの位相を合わせるためのＰＬＬ回路７がＬＳＩ１１の外に設けられている。このため、低スキュークロック分配回路１０では、ＰＬＬ回路７を外付けにすることにより、アナログ回路（ＬＳＩ内ＰＬＬ回路２０７）がＬＳＩ１１内に不要になる。すなわち、低スキュークロック分配回路１０では、従来の低スキュークロック分配回路１００のＬＳＩ１１０のチップ面積や、従来の低スキュークロック分配回路２００のＬＳＩ２１０のチップ面積に比べて、ＬＳＩ１１のチップ面積を縮小することができる。
【００２８】
このように、低スキュークロック分配回路１０は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる。
【００２９】
次に、低スキュークロック分配回路１０の動作を説明する。入力バッファ１には、外部からのリファレンスクロックＲＣＫが入力される。ＬＳＩ内ＰＬＬ回路２は、入力バッファ１からのリファレンスクロックＲＣＫをＬＳＩ内ＩＣ３に出力し、ＬＳＩ内フィードバッククロックＦＣＫ１を自己に帰還させる。ＬＳＩ内ＰＬＬ回路２からＬＳＩ内ＩＣ３に出力されるリファレンスクロックＲＣＫは、ＬＳＩ内ＩＣ３へのクロックとして使われる。出力バッファ６は、入力バッファ１からのリファレンスクロックＲＣＫをＰＬＬ回路７に出力する。入力バッファ４は、ＰＬＬ回路７からのフィードバッククロックＦＣＫ２を入力し、出力バッファ５は、入力バッファ４からのフィードバッククロックＦＣＫ２をＰＬＬ回路７に出力する。ＰＬＬ回路７は、出力バッファ６からのリファレンスクロックＲＣＫを分配して汎用ＩＣ８−１〜８−ｎに出力し、出力バッファ５からのフィードバッククロックＦＣＫ２を入力バッファ４に出力する。ＰＬＬ回路７から汎用ＩＣ８−１〜８−ｎに出力されるリファレンスクロックＲＣＫは、汎用ＩＣ８−１〜８−ｎへのクロックとして使われる。
【００３０】
いま、入力バッファ１の入力端子をａ点とし、ＬＳＩ内ＩＣ３の入力端子をｂ点とし、出力バッファ６の出力端子をｃ点とし、入力バッファ４の入力端子をｄ点とし、出力バッファ５の出力端子をｅ点とし、汎用ＩＣ８−１〜８−ｎの入力端子をｆ点として、低スキュークロック分配回路１０の動作について図２を参照して詳細に説明する。
【００３１】
まず、ａ点でのリファレンスクロックＲＣＫ｛図２（ａ）参照｝を基準に考える。ＬＳＩ内ＰＬＬ回路２は、入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整する。これにより、ｂ点でのリファレンスクロックＲＣＫ｛図２（ｂ）参照｝と、ａ点でのリファレンスクロックＲＣＫとの位相を合わせることができる。このｂ点でのリファレンスクロックＲＣＫには、クロックスキューとしてＬＳＩ内遅延ばらつきＸ１が含まれる。ＬＳＩ内遅延ばらつきＸ１としては、ＬＳＩ内ＰＬＬ回路２の調整ばらつき、ＬＳＩ内ＰＬＬ回路２からＬＳＩ内ＩＣ３にリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、が挙げられる。
【００３２】
そして、ｃ点でのリファレンスクロックＲＣＫ｛図２（ｃ）参照｝は、ａ点でのリファレンスクロックＲＣＫに比べて、時間ｔ１だけ遅れることとなる。この時間ｔ１は、入力バッファ１と、入力バッファ１と出力バッファ６とを接続する経路と、出力バッファ６とによって、ａ点に対してリファレンスクロックＲＣＫが遅れた時間である。このｃ点でのリファレンスクロックＲＣＫには、クロックスキューとして遅延ばらつきＸ２が含まれる。このｃ点での遅延ばらつきＸ２としては、入力バッファ１から出力バッファ６を介してＰＬＬ回路７にリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、が挙げられる。
【００３３】
ｅ点でのフィードバッククロックＦＣＫ２｛図２（ｄ）参照｝は、ｄ点でのフィードバッククロックＦＣＫ２｛図２（ｅ）参照｝に比べて、時間ｔ２だけ遅れることとなる。この時間ｔ２は、入力バッファ４と、入力バッファ４と出力バッファ５とを接続する経路と、出力バッファ５とによって、ｄ点に対してフィードバッククロックＦＣＫ２が遅れた時間である。このｅ点でのフィードバッククロックＦＣＫ２には、クロックスキューとして遅延ばらつきＸ３が含まれる。ここで、入力バッファ１と入力バッファ４とを同一部品にし、出力バッファ６と出力バッファ５とを同一部品にし、入力バッファ１と出力バッファ６とを接続する経路の第１伝搬遅延と、入力バッファ４と出力バッファ５とを接続する経路の第２伝搬遅延とを同一にした場合、時間ｔ１と時間ｔ２とは同一である。また、この場合、このｅ点での遅延ばらつきＸ３には、ｃ点と同じ遅延ばらつきＸ２が含まれる。この遅延ばらつきＸ３としては、遅延ばらつきＸ２（入力バッファ４から出力バッファ５を介してＰＬＬ回路７にフィードバッククロックＦＣＫ２を出力するまでの遅延ばらつき）、ＰＬＬ回路７の調整ばらつき、が挙げられる。
【００３４】
ＰＬＬ回路７は、出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整する。これにより、低スキュークロック分配回路１０では、ｃ点でのリファレンスクロックＲＣＫとｅ点でのフィードバッククロックＦＣＫ２との位相を合わせることができる。
【００３５】
ここで、ＰＬＬ回路７が出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整し、ＬＳＩ内ＰＬＬ回路２が入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整することにより、低スキュークロック分配回路１０では、ａ点でのリファレンスクロックＲＣＫとｄ点でのフィードバッククロックＦＣＫ２との位相を合わせることができる。このｄ点でのフィードバッククロックＦＣＫ２には、クロックスキューとして遅延ばらつきＸ４が含まれる。このｄ点での遅延ばらつきＸ４には、ｅ点と同じ遅延ばらつきＸ２と遅延ばらつきＸ３とが含まれる。この遅延ばらつきＸ４としては、遅延ばらつきＸ３｛遅延ばらつきＸ２（入力バッファ４から出力バッファ５を介してＰＬＬ回路７にフィードバッククロックＦＣＫ２を出力するまでの遅延ばらつき）、ＰＬＬ回路７の調整ばらつき｝、フィードバック遅延ばらつき（ＰＬＬ回路７から入力バッファ４にフィードバッククロックＦＣＫ２を出力するまでの遅延ばらつき）、が挙げられる。
【００３６】
また、ＰＬＬ回路７が出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整し、ＬＳＩ内ＰＬＬ回路２が入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整することにより、低スキュークロック分配回路１０では、ｄ点でのフィードバッククロックＦＣＫ２とｆ点でのリファレンスクロックＲＣＫ｛図２（ｆ）参照｝との位相を合わせることができる。このｆ点でのリファレンスクロックＲＣＫには、クロックスキューとして遅延ばらつきＸ５が含まれる。このｆ点での遅延ばらつきＸ５としては、入力バッファ１から出力バッファ６を介してＰＬＬ回路７にリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、ＰＬＬ回路７の調整ばらつき、ＰＬＬ回路７から汎用ＩＣ８−１〜８−ｎにリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、が挙げられる。
【００３７】
また、ＰＬＬ回路７と汎用ＩＣ８−１〜８−ｎとを接続する経路の第３伝搬遅延と、ＰＬＬ回路７と入力バッファ４とを接続する経路の第４伝搬遅延とを同一にすれば、ｄ点での遅延ばらつきＸ４（クロックスキュー）とｆ点での遅延ばらつきＸ５（クロックスキュー）とが同一になる。このため、低スキュークロック分配回路１０は、ＬＳＩ１１と汎用ＩＣ８−１〜８−ｎとの同期インタフェースにおいて、クロックスキューを低減することができる。
【００３８】
また、第３伝搬遅延と第４伝搬遅延とを同一にした場合、ＰＬＬ回路７が出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整し、ＬＳＩ内ＰＬＬ回路２が入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整することにより、低スキュークロック分配回路１０では、ｂ点でのフィードバッククロックＦＣＫ２とｆ点でのリファレンスクロックＲＣＫとの位相を合わせることができる。このため、低スキュークロック分配回路１０は、外付けのＰＬＬ回路７により、ＬＳＩ内ＩＣ３、汎用ＩＣ８−１〜８−ｎへのリファレンスクロックＲＣＫを低スキューで分配することができる。
【００３９】
このように、低スキュークロック分配回路１０は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現し、且つ、クロックスキューを低減することができる。
【００４０】
なお、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ８−１〜８−ｎが更に多数ある場合、低スキュークロック分配回路１０’として、外付けのＰＬＬ回路７を増やしてリファレンスクロックＲＣＫを多数の汎用ＩＣ８−１〜８−ｎに分配することができる。この場合、図３に示されるように、低スキュークロック分配回路１０’は、ＬＳＩ１１’と、上述のＰＬＬ回路７と同じＰＬＬ回路７−１〜７−ｍ（ｍは正数）と、ｍ個の汎用ＩＣ群とを具備する。汎用ＩＣ群とは、上述のｎ個の汎用ＩＣ８−１〜８−ｎである。ＬＳＩ１１’は、入力バッファ１、上述の入力バッファ４と同じ入力バッファ４−１〜４−ｍ、ＬＳＩ内ＰＬＬ回路２、ＬＳＩ内ＩＣ３、出力バッファ５−１〜５−ｍ、６−１〜６−ｍを備えている。
【００４１】
ＬＳＩ内ＰＬＬ回路２は、入力バッファ１の出力端子と、ＬＳＩ内ＩＣ３の入力端子とに接続されている。出力バッファ６−１〜６−ｍの入力端子には、入力バッファ１の出力端子が接続されている。出力バッファ５−１〜５−ｍの入力端子には、入力バッファ４−１〜４−ｍの出力端子が接続されている。ＰＬＬ回路７−１〜７−ｍは、出力バッファ５−１〜５−ｍ、６−１〜６−ｍの出力端子と、入力バッファ４−１〜４−ｍの入力端子とに接続されている。ＰＬＬ回路７−１〜７−ｍの各々には、汎用ＩＣ８−１〜８−ｎの入力端子が接続されている。この場合、低スキュークロック分配回路１０’の動作、効果については、上述の低スキュークロック分配回路１０と同様である。
【００４２】
【発明の効果】
本発明の低スキュークロック分配回路１０は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる。
【図面の簡単な説明】
【図１】図１は、本発明の低スキュークロック分配回路の構成を示す。
【図２】図２は、本発明の低スキュークロック分配回路のタイミングチャートを示す。
【図３】図３は、本発明の低スキュークロック分配回路の構成を示す。
【図４】図４は、従来の低スキュークロック分配回路の構成を示す。
【図５】図５は、従来の低スキュークロック分配回路の構成を示す。
【符号の説明】
１ 入力バッファ
２ ＬＳＩ内ＰＬＬ回路
３ ＬＳＩ内ＩＣ
４ 入力バッファ
５ 出力バッファ
６ 出力バッファ
７ ＰＬＬ回路
８−１〜８−ｎ 汎用ＩＣ
１０、１０’ 低スキュークロック分配回路
１１、１１’ ＬＳＩ
１００ 低スキュークロック分配回路
１０１ 入力バッファ
１０２ ＬＳＩ内ＰＬＬ回路
１０３ ＬＳＩ内ＩＣ
１０４ 入力バッファ
１０５ 出力バッファ
１０６−１〜１０６−ｎ 出力バッファ
１０７ ＬＳＩ内ＰＬＬ回路
１０８−１〜１０８−ｎ 汎用ＩＣ
１０９ 入力バッファ
１１０ ＬＳＩ
２００ 低スキュークロック分配回路
２０１ 入力バッファ
２０２ ＬＳＩ内ＰＬＬ回路
２０３ ＬＳＩ内ＩＣ
２０４ 入力バッファ
２０５ 出力バッファ
２０６ クロックバッファ
２０７ ＬＳＩ内ＰＬＬ回路
２０８−１〜２０８−ｎ 汎用ＩＣ
２０９ 入力バッファ
２１０ ＬＳＩ
【発明の属する技術分野】
本発明は、クロックスキューを低減する低スキュークロック分配回路に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）プロセスばらつき、電源電圧変動、周囲温度変化等の使用環境に起因する出力の遅延変動（クロックスキュー）を低減するような回路が知られている（例えば、特許文献１、特許文献２参照。）。そこで、ＬＳＩと汎用ＩＣとの同期インタフェースにおいて、クロックスキューを低減するための低スキュークロック分配回路１００を図４に示す。
【０００３】
図４に示されるように、従来の低スキュークロック分配回路１００は、ＬＳＩ１１０と、汎用ＩＣ１０８−１〜１０８−ｎ（ｎは正数）とを具備する。汎用ＩＣ１０８−１〜１０８−ｎとしてはフリップフロップ、メモリ等が例示される。ＬＳＩ１１０は、入力バッファ１０１、１０４、１０９、ＬＳＩ内ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０２、１０７、ＬＳＩ内ＩＣ１０３、出力バッファ１０５、１０６−１〜１０６−ｎを備えている。ＬＳＩ内ＩＣ１０３としてはフリップフロップが例示される。
【０００４】
ＬＳＩ内ＰＬＬ回路１０２は、入力バッファ１０１の出力端子と、ＬＳＩ内ＩＣ１０３の入力端子とに接続されている。ＬＳＩ内ＰＬＬ回路１０７は、入力バッファ１０４の出力端子と、入力バッファ１０９の出力端子と、出力バッファ１０５の入力端子と、出力バッファ１０６−１〜１０６−ｎの入力端子とに接続されている。出力バッファ１０６−１〜１０６−ｎの出力端子には、汎用ＩＣ１０８−１〜１０８−ｎの入力端子が接続されている。
【０００５】
入力バッファ１０１、１０９には、外部からのリファレンスクロックＲＣＫ１００が入力される。ＬＳＩ内ＰＬＬ回路１０２は、入力バッファ１０１からのリファレンスクロックＲＣＫ１００をＬＳＩ内ＩＣ１０３に出力し、ＬＳＩ内フィードバッククロックＦＣＫ１０１を自己に帰還させる。ＬＳＩ内ＰＬＬ回路１０７は、入力バッファ１０９からのリファレンスクロックＲＣＫ１００を出力バッファ１０６−１〜１０６−ｎに出力し、入力バッファ１０４からのＬＳＩ内フィードバッククロックＦＣＫ１０２を出力バッファ１０５に出力する。出力バッファ１０６−１〜１０６−ｎは、ＬＳＩ内ＰＬＬ回路１０７からのリファレンスクロックＲＣＫ１００を汎用ＩＣ１０８−１〜１０８−ｎに出力し、出力バッファ１０５は、ＬＳＩ内ＰＬＬ回路１０７からのＬＳＩ内フィードバッククロックＦＣＫ１０２を入力バッファ１０４に出力する。
【０００６】
ＬＳＩ内ＰＬＬ回路１０２は、入力バッファ１０１からのリファレンスクロックＲＣＫ１００とＬＳＩ内フィードバッククロックＦＣＫ１０１との位相を調整し、ＬＳＩ内ＰＬＬ回路１０７は、入力バッファ１０９からのリファレンスクロックＲＣＫ１００と入力バッファ１０４からのＬＳＩ内フィードバッククロックＦＣＫ１０２との位相を調整する。これにより、従来の低スキュークロック分配回路１００では、汎用ＩＣ１０８−１〜１０８−ｎへのリファレンスクロックＲＣＫ１００と、ＬＳＩ内ＩＣ１０３へのリファレンスクロックＲＣＫ１００との位相を合わせることができる。
【０００７】
しかしながら、従来の低スキュークロック分配回路１００では、リファレンスクロックＲＣＫ１００を分配すべき汎用ＩＣ１０８−１〜１０８−ｎが多数ある場合（ｎが２以上ある場合）、リファレンスクロックＲＣＫ１００を汎用ＩＣ１０８−１〜１０８−ｎに出力するためのＬＳＩ１１０のピン数がｎ本必要になる。すなわち、このＬＳＩ１１０のピン数とは、出力バッファ１０６−１〜１０６−ｎの出力端子に対応する。そこで、ＬＳＩ１１０のピン数を削減するために、クロック部品としてクロックバッファ２０６を用いた低スキュークロック分配回路２００を図５に示す。
【０００８】
図５に示されるように、従来の低スキュークロック分配回路２００は、ＬＳＩ２１０と、クロックバッファ２０６と、汎用ＩＣ２０８−１〜２０８−ｎ（ｎは正数）とを具備する。汎用ＩＣ２０８−１〜２０８−ｎとしてはフリップフロップ、メモリ等が例示される。ＬＳＩ２１０は、入力バッファ２０１、２０４、２０９、ＬＳＩ内ＰＬＬ回路２０２、２０７、ＬＳＩ内ＩＣ２０３、出力バッファ２０５を備えている。ＬＳＩ内ＩＣ２０３としてはフリップフロップが例示される。
【０００９】
ＬＳＩ内ＰＬＬ回路２０２は、入力バッファ２０１の出力端子と、ＬＳＩ内ＩＣ２０３の入力端子とに接続されている。ＬＳＩ内ＰＬＬ回路２０７は、入力バッファ２０４の出力端子と、入力バッファ２０９の出力端子と、出力バッファ２０５の入力端子とに接続されている。出力バッファ２０５の出力端子には、汎用ＩＣ２０８−１〜２０８−ｎの入力端子が接続されている。
【００１０】
入力バッファ２０１、２０９には、外部からのリファレンスクロックＲＣＫ２００が入力される。ＬＳＩ内ＰＬＬ回路２０２は、入力バッファ２０１からのリファレンスクロックＲＣＫ２００をＬＳＩ内ＩＣ２０３に出力し、ＬＳＩ内フィードバッククロックＦＣＫ２０１を自己に帰還させる。ＬＳＩ内ＰＬＬ回路２０７は、入力バッファ２０９からのリファレンスクロックＲＣＫ２００と入力バッファ２０４からのＬＳＩ内フィードバッククロックＦＣＫ２０２とを入力し、リファレンスクロックＲＣＫ２００を出力バッファ２０５に出力する。出力バッファ２０５は、ＬＳＩ内ＰＬＬ回路２０７からのリファレンスクロックＲＣＫ２００をクロックバッファ２０６に出力する。クロックバッファ２０６は、出力バッファ２０５からのリファレンスクロックＲＣＫ２００を汎用ＩＣ２０８−１〜２０８−ｎと入力バッファ２０４とに出力する。入力バッファ２０４に出力されるリファレンスクロックＲＣＫ２００は、入力バッファ２０４へのＬＳＩ内フィードバッククロックＦＣＫ２０２として使われる。
【００１１】
ＬＳＩ内ＰＬＬ回路２０２は、入力バッファ２０１からのリファレンスクロックＲＣＫ２００とＬＳＩ内フィードバッククロックＦＣＫ２０１との位相を調整し、ＬＳＩ内ＰＬＬ回路２０７は、入力バッファ２０９からのリファレンスクロックＲＣＫ２００と入力バッファ２０４からのＬＳＩ内フィードバッククロックＦＣＫ２０２との位相を調整する。これにより、従来の低スキュークロック分配回路２００では、汎用ＩＣ２０８−１〜２０８−ｎへのリファレンスクロックＲＣＫ２００と、ＬＳＩ内ＩＣ２０３へのリファレンスクロックＲＣＫ２００との位相を合わせることができる。
【００１２】
従来の低スキュークロック分配回路２００では、リファレンスクロックＲＣＫ２００を分配すべき汎用ＩＣ２０８−１〜２０８−ｎが多数ある場合（ｎが２以上ある場合）でも、リファレンスクロックＲＣＫ２００を汎用ＩＣ２０８−１〜２０８−ｎに出力するためのＬＳＩ２１０のピン数が１本あればよい。すなわち、このＬＳＩ２１０のピン数とは、出力バッファ２０５の出力端子に対応する。このように、従来の低スキュークロック分配回路２００では、上記のＬＳＩ１１０のピン数に比べて、ＬＳＩ２１０のピン数を削減できる。
【００１３】
しかし、従来の低スキュークロック分配回路２００では、ＬＳＩ内ＩＣ２０３へのリファレンスクロックＲＣＫ２００と汎用ＩＣ２０８−１〜２０８−ｎへのリファレンスクロックＲＣＫ２００との位相を合わせるためのＬＳＩ内ＰＬＬ回路２０７がＬＳＩ２１０内に内蔵されている必要がある。このため、従来の低スキュークロック分配回路２００では、アナログ回路（ＬＳＩ内ＰＬＬ回路２０７）が依然必要になり、ＬＳＩ２１０のチップ面積は、上記のＬＳＩ１１０のチップ面積に比べて、大きいものになってしてしまう。
【００１４】
【特許文献１】
特開２０００−３４７７６４号公報
【特許文献２】
特開平１１−１１００６６号公報
【００１５】
【発明が解決しようとする課題】
本発明の目的は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる低スキュークロック分配回路、及び、低スキュークロック分配方法を提供することにある。
【００１６】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の低スキュークロック分配回路（１０）は、ＰＬＬ回路（７）と、ＬＳＩ（１１）とを具備する。ＰＬＬ回路（７）は、ｎ個（ｎは正数）の汎用ＩＣ（８−１〜８−ｎ）に接続されている。ＬＳＩ（１１）は、リファレンスクロック（ＲＣＫ）とフィードバッククロック（ＦＣＫ２）とをＰＬＬ回路（７）に出力する。ＰＬＬ回路（７）は、ＬＳＩ（１１）からのリファレンスクロック（ＲＣＫ）を分配してｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力し、ＬＳＩ（１１）からのフィードバッククロック（ＦＣＫ２）をＬＳＩ（１１）に出力する。ＰＬＬ回路（７）からｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力されるリファレンスクロック（ＲＣＫ）は、ｎ個の汎用ＩＣ（８−１〜８−ｎ）へのクロックとして使われる。
本発明の低スキュークロック分配回路（１０）では、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ（８−１〜８−ｎ）が多数ある場合（ｎが２以上ある場合）でも、リファレンスクロック（ＲＣＫ）を汎用（ＩＣ８−１〜８−ｎ）に出力するためのＬＳＩ（１１）のピン数が１本あればよい。このように、本発明の低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のピン数に比べて、ＬＳＩ（１１）のピン数を削減できる。
また、本発明の低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられている。このため、低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）を外付けにすることにより、アナログ回路｛ＬＳＩ内ＰＬＬ回路（２０７）｝がＬＳＩ（１１）内に不要になる。すなわち、本発明の低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のチップ面積や、従来の低スキュークロック分配回路（２００）のＬＳＩ（２１０）のチップ面積に比べて、ＬＳＩ（１１）のチップ面積を縮小することができる。
【００１８】
このように、本発明の低スキュークロック分配回路（１０）は、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００１９】
本発明の低スキュークロック分配回路（１０）において、ＬＳＩ（１１）は、第１入力バッファ（１）と、第１出力バッファ（６）と、ＬＳＩ内ＰＬＬ回路（２）と、第２入力バッファ（４）と、第２出力バッファ（５）とを備えている。ＬＳＩ内ＰＬＬ回路（２）は、ＬＳＩ（１１）内に設けられたＬＳＩ内ＩＣ（３）に接続されている。第１入力バッファ（１）は、外部からのリファレンスクロック（ＲＣＫ）を入力する。第１出力バッファ（６）は、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＰＬＬ回路（７）に出力する。ＬＳＩ内ＰＬＬ回路（２）は、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＬＳＩ内ＩＣ（３）に出力し、ＬＳＩ内フィードバッククロック（ＦＣＫ１）を自己に帰還させる。第２入力バッファ（４）は、ＰＬＬ回路（７）からのフィードバッククロック（ＦＣＫ２）を入力する。第２出力バッファ（５）は、第２入力バッファ（４）からのフィードバッククロック（ＦＣＫ２）をＰＬＬ回路（７）に出力する。ＬＳＩ内ＰＬＬ回路（２）からＬＳＩ内ＩＣ（３）に出力されるリファレンスクロック（ＲＣＫ）は、ＬＳＩ内ＩＣ（３）へのクロックとして使われる。
本発明の低スキュークロック分配回路（１０）において、上述のＬＳＩ（１１）のピン数とは、出力バッファ（６）の出力端子に対応する。また、本発明の低スキュークロック分配回路（１０）では、ＬＳＩ内ＩＣ（３）へのリファレンスクロック（ＲＣＫ）と汎用ＩＣ（８−１〜８−ｎ）へのリファレンスクロック（ＲＣＫ）との位相を合わせるためのＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられているため、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００２０】
本発明の低スキュークロック分配方法は、ｎ個（ｎは正数）の汎用ＩＣ（８−１〜８−ｎ）に接続されたＰＬＬ回路（７）と、ＬＳＩ（１１）とを具備する低スキュークロック分配回路（１０）を用いた方法である。本発明の低スキュークロック分配方法では、ＬＳＩ（１１）が、リファレンスクロック（ＲＣＫ）とフィードバッククロック（ＦＣＫ２）とをＰＬＬ回路（７）に出力するステップと、ＰＬＬ回路（７）が、ＬＳＩ（１１）からのリファレンスクロック（ＲＣＫ）を分配するステップと、分配されたリファレンスクロック（ＲＣＫ）をｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力し、ＬＳＩ（１１）からのフィードバッククロック（ＦＣＫ２）をＬＳＩ（１１）に出力するステップとを具備する。ＰＬＬ回路（７）からｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力されるリファレンスクロック（ＲＣＫ）は、ｎ個の汎用ＩＣ（８−１〜８−ｎ）へのクロックとして使われる。
本発明に用いられる低スキュークロック分配回路（１０）では、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ（８−１〜８−ｎ）が多数ある場合（ｎが２以上ある場合）でも、リファレンスクロック（ＲＣＫ）を汎用（ＩＣ８−１〜８−ｎ）に出力するためのＬＳＩ（１１）のピン数が１本あればよい。このように、低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のピン数に比べて、ＬＳＩ（１１）のピン数を削減できる。
また、本発明に用いられる低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられている。このため、低スキュークロック分配回路（１０）では、ＰＬＬ回路（７）を外付けにすることにより、アナログ回路｛ＬＳＩ内ＰＬＬ回路（２０７）｝がＬＳＩ（１１）内に不要になる。すなわち、低スキュークロック分配回路（１０）では、従来の低スキュークロック分配回路（１００）のＬＳＩ（１１０）のチップ面積や、従来の低スキュークロック分配回路（２００）のＬＳＩ（２１０）のチップ面積に比べて、ＬＳＩ（１１）のチップ面積を縮小することができる。
【００２１】
このように、本発明の低スキュークロック分配方法は、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００２２】
本発明の低スキュークロック分配方法において、ＬＳＩ（１１）は、第１入力バッファ（１）と、第１出力バッファ（６）と、ＬＳＩ内ＰＬＬ回路（２）と、第２入力バッファ（４）と、第２出力バッファ（５）とを備えている。ＬＳＩ内ＰＬＬ回路（２）は、ＬＳＩ（１１）内に設けられたＬＳＩ内ＩＣ（３）に接続されている。本発明の低スキュークロック分配方法では、第１入力バッファ（１）が、外部からのリファレンスクロック（ＲＣＫ）を入力するステップと、第１出力バッファ（６）が、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＰＬＬ回路（７）に出力するステップと、ＬＳＩ内ＰＬＬ回路（２）が、第１入力バッファ（１）からのリファレンスクロック（ＲＣＫ）をＬＳＩ内ＩＣ（３）に出力し、ＬＳＩ内フィードバッククロック（ＦＣＫ１）を自己に帰還させるステップと、第２入力バッファ（４）が、ＰＬＬ回路（７）からのフィードバッククロック（ＦＣＫ２）を入力するステップと、第２出力バッファ（５）が、第２入力バッファ（４）からのフィードバッククロック（ＦＣＫ２）をＰＬＬ回路（７）に出力するステップとを備えている。ＬＳＩ内ＰＬＬ回路（２）からＬＳＩ内ＩＣ（３）に出力されるリファレンスクロック（ＲＣＫ）は、ＬＳＩ内ＩＣ（３）へのクロックとして使われる。
本発明の低スキュークロック分配方法において、上述のＬＳＩ（１１）のピン数とは、出力バッファ（６）の出力端子に対応する。また、本発明に用いられる低スキュークロック分配回路（１０）では、ＬＳＩ内ＩＣ（３）へのリファレンスクロック（ＲＣＫ）と汎用ＩＣ（８−１〜８−ｎ）へのリファレンスクロック（ＲＣＫ）との位相を合わせるためのＰＬＬ回路（７）がＬＳＩ（１１）の外に設けられているため、ＬＳＩ（１１）のピン数の削減とチップ面積の縮小とを実現することができる。
【００２３】
【発明の実施の形態】
添付図面を参照して、本発明による低スキュークロック分配回路の実施の形態を以下に説明する。
【００２４】
図１は、本発明の低スキュークロック分配回路１０の構成を示す。図１に示されるように、低スキュークロック分配回路１０は、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）１１と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路７と、ｎ個（ｎは正数）の汎用ＩＣ８−１〜８−ｎとを具備する。汎用ＩＣ８−１〜８−ｎとしてはフリップフロップ、メモリ等が例示される。ＬＳＩ１１は、入力バッファ１、４、ＬＳＩ内ＰＬＬ回路２、ＬＳＩ内ＩＣ３、出力バッファ５、６を備えている。ＬＳＩ内ＩＣ３としてはフリップフロップが例示される。
【００２５】
ＬＳＩ内ＰＬＬ回路２は、入力バッファ１の出力端子と、ＬＳＩ内ＩＣ３の入力端子とに接続されている。出力バッファ６の入力端子には、入力バッファ１の出力端子が接続されている。出力バッファ５の入力端子には、入力バッファ４の出力端子が接続されている。ＰＬＬ回路７は、出力バッファ５、６の出力端子と、入力バッファ４の入力端子と、汎用ＩＣ８−１〜８−ｎの入力端子とに接続されている。
【００２６】
低スキュークロック分配回路１０では、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ８−１〜８−ｎが多数ある場合（ｎが２以上ある場合）でも、リファレンスクロックＲＣＫを汎用ＩＣ８−１〜８−ｎに出力するためのＬＳＩ１１のピン数が１本あればよい。すなわち、このＬＳＩ１１のピン数とは、出力バッファ６の出力端子に対応する。このように、低スキュークロック分配回路１０では、従来の低スキュークロック分配回路１００のＬＳＩ１１０のピン数に比べて、ＬＳＩ１１のピン数を削減できる。
【００２７】
また、低スキュークロック分配回路１０では、ＬＳＩ内ＩＣ３へのリファレンスクロックＲＣＫと汎用ＩＣ８−１〜８−ｎへのリファレンスクロックＲＣＫとの位相を合わせるためのＰＬＬ回路７がＬＳＩ１１の外に設けられている。このため、低スキュークロック分配回路１０では、ＰＬＬ回路７を外付けにすることにより、アナログ回路（ＬＳＩ内ＰＬＬ回路２０７）がＬＳＩ１１内に不要になる。すなわち、低スキュークロック分配回路１０では、従来の低スキュークロック分配回路１００のＬＳＩ１１０のチップ面積や、従来の低スキュークロック分配回路２００のＬＳＩ２１０のチップ面積に比べて、ＬＳＩ１１のチップ面積を縮小することができる。
【００２８】
このように、低スキュークロック分配回路１０は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる。
【００２９】
次に、低スキュークロック分配回路１０の動作を説明する。入力バッファ１には、外部からのリファレンスクロックＲＣＫが入力される。ＬＳＩ内ＰＬＬ回路２は、入力バッファ１からのリファレンスクロックＲＣＫをＬＳＩ内ＩＣ３に出力し、ＬＳＩ内フィードバッククロックＦＣＫ１を自己に帰還させる。ＬＳＩ内ＰＬＬ回路２からＬＳＩ内ＩＣ３に出力されるリファレンスクロックＲＣＫは、ＬＳＩ内ＩＣ３へのクロックとして使われる。出力バッファ６は、入力バッファ１からのリファレンスクロックＲＣＫをＰＬＬ回路７に出力する。入力バッファ４は、ＰＬＬ回路７からのフィードバッククロックＦＣＫ２を入力し、出力バッファ５は、入力バッファ４からのフィードバッククロックＦＣＫ２をＰＬＬ回路７に出力する。ＰＬＬ回路７は、出力バッファ６からのリファレンスクロックＲＣＫを分配して汎用ＩＣ８−１〜８−ｎに出力し、出力バッファ５からのフィードバッククロックＦＣＫ２を入力バッファ４に出力する。ＰＬＬ回路７から汎用ＩＣ８−１〜８−ｎに出力されるリファレンスクロックＲＣＫは、汎用ＩＣ８−１〜８−ｎへのクロックとして使われる。
【００３０】
いま、入力バッファ１の入力端子をａ点とし、ＬＳＩ内ＩＣ３の入力端子をｂ点とし、出力バッファ６の出力端子をｃ点とし、入力バッファ４の入力端子をｄ点とし、出力バッファ５の出力端子をｅ点とし、汎用ＩＣ８−１〜８−ｎの入力端子をｆ点として、低スキュークロック分配回路１０の動作について図２を参照して詳細に説明する。
【００３１】
まず、ａ点でのリファレンスクロックＲＣＫ｛図２（ａ）参照｝を基準に考える。ＬＳＩ内ＰＬＬ回路２は、入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整する。これにより、ｂ点でのリファレンスクロックＲＣＫ｛図２（ｂ）参照｝と、ａ点でのリファレンスクロックＲＣＫとの位相を合わせることができる。このｂ点でのリファレンスクロックＲＣＫには、クロックスキューとしてＬＳＩ内遅延ばらつきＸ１が含まれる。ＬＳＩ内遅延ばらつきＸ１としては、ＬＳＩ内ＰＬＬ回路２の調整ばらつき、ＬＳＩ内ＰＬＬ回路２からＬＳＩ内ＩＣ３にリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、が挙げられる。
【００３２】
そして、ｃ点でのリファレンスクロックＲＣＫ｛図２（ｃ）参照｝は、ａ点でのリファレンスクロックＲＣＫに比べて、時間ｔ１だけ遅れることとなる。この時間ｔ１は、入力バッファ１と、入力バッファ１と出力バッファ６とを接続する経路と、出力バッファ６とによって、ａ点に対してリファレンスクロックＲＣＫが遅れた時間である。このｃ点でのリファレンスクロックＲＣＫには、クロックスキューとして遅延ばらつきＸ２が含まれる。このｃ点での遅延ばらつきＸ２としては、入力バッファ１から出力バッファ６を介してＰＬＬ回路７にリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、が挙げられる。
【００３３】
ｅ点でのフィードバッククロックＦＣＫ２｛図２（ｄ）参照｝は、ｄ点でのフィードバッククロックＦＣＫ２｛図２（ｅ）参照｝に比べて、時間ｔ２だけ遅れることとなる。この時間ｔ２は、入力バッファ４と、入力バッファ４と出力バッファ５とを接続する経路と、出力バッファ５とによって、ｄ点に対してフィードバッククロックＦＣＫ２が遅れた時間である。このｅ点でのフィードバッククロックＦＣＫ２には、クロックスキューとして遅延ばらつきＸ３が含まれる。ここで、入力バッファ１と入力バッファ４とを同一部品にし、出力バッファ６と出力バッファ５とを同一部品にし、入力バッファ１と出力バッファ６とを接続する経路の第１伝搬遅延と、入力バッファ４と出力バッファ５とを接続する経路の第２伝搬遅延とを同一にした場合、時間ｔ１と時間ｔ２とは同一である。また、この場合、このｅ点での遅延ばらつきＸ３には、ｃ点と同じ遅延ばらつきＸ２が含まれる。この遅延ばらつきＸ３としては、遅延ばらつきＸ２（入力バッファ４から出力バッファ５を介してＰＬＬ回路７にフィードバッククロックＦＣＫ２を出力するまでの遅延ばらつき）、ＰＬＬ回路７の調整ばらつき、が挙げられる。
【００３４】
ＰＬＬ回路７は、出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整する。これにより、低スキュークロック分配回路１０では、ｃ点でのリファレンスクロックＲＣＫとｅ点でのフィードバッククロックＦＣＫ２との位相を合わせることができる。
【００３５】
ここで、ＰＬＬ回路７が出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整し、ＬＳＩ内ＰＬＬ回路２が入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整することにより、低スキュークロック分配回路１０では、ａ点でのリファレンスクロックＲＣＫとｄ点でのフィードバッククロックＦＣＫ２との位相を合わせることができる。このｄ点でのフィードバッククロックＦＣＫ２には、クロックスキューとして遅延ばらつきＸ４が含まれる。このｄ点での遅延ばらつきＸ４には、ｅ点と同じ遅延ばらつきＸ２と遅延ばらつきＸ３とが含まれる。この遅延ばらつきＸ４としては、遅延ばらつきＸ３｛遅延ばらつきＸ２（入力バッファ４から出力バッファ５を介してＰＬＬ回路７にフィードバッククロックＦＣＫ２を出力するまでの遅延ばらつき）、ＰＬＬ回路７の調整ばらつき｝、フィードバック遅延ばらつき（ＰＬＬ回路７から入力バッファ４にフィードバッククロックＦＣＫ２を出力するまでの遅延ばらつき）、が挙げられる。
【００３６】
また、ＰＬＬ回路７が出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整し、ＬＳＩ内ＰＬＬ回路２が入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整することにより、低スキュークロック分配回路１０では、ｄ点でのフィードバッククロックＦＣＫ２とｆ点でのリファレンスクロックＲＣＫ｛図２（ｆ）参照｝との位相を合わせることができる。このｆ点でのリファレンスクロックＲＣＫには、クロックスキューとして遅延ばらつきＸ５が含まれる。このｆ点での遅延ばらつきＸ５としては、入力バッファ１から出力バッファ６を介してＰＬＬ回路７にリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、ＰＬＬ回路７の調整ばらつき、ＰＬＬ回路７から汎用ＩＣ８−１〜８−ｎにリファレンスクロックＲＣＫを出力するまでの遅延ばらつき、が挙げられる。
【００３７】
また、ＰＬＬ回路７と汎用ＩＣ８−１〜８−ｎとを接続する経路の第３伝搬遅延と、ＰＬＬ回路７と入力バッファ４とを接続する経路の第４伝搬遅延とを同一にすれば、ｄ点での遅延ばらつきＸ４（クロックスキュー）とｆ点での遅延ばらつきＸ５（クロックスキュー）とが同一になる。このため、低スキュークロック分配回路１０は、ＬＳＩ１１と汎用ＩＣ８−１〜８−ｎとの同期インタフェースにおいて、クロックスキューを低減することができる。
【００３８】
また、第３伝搬遅延と第４伝搬遅延とを同一にした場合、ＰＬＬ回路７が出力バッファ６からのリファレンスクロックＲＣＫと出力バッファ５からのフィードバッククロックＦＣＫ２との位相を調整し、ＬＳＩ内ＰＬＬ回路２が入力バッファ１からのリファレンスクロックＲＣＫとＬＳＩ内フィードバッククロックＦＣＫ１との位相を調整することにより、低スキュークロック分配回路１０では、ｂ点でのフィードバッククロックＦＣＫ２とｆ点でのリファレンスクロックＲＣＫとの位相を合わせることができる。このため、低スキュークロック分配回路１０は、外付けのＰＬＬ回路７により、ＬＳＩ内ＩＣ３、汎用ＩＣ８−１〜８−ｎへのリファレンスクロックＲＣＫを低スキューで分配することができる。
【００３９】
このように、低スキュークロック分配回路１０は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現し、且つ、クロックスキューを低減することができる。
【００４０】
なお、リファレンスクロックＲＣＫを分配すべき汎用ＩＣ８−１〜８−ｎが更に多数ある場合、低スキュークロック分配回路１０’として、外付けのＰＬＬ回路７を増やしてリファレンスクロックＲＣＫを多数の汎用ＩＣ８−１〜８−ｎに分配することができる。この場合、図３に示されるように、低スキュークロック分配回路１０’は、ＬＳＩ１１’と、上述のＰＬＬ回路７と同じＰＬＬ回路７−１〜７−ｍ（ｍは正数）と、ｍ個の汎用ＩＣ群とを具備する。汎用ＩＣ群とは、上述のｎ個の汎用ＩＣ８−１〜８−ｎである。ＬＳＩ１１’は、入力バッファ１、上述の入力バッファ４と同じ入力バッファ４−１〜４−ｍ、ＬＳＩ内ＰＬＬ回路２、ＬＳＩ内ＩＣ３、出力バッファ５−１〜５−ｍ、６−１〜６−ｍを備えている。
【００４１】
ＬＳＩ内ＰＬＬ回路２は、入力バッファ１の出力端子と、ＬＳＩ内ＩＣ３の入力端子とに接続されている。出力バッファ６−１〜６−ｍの入力端子には、入力バッファ１の出力端子が接続されている。出力バッファ５−１〜５−ｍの入力端子には、入力バッファ４−１〜４−ｍの出力端子が接続されている。ＰＬＬ回路７−１〜７−ｍは、出力バッファ５−１〜５−ｍ、６−１〜６−ｍの出力端子と、入力バッファ４−１〜４−ｍの入力端子とに接続されている。ＰＬＬ回路７−１〜７−ｍの各々には、汎用ＩＣ８−１〜８−ｎの入力端子が接続されている。この場合、低スキュークロック分配回路１０’の動作、効果については、上述の低スキュークロック分配回路１０と同様である。
【００４２】
【発明の効果】
本発明の低スキュークロック分配回路１０は、ＬＳＩのピン数の低減とチップ面積の縮小とを実現することができる。
【図面の簡単な説明】
【図１】図１は、本発明の低スキュークロック分配回路の構成を示す。
【図２】図２は、本発明の低スキュークロック分配回路のタイミングチャートを示す。
【図３】図３は、本発明の低スキュークロック分配回路の構成を示す。
【図４】図４は、従来の低スキュークロック分配回路の構成を示す。
【図５】図５は、従来の低スキュークロック分配回路の構成を示す。
【符号の説明】
１ 入力バッファ
２ ＬＳＩ内ＰＬＬ回路
３ ＬＳＩ内ＩＣ
４ 入力バッファ
５ 出力バッファ
６ 出力バッファ
７ ＰＬＬ回路
８−１〜８−ｎ 汎用ＩＣ
１０、１０’ 低スキュークロック分配回路
１１、１１’ ＬＳＩ
１００ 低スキュークロック分配回路
１０１ 入力バッファ
１０２ ＬＳＩ内ＰＬＬ回路
１０３ ＬＳＩ内ＩＣ
１０４ 入力バッファ
１０５ 出力バッファ
１０６−１〜１０６−ｎ 出力バッファ
１０７ ＬＳＩ内ＰＬＬ回路
１０８−１〜１０８−ｎ 汎用ＩＣ
１０９ 入力バッファ
１１０ ＬＳＩ
２００ 低スキュークロック分配回路
２０１ 入力バッファ
２０２ ＬＳＩ内ＰＬＬ回路
２０３ ＬＳＩ内ＩＣ
２０４ 入力バッファ
２０５ 出力バッファ
２０６ クロックバッファ
２０７ ＬＳＩ内ＰＬＬ回路
２０８−１〜２０８−ｎ 汎用ＩＣ
２０９ 入力バッファ
２１０ ＬＳＩ
Claims (2)
- 複数の汎用ＩＣに接続されたＰＬＬ回路と、
第１リファレンスクロックと第１フィードバッククロックとを前記ＰＬＬ回路に出力するＬＳＩとを具備し、
前記ＰＬＬ回路は、
前記ＬＳＩからの前記第１リファレンスクロックを分配し、複数の外部クロックとしてそれぞれ前記複数の汎用ＩＣに出力し、
前記ＬＳＩからの前記第１フィードバッククロックを前記第２フィードバッククロックとして前記ＬＳＩに出力し、
前記ＬＳＩは、
外部クロックである第２リファレンスクロックを入力する第１入力バッファと、
前記第１入力バッファの出力を前記第１リファレンスクロックとして前記ＰＬＬ回路に出力する第１出力バッファと、
前記ＬＳＩ内に設けられたＬＳＩ内ＩＣに接続され、前記第１入力バッファの出力を内部クロックとして前記ＬＳＩ内ＩＣに出力し、ＬＳＩ内フィードバッククロックを自己に帰還させるＬＳＩ内ＰＬＬ回路と、
前記第２フィードバッククロックを入力する第２入力バッファと、
前記第２入力バッファの出力を前記第１フィードバッククロックとして前記ＰＬＬ回路に出力する第２出力バッファとを備え、
前記第１入力バッファの入力から第１出力バッファの出力までの第１伝播遅延と、前記第２入力バッファの入力から第２出力バッファの出力までの第２伝播遅延とが等しく、
前記ＰＬＬ回路の出力から前記複数の汎用ＩＣの入力までの第３伝播遅延と、前記ＰＬＬ回路の出力から前記第２入力バッファの入力までの第４伝播遅延とが等しい
低スキュークロック分配回路において、
前記ＰＬＬ回路は、前記第１出力バッファからの前記第１リファレンスクロックと、前記第２出力バッファからの前記第１フィードバッククロックとの位相を調整し、
前記ＬＳＩ内ＰＬＬ回路は、前記第１入力バッファからの前記第１リファレンスクロックと、前記ＬＳＩ内フィードバッククロックとの位相を調整する
低スキュークロック分配回路。 - 複数の汎用ＩＣに接続されたＰＬＬ回路と、ＬＳＩとを具備し、前記ＬＳＩは、第１入力バッファと、第１出力バッファと、前記ＬＳＩ内に設けられたＬＳＩ内ＩＣに接続されたＬＳＩ内ＰＬＬ回路と、第２入力バッファと、第２出力バッファとを備えた低スキュークロック分配回路を用いた方法であって、
前記ＬＳＩが、第１リファレンスクロックと第１フィードバッククロックとを前記ＰＬＬ回路に出力するＬＳＩ動作ステップと、
前記ＰＬＬ回路が、前記ＬＳＩからの前記第１リファレンスクロックを分配し、複数の外部クロックとしてそれぞれ前記複数の汎用ＩＣに出力すると共に、前記ＬＳＩからの前記第１フィードバッククロックを前記第２フィードバッククロックとして前記ＬＳＩに出力するＰＬＬ動作ステップとを具備し、
前記ＬＳＩ動作ステップは、
前記第１入力バッファが、外部クロックである第２リファレンスクロックを入力する第１入力ステップと、
前記第１出力バッファが、前記第１入力バッファの出力を前記第１リファレンスクロックとして前記ＰＬＬ回路に出力する第１出力ステップと、
前記ＬＳＩ内ＰＬＬ回路が、前記第１入力バッファの出力を内部クロックとして前記ＬＳＩ内ＩＣに出力し、ＬＳＩ内フィードバッククロックを自己に帰還させるＬＳＩ内ＰＬＬ動作ステップと、
前記第２入力バッファが、前記第２フィードバッククロックを入力する第２入力ステップと、
前記第２出力バッファが、前記第２入力バッファの出力を前記第１フィードバッククロックとして前記ＰＬＬ回路に出力する第２出力ステップとを備え、
前記第１入力バッファの入力から第１出力バッファの出力までの第１伝播遅延と、前記第２入力バッファの入力から第２出力バッファの出力までの第２伝播遅延とが等しく、
前記ＰＬＬ回路の出力から前記複数の汎用ＩＣの入力までの第３伝播遅延と、前記ＰＬＬ回路の出力から前記第２入力バッファの入力までの第４伝播遅延とが等しい
低スキュークロック分配方法において、
前記ＰＬＬ動作ステップは、
前記ＰＬＬ回路が、前記第１出力バッファからの前記第１リファレンスクロックと、前記第２出力バッファからの前記第１フィードバッククロックとの位相を調整するステップを含み、
前記ＬＳＩ内ＰＬＬ動作ステップは、
前記ＬＳＩ内ＰＬＬ回路が、前記第１入力バッファからの前記第１リファレンスクロックと、前記ＬＳＩ内フィードバッククロックとの位相を調整するステップを含む
低スキュークロック分配方法。
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