JP2735097B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2735097B2
JP2735097B2 JP7184430A JP18443095A JP2735097B2 JP 2735097 B2 JP2735097 B2 JP 2735097B2 JP 7184430 A JP7184430 A JP 7184430A JP 18443095 A JP18443095 A JP 18443095A JP 2735097 B2 JP2735097 B2 JP 2735097B2
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、ディジタルＬＳＩ
において、データ送受信タイミングを遅延制御するＰＬ
Ｌを有する半導体集積回路に関し、特にＬＳＩ間高速同
期伝送を実現する半導体集積回路に属する。
【０００２】
【従来の技術】従来の半導体集積回路は、図６に示すよ
うにクロック信号ＣＬＫＩＮは、第一のＬＳＩ（第一の
ＬＳＩ）３１１及びＬＳＩ（第二のＬＳＩ）３２１にク
ロック信号ＩＣＬＫ３及びＩＣＬＫ４として分配されＰ
ＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）３９１に
入力される。ＰＬＬ３９１は、ＰＬＬ３９１に入力され
た信号とＰＬＬ３９１からの出力信号をフィードバック
した信号との位相が、時間軸上で一致するように出力信
号の位相を制御する動作を行うものである。
【０００３】ＰＬＬ３９１の出力信号は、ＬＳＩ３１
１，３２１内にクロックを分配するＣＴＳ３６１に入力
され、ＰＬＬ３９１にフィードバックされる。
【０００４】ＬＳＩ３１１，３２１に入力された入力デ
ータ信号ＩＤＡＴ３及びＩＤＡＴ４は、クロック信号Ｉ
ＣＬＫ３及びＩＣＬＫ４のＬＳＩ３１１，３２１入力時
点と等しい位相をもつＣＴＳ３６１からのクロック信号
によりフリップフロップ回路（第一のフリップフロップ
回路Ｆ／Ｆ）３３１で受信される。ＬＳＩ３１１及びＬ
ＳＩ３２１外部へ出力されるデータ信号は、ＣＴＳ３６
１からのクロック信号によりフリップフロップ回路（第
二のフリップフロップ回路Ｆ／Ｆ）３４１から出力さ
れ、出力バッファ回路３５１を経て出力される。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
では、クロック信号がデータ信号の送信を行うフリップ
フロップ回路３３１に入力されてからＬＳＩ３１１，３
２１外部にデータ信号を駆動出力する出力手段から出力
されるまでの遅延時間の変動量を制御することができ
ず、ＬＳＩの電源変動、温度変動、製造プロセスのばら
つき等により出力データ信号の変化点の位相が遅延変動
するという問題があるため、データ信号を受信するＬＳ
Ｉ３１１、３２１のフリップフロップ回路３３１、３４
１でのタイミングマージンが小さくなり、ＬＳＩ３１
１、３２１間データ伝送のタイミング設計を困難にして
いた。
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明の半導体集積回路では、入力データ信号
の受信を行う第一のフリップフロップ回路と、データ信
号の送信を行う第二のフリップフロップ回路と、前記第
二のフリップフロップ回路の出力をＬＳＩ外部に駆動す
る出力手段と、前記ＬＳＩに分配されたクロック信号を
前記第一のフリップフロップ回路と前記第二のフリップ
フロップ回路にそれぞれ遅延制御を行い受信クロック信
号と送信クロック信号として供給する遅延制御クロック
分配手段とを有し、データ信号の送受信を行う第一のＬ
ＳＩ及び第二のＬＳＩにおいて、前記遅延制御クロック
分配手段は、前記第一のＬＳＩ及び前記第二のＬＳＩに
分配された前記クロック信号が前記第一のＬＳＩ及び前
記第二のＬＳＩに入力した時点の正或は逆エッヂの位相
と、前記受信クロック信号の正或は逆エッヂの位相とを
時間軸上でほぼ一致させ、前記第一のフリップフロップ
回路に前記受信クロック信号を供給するとともに、前記
第一のＬＳＩ及び前記第二のＬＳＩに分配された前記ク
ロック信号が前記第一のＬＳＩ及び前記第二のＬＳＩに
入力した時点の逆或は正エッヂの位相並びに前記受信ク
ロック信号の逆或は正エッヂの位相と、前記出力手段か
ら出力される時点の出力データ信号の変化点の位相とが
時間軸上でほぼ一致する位相をもつ前記送信クロック信
号を前記第二のフリップフロップ回路に供給し、前記第
一のＬＳＩと前記第二のＬＳＩとで、それぞれに分配さ
れた前記クロック信号の位相に対し前記受信クロック信
号の位相と前記出力データ信号の変化点の位相をほぼ固
定位相にする構成を備えている。
【０００７】また、本発明の半導体集積回路によれば、
前記遅延制御クロック分配手段は、入力されたＰＬＬ入
力信号と出力したＰＬＬ出力信号をフィードバックした
フィードバック信号との位相とが時間軸上でほぼ一致す
る様に前記ＰＬＬ出力信号の位相を遅延制御する動作を
行う内部ＰＬＬと、クロック信号を分配する第一のバッ
ファ手段と、入力信号を遅延させ反転出力を行うゲート
遅延回路と、クロック信号を分配する第二のバッファ手
段とで構成され、前記第一のＬＳＩ及び前記第二のＬＳ
Ｉに分配された前記クロック信号は、前記内部ＰＬＬに
入力され、前記内部ＰＬＬからの前記ＰＬＬ出力信号
は、前記第一のＬＳＩ及び前記第二のＬＳＩ内に遅延制
御されたクロック信号を分配する前記第一のバッファ手
段に入力され、前記第一のバッファ手段からの第一の分
配クロック信号は、前記ゲート遅延回路に入力され、前
記ゲート遅延回路の出力信号は、前記第二のバッファ手
段へ入力され、前記第二のバッファ手段からの第二の分
配クロック信号は、前記内部ＰＬＬに前記フィードバッ
ク信号として入力され、前記第二のバッファ手段は前記
第一のＬＳＩ及び前記第二のＬＳＩに入力される前記入
力データ信号を受信するための前記第一のフリップフロ
ップ回路に前記第二の分配クロック信号を前記受信クロ
ック信号として供給し、前記ゲート遅延回路は前記第一
の分配クロック信号により前記第一のＬＳＩ及び前記第
二のＬＳＩ外部へデータ信号の出力を行う前記第二のフ
リップフロップ回路と、前記第二のフリップフロップ回
路の出力信号を前記第一のＬＳＩ及び前記第二のＬＳＩ
外部へ駆動する前記出力回路とを合わせた遅延時間が、
前記第二のバッファ手段と前記ゲート遅延回路とを合わ
せた遅延時間がほぼ等しくなる遅延時間をもつものであ
るとともに、前記第二のバッファ手段への入力信号を反
転して出力するものであり、前記第一のＬＳＩ及び前記
第二のＬＳＩに入力された前記入力データ信号は、前記
クロック信号が前記第一のＬＳＩ及び前記第二のＬＳＩ
に入力された時点での時間軸上の位相とほぼ等しい位相
をもつ前記第二のバッファ手段からの前記受信クロック
信号により前記第一のフリップフロップ回路で受信さ
れ、前記第一のＬＳＩ及び前記第二のＬＳＩ外部へ出力
される前記出力データ信号は前記第一のバッファ手段か
らの前記第一の分配クロック信号を前記送信クロック信
号として前記第二のフリップフロップ回路から出力され
たものが前記出力回路を経て前記第一のＬＳＩ及び前記
第二のＬＳＩ外部へ出力され、前記出力データ信号の前
記第一のＬＳＩ及び前記第二のＬＳＩ出力時点でのデー
タ変化点の時間軸上の位相は前記入力データ信号を受信
する前記受信クロック信号の逆或は正エッヂの位相及
び、前記第一のＬＳＩ及び前記第二のＬＳＩに入力され
た時点での前記クロック信号の逆或は正エッヂの位相と
ほぼ等しいものである構成を備えている。
【０００８】さらに、本発明の半導体集積回路によれ
ば、前記遅延制御クロック分配手段は、入力されたＰＬ
Ｌ入力信号と出力したＰＬＬ出力信号をフィードバック
したフィードバック信号との位相とが時間軸上でほぼ一
致する様に前記ＰＬＬ出力信号の位相を遅延制御する動
作を行う内部ＰＬＬと、クロック信号を分配する第一の
バッファ手段と、入力信号を遅延させ出力を行うゲート
遅延回路と、クロック信号を分配する第二のバッファ手
段とで構成され、前記第一のＬＳＩ及び前記第二のＬＳ
Ｉに分配された前記クロック信号は、前記内部ＰＬＬに
入力され、前記内部ＰＬＬからの前記ＰＬＬ出力信号は
前記第一のＬＳＩ及び前記第二のＬＳＩ内に遅延制御さ
れたクロック信号を分配する前記第一のバッファ手段に
入力され、前記第一のバッファ手段からの第一の分配ク
ロック信号は前記ゲート遅延回路に入力され、前記ゲー
ト遅延回路の出力信号は前記第二のバッファ手段へ入力
され、前記第二のバッファ手段からの第二の分配クロッ
ク信号は前記内部ＰＬＬに前記フィードバック信号とし
て入力され、前記第二のバッファ手段は前記第一のＬＳ
Ｉ及び前記第二のＬＳＩに入力される前記入力データ信
号を受信するための前記第一のフリップフロップ回路に
前記第二の分配クロック信号を前記受信クロック信号と
して供給し、前記ゲート遅延回路は前記第一の分配クロ
ック信号により前記第一のＬＳＩ及び前記第二のＬＳＩ
外部へデータ信号の出力を行う前記第一のフリップフロ
ップ回路とは逆のエッヂでデータ信号を保持する前記第
二のフリップフロップ回路と、前記第二のフリップフロ
ップ回路の出力信号を前記第一のＬＳＩ及び前記第二の
ＬＳＩ外部へ駆動する前記出力回路とを合わせた遅延時
間が、前記第二のバッファ手段と前記ゲート遅延回路と
を合わせた遅延時間がほぼ等しくなる遅延時間をもつも
のであり、前記第一のＬＳＩ及び前記第二のＬＳＩに入
力された前記入力データ信号は前記クロック信号が前記
第一のＬＳＩ及び前記第二のＬＳＩに入力された時点で
の時間軸上の位相とほぼ等しい位相をもつ前記第二のバ
ッファ手段からの前記受信クロック信号により前記第一
のフリップフロップ回路で受信され、前記第一のＬＳＩ
及び前記第二のＬＳＩ外部へ出力される前記出力データ
信号は前記第一のバッファ手段からの前記第一の分配ク
ロック信号を前記送信クロック信号として前記第二のフ
リップフロップ回路から出力されたものが前記出力回路
を経て前記第一のＬＳＩ及び前記第二のＬＳＩ外部へ出
力され、前記出力データ信号の前記第一のＬＳＩ及び前
記第二のＬＳＩ出力時点でのデータ変化点の時間軸上の
位相は前記入力データ信号を受信する前記受信クロック
信号の逆或は正エッヂの位相及び、前記第一のＬＳＩ及
び前記第二のＬＳＩに入力された時点での前記クロック
信号の逆或は正エッヂの位相とほぼ等しいものである構
成を備えている。
【０００９】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
【００１０】図１は、本発明の半導体集積回路の実施例
における全体構成を示すブロック図である。
【００１１】図１を参照して、半導体集積回路は、デー
タの送受信を行うＬＳＩ（第一のＬＳＩ）１及びＬＳＩ
（第二のＬＳＩ）２とを有している。ＬＳＩ１，２は、
入力データ信号ＩＤＡＴ１，ＩＤＡＴ２の受信を行うフ
リップフロップ回路（第一のフリップフロップ回路Ｆ／
Ｆ）３と、データ信号の送信を行うフリップフロップ回
路（第二のフリップフロップ回路Ｆ／Ｆ）４と、フリッ
プフロップ回路４の出力をＬＳＩ外部に駆動する出力回
路５と、分配されたクロック信号ＩＣＬＫ１，ＩＣＬＫ
２をフリップフロップ回路３、４にそれぞれ遅延制御を
行い受信クロック信号１０２と送信を行う内部クロック
信号（送信ブロック信号）１０３として供給する遅延制
御クロック分配手段６とを有している。
【００１２】遅延制御クロック分配手段６は、ＬＳＩ
１，２にそれぞれ分配されたクロック信号ＩＣＬＫ１，
ＩＣＬＫ２がＬＳＩ１，２に入力した時点Ａの入力クロ
ック信号１０１の正エッヂの位相と、受信クロック信号
１０２の正エッヂの位相Ｂとを時間軸上で一致させ、フ
リップフロップ回路３に受信クロック信号１０２を供給
する。これとともに、ＬＳＩ１及びＬＳＩ２に分配され
たクロック信号ＩＣＬＫ１，２がＬＳＩ１，２に入力し
た時点Ａの入力クロック信号１０１の逆エッヂの位相並
びに受信クロック信号１０２の逆エッヂの位相と、出力
回路５から出力される時点Ｃの出力データ信号ＯＤＡＴ
１，ＯＤＡＴ２の変化点の位相とが時間軸上で一致する
位相をもつ内部クロック信号１０３をフリップフロップ
回路４に供給する。
【００１３】その結果、ＬＳＩ１，２において、それぞ
れに分配されたクロック信号ＩＣＬＫ１，２の位相に対
し受信クロック信号１０２の位相と出力データ信号ＯＤ
ＡＴ１，２の変化点の位相を正エッヂ及び逆エッヂと等
しい位相にすることができるものである。
【００１４】次に本発明の半導体集積回路の内部構成に
ついて、第一の実施例と第二の実施例について図面を参
照して説明する。
【００１５】図２は、本発明の第一の実施例の内部構成
を示すブロック図である。
【００１６】図２において、本発明の第一の実施例によ
る半導体集積回路では、ＬＳＩ１，２に分配されたクロ
ック信号ＩＣＬＫ１，２は、内部ＰＬＬ（Ｐｈａｓｅ−
Ｌｏｃｋｅｄ Ｌｏｏｐ）９に入力される。ここで内部
ＰＬＬ９は、内部ＰＬＬ９に入力された入力クロック信
号１０１と、内部ＰＬＬ９からのＰＬＬ出力信号１０５
をフィードバックしたフィードバック信号１０４との位
相とが、時間軸上で一致するように、ＰＬＬ出力信号１
０５の位相を遅延制御する動作を行うものである。
【００１７】内部ＰＬＬ９のＰＬＬ出力信号１０５は、
ＬＳＩ１，２内に遅延制御された内部クロック信号１０
３を分配するバッファ手段であるＣＴＳ１０に入力され
る。ここでＣＴＳ１０は、ＬＳＩ１，２内のフリップフ
ロップ回路にクロック信号をスキューを抑えて分配する
クロック・ツリー・シンセシスや、駆動能力が大きいク
ロック用のドライバを表したものである。
【００１８】ＣＴＳ１０から分配された内部クロック信
号１０３は、ゲート遅延回路７に入力され、ゲート遅延
回路７の出力信号は、バッファ手段８へ入力される。バ
ッファ手段８から分配される信号は、内部ＰＬＬ９にフ
ィードバック信号１０４として入力されるとともに、ま
た、ＬＳＩ１，２に入力されるデータ信号ＩＤＡＴ１，
２を受信するためのフリップフロップ回路３にも、受信
クロック信号１０２として供給される。ここでゲート遅
延回路７は、ＣＴＳ１０からの内部クロック信号１０３
によりＬＳＩ１，２外部へデータ信号の出力を行うため
のフリップフロップ回路４と、このフリップフロップ回
路４の出力信号をＬＳＩ１，２外部へ駆動するための出
力回路５とを合わせた遅延時間が、バッファ手段８とゲ
ート遅延回路７とを合わせた遅延時間とが等しくなる遅
延時間をもつものである。さらにバッファ手段８への入
力信号を反転して出力するものである。
【００１９】ＣＴＳ１０からの内部クロック信号１０３
は、クロック信号の逆エッヂでデータ信号を保持するフ
リップフロップ回路（Ｆ／Ｆ）１１と、データ信号の出
力を行うためのフリップフロップ回路４にクロック信号
として供給される。このフリップフロップ回路１１とフ
リップフロップ回路４の間でＬＳＩ１，２のもつ通常機
能が構成されることになる。
【００２０】次に、タイムチャートを用いて半導体集積
回路の第一の実施例の動作について説明する。図４は、
本発明の第一の実施例の半導体集積回路の動作を示すタ
イムチャートを示している。
【００２１】ＬＳＩ１，２に入力されたデータ信号ＩＤ
ＡＴ（Ｃ：）は、クロック信号ＩＣＬＫがＬＳＩ１，２
に入力された時点での入力クロック信号１０１（Ａ：）
の時間軸上の位相と等しい位相をもつバッファ手段８か
らの受信クロック信号１０２（Ｂ：）により、フリップ
フロップ回路３で受信され、クロック信号の逆エッヂで
データ信号を保持するフリップフロップ回路１１におい
て、ＣＴＳ１０から分配された内部クロック信号１０３
（Ｄ１：）により乗せ変えられる。
【００２２】ＬＳＩ１，２外部へ出力される出力データ
信号ＯＤＡＴは、ＣＴＳ１０からの内部クロック信号１
０３（Ｄ１：）によりフリップフロップ回路４から出力
されたものが、出力回路５を経てＬＳＩ１，２外部へ出
力される。この出力データ信号ＯＤＡＴのＬＳＩ１，２
出力時点でのデータ変化点の時間軸上の位相（Ｃ：）
は、データ信号ＩＤＡＴを受信するクロック信号１０２
の逆エッヂの位相（Ｂ：）及び、ＬＳＩ１，２に入力さ
れた時点でのクロック信号１０１の逆エッヂの位相
（Ａ：）と等しいものとなるように内部クロック信号１
０３の位相（Ｄ１：）により作られるものである。ここ
で（Ｄ１：）は、電源変動、温度変動、製造プロセスの
ばらつき等による不確定区間をもつが、出力データ信号
ＯＤＡＴのＬＳＩ１，２出力時点でのデータ変化点の時
間軸上の位相（Ｃ：）は常に固定位相となる。
【００２３】このように、ＬＳＩ１，２に入力された時
点でのクロック信号１０１の位相（Ａ：）と、ＬＳＩ
１，２に入力されたデータ信号ＩＤＡＴを受信するクロ
ック信号１０２の位相（Ｂ：）とを等しくするととも
に、ＬＳＩ１，２に入力された時点でのクロック信号１
０１の位相（Ａ）の逆エッヂの位相と、ＬＳＩ１，２の
出力時点での出力データ信号ＯＤＡＴのデータ変化点の
位相（Ｃ：）とを等しくすることができる。
【００２４】そして、データの送受信を行うすべてのＬ
ＳＩにおいて、データ受信タイミングとデータ送信タイ
ミングを各ＬＳＩの電源変動、温度変動、製造プロセス
のばらつき等によらずに、各ＬＳＩに入力されるクロッ
ク信号に対してそれぞれ固定位相に制御することができ
るものである。その結果、ＬＳＩ間のデータ送受信タイ
ミングの個々の遅延調整が不必要になり、またデータ受
信を行うフリップフロップ回路において、最大のタイミ
ングマージンが常に得られることから、高速データ伝送
が可能になるものである。
【００２５】図３は、本発明の第二の実施例の構成を示
すブロック図である。
【００２６】図において、本発明の第二の実施例による
半導体集積回路は、図２の第一の実施例において、ゲー
ト遅延回路７を入力信号を反転せずに出力するゲート遅
延回路１７に、フリップフロップ回路１１をクロック信
号の正エッヂでデータ信号を保持するフリップフロップ
回路２１に、フリップフロップ回路４をクロック信号の
逆エッヂでデータ信号を保持するフリップフロップ回路
（Ｆ／Ｆ）１４に置き換えた構成のものである。
【００２７】ＬＳＩ１，２に分配されたクロック信号Ｉ
ＣＬＫは、内部ＰＬＬ９に入力される。ここで内部ＰＬ
Ｌ９は、内部ＰＬＬ９に入力された入力クロック信号１
０１と、内部ＰＬＬ９からのＰＬＬ出力信号１０５をフ
ィードバックしたフィードバック信号１０４との位相と
が、時間軸上で一致するように、ＰＬＬ出力信号１０５
の位相を遅延制御する動作を行うものである。
【００２８】内部ＰＬＬ９のＰＬＬ出力信号１１３は、
ＬＳＩ１１内に遅延制御された内部クロック信号１１４
を分配するバッファ手段であるＣＴＳ６に入力される。
ここでＣＴＳ６は、ＬＳＩ１，２内のフリップフロップ
回路にクロック信号をスキューを抑えて分配するクロッ
ク・ツリー・シンセシスや、駆動能力が大きいクロック
用のドライバを表したものである。
【００２９】ＣＴＳ６から分配された内部クロック信号
１０３は、ゲート遅延回路１７に入力され、ゲート遅延
回路１７の出力信号は、バッファ手段８へ入力される。
バッファ手段８から分配される信号は、内部ＰＬＬ９に
フィードバック信号１０４として入力される。これとと
もに、ＬＳＩ１，２に入力されるデータ信号ＩＤＡＴを
受信するためのフリップフロップ回路３にも、受信クロ
ック信号１０２として供給される。ここでゲート遅延回
路１７は、ＣＴＳ１０からの内部クロック信号１０３に
より、ＬＳＩ１，２外部へデータ信号の出力を行うため
のクロック信号の逆エッヂでデータ信号を保持するフリ
ップフロップ回路１４とフリップフロップ回路１４との
出力信号をＬＳＩ１，２の外部へ駆動するための出力回
路５とを合わせた遅延時間が、バッファ手段８とゲート
遅延回路１７とを合わせた遅延時間とが等しくなる遅延
時間をもつものである。
【００３０】ＣＴＳ１０からの内部クロック信号１０３
は、フリップフロップ回路（Ｆ／Ｆ）２１と、データ信
号の出力を行うためのフリップフロップ回路Ｆ／Ｆ１４
にクロック信号として供給される。このフリップフロッ
プ回路２１とフリップフロップ回路１４の間でＬＳＩ
１，２のもつ通常機能が構成されることになる。
【００３１】次に、タイムチャートを用いて本ＰＬＬ回
路の第二の実施例の動作について説明する。
【００３２】図５は、本発明の第二の実施例による半導
体集積回路動作を示すタイムチャートである。
【００３３】ＬＳＩ１，２に入力されたデータ信号ＩＤ
ＡＴは、クロック信号ＩＤＣＫがＬＳＩ１，２に入力さ
れた時点での入力クロック信号１０１（Ａ：）の時間軸
上の位相と等しい位相をもつバッファ手段８からの受信
クロック信号１０２（Ｂ：）により、フリップフロップ
回路３で受信される。
【００３４】そして、フリップフロップ回路２１におい
て、ＣＴＳ１０から分配された内部クロック信号１０３
（Ｄ２：）により乗せ変えられる。ＬＳＩ１，２外部へ
入力される出力データ信号ＯＤＡＴは、ＣＴＳ１０から
の内部クロック信号１０３（Ｄ２：）によりクロック信
号の逆エッヂでデータ信号を保持するフリップフロップ
回路１４から出力されたものが、出力回路５を経てＬＳ
Ｉ１，２の外部へ出力される。この出力データ信号ＯＤ
ＡＴのＬＳＩ１，２の出力時点でのデータ変化点の時間
軸上の位相（Ｃ：）は、データ信号ＩＤＡＴを受信する
クロック信号１０２（Ｂ：）の逆エッヂの位相及び、Ｌ
ＳＩ１，２に入力された時点でのクロック信号１０１
（Ａ：）の逆エッヂの位相と等しいものとなるように内
部クロック信号１０３の位相（Ｄ２）により作られるも
のである。ここで（Ｄ２：）は、電源変動、温度変動、
製造プロセスのばらつき等による不確定区間をもつが、
出力データ信号ＯＤＡＴのＬＳＩ１，２出力時点でのデ
ータ変化点の時間軸上の位相（Ｃ：）は常に固定位相と
なる。
【００３５】このように、ＬＳＩ１，２に入力された時
点でのクロック信号１０１の位相（Ａ）と、ＬＳＩ１，
２に入力されたデータ信号ＩＤＡＴを受信するクロック
信号１０２の位相（Ｂ：）とを等しくするとともに、Ｌ
ＳＩ１，２に入力された時点でのクロック信号１０１の
位相（Ａ：）の逆エッヂの位相と、ＬＳＩ１，２の出力
時点での出力データ信号ＯＤＡＴのデータ変化点の位相
（Ｃ：）とを等しくすることができる。
【００３６】また、データの送受信を行うすべてのＬＳ
Ｉにおいて、データ受信タイミングとデータ送信タイミ
ングをＬＳＩ１，２の電源変動、温度変動、製造プロセ
スのばらつき等によらずに、ＬＳＩ１，２に入力される
クロック信号に対してそれぞれ固定位相に制御すること
ができるものである。その結果、ＬＳＩ間のデータ送受
信タイミングの個々の遅延調整が不必要になる。
【００３７】また、データ受信を行うフリップフロップ
回路において、最大のタイミングマージンが常に得られ
ることから、高速データ伝送が可能になるものである。
【００３８】
【発明の効果】以上説明したように本発明の半導体集積
回路によると、第一のバッファ手段からの第一の分配ク
ロック信号により乗せ変えを行い、ＬＳＩ外部へ出力す
る出力データ信号を第一のバッファ手段からの第一の分
配クロック信号により第二のフリップフロップ回路から
出力した後、出力回路を経てＬＳＩ外部へ出力するとい
う構成としたため、ＬＳＩの電源変動、温度変動、製造
プロセスのばらつき等によらず、入力データを受信する
タイミングの位相をＬＳＩに分配入力された直後のクロ
ックの位相と等しくすることができる。
【００３９】また、入力データを受信するタイミングの
位相と、出力データの変化点の位相とをクロックの半周
期の位相差に固定することができ、ＬＳＩ間のタイミン
グ設計が容易になり、高速データに伝送が実現するとい
う効果を有する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施例の全体の構成
を示すブロック図である。
【図２】本発明の第一の実施例の構成を示すブロック図
である。
【図３】本発明の第二の実施例の構成を示すブロック図
である。
【図４】本発明の第一の実施例の動作を示すタイミング
チャートである。
【図５】本発明の第二の実施例の動作を示すタイミング
チャートである。
【図６】従来の半導体集積回路の構成を示すブロック図
である。
【符号の説明】
１，２，３１１，３２１ データの送受信を行うＬＳ
Ｉ ３，４，１１，１４，２１，３３１，３４１ フリッ
プフロップ回路 ５，３５１ 出力回路 ６ 遅延制御クロック分配手段 ７ 出力を反転するゲート遅延回路 ８，３６１ クロックを分配するバッファ手段 ９，３９１ 内部ＰＬＬ １０ クロックを分配するバッファ手段 １７ 出力を反転しないゲート遅延回路 １０１ 入力クロック信号 １０２ 受信クロック信号 １０３ 内部クロック信号 １０４ フィードバック信号 １０５ ＰＬＬ出力信号

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力データ信号の受信を行う第一のフリ
    ップフロップ回路と、データ信号の送信を行う第二のフ
    リップフロップ回路と、前記第二のフリップフロップ回
    路の出力をＬＳＩ外部に駆動する出力手段と、前記ＬＳ
    Ｉに分配されたクロック信号を前記第一のフリップフロ
    ップ回路と前記第二のフリップフロップ回路にそれぞれ
    遅延制御を行い受信クロック信号と送信クロック信号と
    して供給する遅延制御クロック分配手段とを有し、デー
    タ信号の送受信を行う第一のＬＳＩ及び第二のＬＳＩに
    おいて、 前記遅延制御クロック分配手段は、前記第一のＬＳＩ及
    び前記第二のＬＳＩに分配された前記クロック信号が前
    記第一のＬＳＩ及び前記第二のＬＳＩに入力した時点の
    正或は逆エッヂの位相と、前記受信クロック信号の正或
    は逆エッヂの位相とを時間軸上でほぼ一致させ、前記第
    一のフリップフロップ回路に前記受信クロック信号を供
    給するとともに、前記第一のＬＳＩ及び前記第二のＬＳ
    Ｉに分配された前記クロック信号が前記第一のＬＳＩ及
    び前記第二のＬＳＩに入力した時点の逆或は正エッヂの
    位相並びに前記受信クロック信号の逆或は正エッヂの位
    相と、前記出力手段から出力される時点の出力データ信
    号の変化点の位相とが時間軸上でほぼ一致する位相をも
    つ前記送信クロック信号を前記第二のフリップフロップ
    回路に供給し、前記第一のＬＳＩと前記第二のＬＳＩと
    で、それぞれに分配された前記クロック信号の位相に対
    し前記受信クロック信号の位相と前記出力データ信号の
    変化点の位相をほぼ固定位相にすることを特徴とする半
    導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、前記遅延制御クロック分配手段は、入力されたＰＬ
    Ｌ入力信号と出力したＰＬＬ出力信号をフィードバック
    したフィードバック信号との位相とが時間軸上でほぼ一
    致する様に前記ＰＬＬ出力信号の位相を遅延制御する動
    作を行う内部ＰＬＬと、クロック信号を分配する第一の
    バッファ手段と、入力信号を遅延させ反転出力を行うゲ
    ート遅延回路と、クロック信号を分配する第二のバッフ
    ァ手段とで構成され、 前記第一のＬＳＩ及び前記第二のＬＳＩに分配された前
    記クロック信号は、前記内部ＰＬＬに入力され、前記内
    部ＰＬＬからの前記ＰＬＬ出力信号は、前記第一のＬＳ
    Ｉ及び前記第二のＬＳＩ内に遅延制御されたクロック信
    号を分配する前記第一のバッファ手段に入力され、前記
    第一のバッファ手段からの第一の分配クロック信号は、
    前記ゲート遅延回路に入力され、前記ゲート遅延回路の
    出力信号は、前記第二のバッファ手段へ入力され、前記
    第二のバッファ手段からの第二の分配クロック信号は、
    前記内部ＰＬＬに前記フィードバック信号として入力さ
    れ、前記第二のバッファ手段は前記第一のＬＳＩ及び前
    記第二のＬＳＩに入力される前記入力データ信号を受信
    するための前記第一のフリップフロップ回路に前記第二
    の分配クロック信号を前記受信クロック信号として供給
    し、前記ゲート遅延回路は前記第一の分配クロック信号
    により前記第一のＬＳＩ及び前記第二のＬＳＩ外部へデ
    ータ信号の出力を行う前記第二のフリップフロップ回路
    と、前記第二のフリップフロップ回路の出力信号を前記
    第一のＬＳＩ及び前記第二のＬＳＩ外部へ駆動する前記
    出力回路とを合わせた遅延時間が、前記第二のバッファ
    手段と前記ゲート遅延回路とを合わせた遅延時間がほぼ
    等しくなる遅延時間をもつものであるとともに、前記第
    二のバッファ手段への入力信号を反転して出力するもの
    であり、前記第一のＬＳＩ及び前記第二のＬＳＩに入力
    された前記入力データ信号は、前記クロック信号が前記
    第一のＬＳＩ及び前記第二のＬＳＩに入力された時点で
    の時間軸上の位相とほぼ等しい位相をもつ前記第二のバ
    ッファ手段からの前記受信クロック信号により前記第一
    のフリップフロップ回路で受信され、前記第一のＬＳＩ
    及び前記第二のＬＳＩ外部へ出力される前記出力データ
    信号は前記第一のバッファ手段からの前記第一の分配ク
    ロック信号を前記送信クロック信号として前記第二のフ
    リップフロップ回路から出力されたものが前記出力回路
    を経て前記第一のＬＳＩ及び前記第二のＬＳＩ外部へ出
    力され、前記出力データ信号の前記第一のＬＳＩ及び前
    記第二のＬＳＩ出力時点でのデータ変化点の時間軸上の
    位相は前記入力データ信号を受信する前記受信クロック
    信号の逆或は正エッヂの位相及び、前記第一のＬＳＩ及
    び前記第二のＬＳＩに入力された時点での前記クロック
    信号の逆或は正エッヂの位相とほぼ等しいものである構
    成を備えることを特徴とする半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、前記遅延制御クロック分配手段は、入力されたＰＬ
    Ｌ入力信号と出力したＰＬＬ出力信号をフィードバック
    したフィードバック信号との位相とが時間軸上でほぼ一
    致する様に前記ＰＬＬ出力信号の位相を遅延制御する動
    作を行う内部ＰＬＬと、クロック信号を分配する第一の
    バッファ手段と、入力信号を遅延させ出力を行うゲート
    遅延回路と、クロック信号を分配する第二のバッファ手
    段とで構成され、 前記第一のＬＳＩ及び前記第二のＬＳＩに分配された前
    記クロック信号は、前記内部ＰＬＬに入力され、前記内
    部ＰＬＬからの前記ＰＬＬ出力信号は前記第一のＬＳＩ
    及び前記第二のＬＳＩ内に遅延制御されたクロック信号
    を分配する前記第一のバッファ手段に入力され、前記第
    一のバッファ手段からの第一の分配クロック信号は前記
    ゲート遅延回路に入力され、前記ゲート遅延回路の出力
    信号は前記第二のバッファ手段へ入力され、前記第二の
    バッファ手段からの第二の分配クロック信号は前記内部
    ＰＬＬに前記フィードバック信号として入力され、前記
    第二のバッファ手段は前記第一のＬＳＩ及び前記第二の
    ＬＳＩに入力される前記入力データ信号を受信するため
    の前記第一のフリップフロップ回路に前記第二の分配ク
    ロック信号を前記受信クロック信号として供給し、前記
    ゲート遅延回路は前記第一の分配クロック信号により前
    記第一のＬＳＩ及び前記第二のＬＳＩ外部へデータ信号
    の出力を行う前記第一のフリップフロップ回路とは逆の
    エッヂでデータ信号を保持する前記第二のフリップフロ
    ップ回路と、前記第二のフリップフロップ回路の出力信
    号を前記第一のＬＳＩ及び前記第二のＬＳＩ外部へ駆動
    する前記出力回路とを合わせた遅延時間が、前記第二の
    バッファ手段と前記ゲート遅延回路とを合わせた遅延時
    間がほぼ等しくなる遅延時間をもつものであり、前記第
    一のＬＳＩ及び前記第二のＬＳＩに入力された前記入力
    データ信号は前記クロック信号が前記第一のＬＳＩ及び
    前記第二のＬＳＩに入力された時点での時間軸上の位相
    とほぼ等しい位相をもつ前記第二のバッファ手段からの
    前記受信クロック信号により前記第一のフリップフロッ
    プ回路で受信され、前記第一のＬＳＩ及び前記第二のＬ
    ＳＩ外部へ出力される前記出力データ信号は前記第一の
    バッファ手段からの前記第一の分配クロック信号を前記
    送信クロック信号として前記第二のフリップフロップ回
    路から出力されたものが前記出力回路を経て前記第一の
    ＬＳＩ及び前記第二のＬＳＩ外部へ出力され、前記出力
    データ信号の前記第一のＬＳＩ及び前記第二のＬＳＩ出
    力時点でのデータ変化点の時間軸上の位相は前記入力デ
    ータ信号を受信する前記受信クロック信号の逆或は正エ
    ッヂの位相及び、前記第一のＬＳＩ及び前記第二のＬＳ
    Ｉに入力された時点での前記クロック信号の逆或は正エ
    ッヂの位相とほぼ等しいものである構成を備えることを
    特徴とする半導体集積回路。
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